KR920001081B1 - 램 테스트시 고속기록회로 - Google Patents

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KR920001081B1 KR1019890008004A KR890008004A KR920001081B1 KR 920001081 B1 KR920001081 B1 KR 920001081B1 KR 1019890008004 A KR1019890008004 A KR 1019890008004A KR 890008004 A KR890008004 A KR 890008004A KR 920001081 B1 KR920001081 B1 KR 920001081B1
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Abstract

내용 없음.

Description

램 테스트시 고속기록회로
제1도는 본 발명의 실시회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1소자부 2 : 제2소자부
3 : 기록신호 처리부 4 : 노우드 연결부
5 : 등화 및 연결부 FBL,
Figure kpo00001
: 노우드
B/L,
Figure kpo00002
: 비트라인 A-E : 콘트롤로직신호
M1,M2,M3...M10 : MOS트랜지스터 ψEQ : 등화펄스
S1,S2,S3... : 센스앰프 MS1,MS2,MS3... : 메모리셀
I/O : 입출력라인
본 발명은 메모리소자에 관한 것으로 고집적 메모리소자(DRAM)에서 메모리 테스트시 고속으로 기록할 수 있는 램 테스트시 고속기로기회로에 관한 것이다.
고밀도로 집적된 메모리소자는 고집적화가 될수록 여러가지층과 패턴이 요구되는 정교한 공정이 사용되고 먼지나 기타오염등이 불순물의 정도에 따라 메모리소자의 불량율이 결정된다.
특히, 고집적 메모리소자에서 집적도가 증가될수록 불량율도 증가되기 때문에 최근에는 메모리소자내에서 내부적으로 램 테스트를 할 수 있는 회로를 내장시키게 되었다.
이와 같이 메모리소자내에서 내부적으로 램 테스트를 하는 경우에도 집적도가 높을수록 테스트하는 시간이 길어지게 되는 단점이 있는 것이었다.
즉, 고속램 테스트를 실현하기 위한 종래의 기술은 테스트신호에 의하여 비트단위(x4,x8,x16)를 테스트하도록 하고 있다. 테스트신호에 의하여 x비트단위로 입출력라인을 통하여 기록(WRITE)하고 x비트단위로 입출력라인을 통하여 리드(READ)된 데이타를 비교하여 에러를 체크하기 때문에, 테스트 타임으로 소요되는 시간은 집적도/x비트가 되어 집적도가 높아질수록 테스트 타임도 증가되는 것이었다.
또한 이와같은 병렬기록 방식의 문제점을 해결하기 위하여 입출력라인을 통하지 않고 직접 비트라인에 데이타를 인가시킬 수 있게 하여 선택된 워드라인에 연결된 각각의 메모리셀을 한번에 기록할 수 있는 고록 램 테스트 방식을 사용하게 되었다.
그러나 이와같은 램 테스트시 램에기록하는 방식은 디램(DRAM)의 반도체 구조상 비트라인(B/L),(
Figure kpo00003
)의 위치가 일정한 단위로 비트라인(B/L),(
Figure kpo00004
), 비트라인(B/L),(
Figure kpo00005
)순으로 혼재되어 있어 상기 비트라인의 위치와 메모리셀의 위치에 따라 선택된 워드라인에 연결된 메모리셀에는 일정한 단위의 데이타(1 또는 0)를 전부 동일한 데이타의 내용으로 기록할 수가 없는 것이었다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 입출력라인을 사용하지 않고 직접 비트라인에 데이타가 공급되게 하여 고속으로 기록할 수 있는 램 테스트시 고속기록회로를 제공하고자 하는 것이다.
다른 목적은 램에 고속기록시 선택된 워드라인에 연결된 전 메모리셀에 동일한 데이타 내용이 기록될 수 있는 램 테스트시 고속기록회로를 제공하고자 하는 것이다.
이와 같은 목적은 비트라인에 데이타 기록시 한쌍의 비트라인에서 각각의 비트라인을 연결시킨 패스트비트라인 노우드를 구성하여, 이 패스트비트라인 노우드를 통하여 데이타가 기록되는 통로를 형성시켜 각블럭 단위당 선택된 워드라인이 선택시 억세스되는 메모리셀의 비트라인에 동일한 데이타가 같이 공급되게 하여 내부적으로 선택된 워드라인에 연결된 각각의 메모리셀에 동일한 데이타가 기록되게 함으로써 달성될 수 있다.
본 발명의 특징은 입출력라인(I/O)을 센스앰프에 연결시키는 MOS트랜지스터와, 비트라인(B/L),(
Figure kpo00006
)의 센싱신호를 감지하는 센스앰프와, 각각의 워드라인에 연결된 메모리셀과, 로 제1, 제2소자부가 구성되는 램(DRAM)에 있어서, 상기 센스앰프와 연결된 비트라인에 등화용 MOS트랜지스터 및 연결용 MOS트랜지스터터가 구성된 등화 및 연결부와, 상기 비트라인(B/L),(
Figure kpo00007
)이 하나의 워드라인 선택시 억세스되는 메모리셀 단위로 노우드에 연결된 노우드 연결부와, 메모리셀에 데이타 기록시 상기 노우드 연결부에 전압을 공급하여 주기 위한 기록신호처리부와, 로 구성된 것이 있다.
이하, 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제1도는 본 발명의 실시회로도를 나타내고 있다. 일반적인 램(DRAM)의 구조와 동일한 제1소자부(1) 및 제2소자부(2)는 반도체 설계상에 필연적으로 구성되는 구조를 나타낸다.
즉, 제1소자영역을 나타내는 제1소자부(1)는 입출력라인(I/O),(
Figure kpo00008
)과 센스앰프(S1)를 연결시키는 MOS트랜지스터(M9),(M10)와, 비트라인(B/L),(
Figure kpo00009
)에 연결되어 센싱동작을 하는 센스앰프(S1)와, 워드라인(W/L),(W/L2)에 연결되어 상기 비트라인(B/L),(
Figure kpo00010
)으로 데이타를 기록 및 인출시키는 메모리셀(MS1),(MS5)와, 로 구성되고, 이와 동일한 구조로 입출력라인(I/O),(
Figure kpo00011
), MOS트랜지스터(11),(M12), 센스앰프(S2), 메모리셀(MS2),(M6)로 구성되며, 센스앰프(S3),(S4)의 좌우측에도 메모리셀과 입출력라인이 구성된다.
제2소자 영역을 나타내는 제2소자부(2)는 제1소자부와 반복되는 동일한 구성을 갖고 있다.
여기서, 제1소자부(1)는 반도체 설계적인 면에서 필수적인 구조를 갖고 있는 것으로 센스앰프(S1),(S2)에 연결되는 비트라인(B/L),(
Figure kpo00012
)과 입출력라인(I/O)은, 센스앰프(S3),(S4)에 연결되는 비트라인(B/L),(
Figure kpo00013
)과 입출력라인(I/O)의 구성이 상이하고 제2소자부(2)는 상기 구성이 동일하게 반복되어 있는 것으로 일반적인 램(DRAM)의 구조를 그대로 나타내고 있다.
이와 같은 비트라인(B/L),(
Figure kpo00014
)에 각각 연결되는 등화 및 연결부(5)는 각각 등화용 MOS트랜지스터(M6)와, 비트라인(B/L),(
Figure kpo00015
) 및 노우드(FBL),(
Figure kpo00016
)를 연결시키는 MOS트랜지스터(M7),(M8)와, 로 구성되어 있다. 일예로 센스앰프(S1)와 연결된 구성을 나타내고 있으나 나머지 센스앰프(S1),(S2)...에도 동일한 구성의 MOS트랜지스터가 연결된다.
또한 상기 비트라인(B/L),(
Figure kpo00017
)은 하나의 워드라인(W/L1),(W/L2)의 선택시 억세스되는 메로리셀(MS1),(MS2)...의 비트라인(B/L),(
Figure kpo00018
)을 노우드(FBL) 및 노우드(
Figure kpo00019
)와 접속되게 노우드 연결부(4)를 구성하고, 이 노우드 연결부(4)에는 기록신호처리부(3)가 연결되게 구성한다. 기록신호처리부(3)는 노우드(FBL),(
Figure kpo00020
)를 등화시키는 MOS트랜지스터(M5)와, 기록할 데이타를 결정하는 파트와, 비트라인 등화시 전원(VBL)을 공급하는 파트로 구성되어 있다. 데이타의 고속기록시, 데이타를 결정하는 파트는, 데이타의 기록시 콘트롤로직신호(A-D)에 의하여 구동되고, 노우드(FBL),(
Figure kpo00021
)에 전원(VCC)레벨을 공급시키는 MOS트랜지스터(M1),(M3)와, 노우드(FBL),(
Figure kpo00022
)에 그라운드 레벨(VSS)을 공급시키는 MOS트랜지스터(M2),(M4)로 구성된다.
여기서, 램의 메모리셀에 저장되는 데이타(′1′ 또는 ′0′)의 종류에 따라 콘트롤로직신호(A-E)로서 MOS트랜지스터(M1),(M2),(M3),(M4)를 제어하여 노우드(FBL),(
Figure kpo00023
) 양단에 전압을 공급하는 역할을 한다(VBL전원 공급), 프리챠아지 사이클에서 비트라인 등화시 전원(VBL)을 공급하는 파트는, 전원(VBL)을 노우드측(FBL),(
Figure kpo00024
)측으로 공급시키는 MOS트랜지스터(M21),(M22)로 구성된다.
그리고 노우드 연결부(4)는 기록신호발생부(3)에서 발생한 전압을 비트라인에 공급하기 위한 노우드(FBL),(
Figure kpo00025
)를 구성하여 이 노우드(FBL),(
Figure kpo00026
)에 연결된 각각의 비트라인(B/L),(
Figure kpo00027
)측으로 전압을 전달한다.
특히, 이 노우드(FBL),(
Figure kpo00028
)에 연결된 비트라인은 하나의 워드라인 선택시 억세스되는 메모리셀의 비트라인(B/L
Figure kpo00029
의 구분없이)을 연결하여 노우드(FBL)을 구성하고 나머지 비트라인을 연결하여 노우드(
Figure kpo00030
)를 구성하고 있다.
이때에도 노우드(FBL),(
Figure kpo00031
) 및 비트라인(B/L),(
Figure kpo00032
)를 구별하지 아니한다. 이렇게하여 선택되는 워드라인에 연결된 메모리셀에는 모두 동일한 데이타의 내용이 기록되는 특징을 갖게된다. 이점이 입출력라인(I/O)라인을 통하여 기록하는 방식과의 차이점이 된다. 이 관계를 좀더 상세히 기술하면, 일반적으로 메모리소자인 DRAM은 반도체 구조상 도면과 같이 제1소자영역을 형성하는 제1소자부(1) 및 제2소자영역을 형성하는 제2소자부(2)가 교호로 반복되어 연결되는 구조를 갖게 된다.
특히 이 소자부들에서는 입출력라인(I/O),(
Figure kpo00033
)...들의 연결순서에 의하여 비트라인(B/L),(
Figure kpo00034
)과 비트라인(B/L),(
Figure kpo00035
)이 교호로 연결되는 구조로 혼재되어 있어 하나의 워드라인(W/L1)의 억세스시에 각각의 메모리셀(MS1),(MS2),(MS3),(MS4)의 위치는 비트라인(B/L) 또는 비트라인(
Figure kpo00036
)에 연결되게 된다.
따라서 일반적인 기록시 입출력라인(I/O)을 통하여 상기 비트라인(B/L)에 데이타를 전달하여 기록시 컬럼선택신호(SCL)가 공급된 상태에서 하나의 워드라인(W/L1)으로 선택되는 메모리셀(MS1),(MS2),(MS3),(MS4)에서 MOS트랜지스터(MS1)(MS2)는 입출력라인(I/O)D 연결되어 있고, MOS트랜지스터(MS3)(MS4)는 입출력라인(
Figure kpo00037
)에 연결되어 있으므로 하나의 워드라인에 선택되는 메모리셀에 기록되는 데이타는 ′1′ 및 ′0′DMKL 데이타가 혼재하게 되어 내부적으로 동일한 데이타의 기록을 할 수 없으며(INT ′0′ 도는 INT ′1′불가), 외부적으로만 동일한 데이타로 인식된다(EXT ′0′ 또는 ′1′).
본 발명은 이와 같은 문제점을 해결한 것으로 하나의 워드라인 선택시 억세스되는 메모리셀에 동일한 데이타의 내용을 기록시키기 위하여, 노우드 연결부(5)를 구성하여 워드라인의 선택시 억세스되는 비트라인(B/L),(
Figure kpo00038
)이, 노우드(FBL),(
Figure kpo00039
)에 연결되게 하여 노우드(FBL),(
Figure kpo00040
) 단위로 기록되게 한 것이다.
먼저, 기록(WRITE) 및 읽기(READ) 동작을 하는 것은 일반적인 DRAM과 동작과 동일한 것으로, 이때 기록신호처리부(3)의 MOS트랜지스터(M1-M4)는 차단상태가 유지된다. 즉, 컬럼선택신호(CSL)에 의하여 MOS트랜지스터(M9),(M10)가 턴온되어 입출력라인(I/O)이 선택되면, 입출력라인(I/O)이 비트라인(B/L),(
Figure kpo00041
), 센스앰프(S1)와 연결된다.
메모리셀에 데이타 기록시에는 센스앰프(S1)와 이 비트라인을 통하여 워드라인(W/L1)과 컬럼선택신호(CLS)에 의하여 선택된 해당개소의 메모리셀(MS1)내의 MOS트랜지스터를 턴온시켜 메모리용 캐패시터(C1)에 충전시키게 된다.
그리고 리드(READ)시에는 워드라인(W/L1)으로 해당개소의 메모리셀(MS1)내의 MOS트랜지스터를 턴온시켜 캐패시터(C1)에 충전된 전하가 비트라인(B/L)으로 방전되고 센스앰프(2)에서 이 비트라인의 상태신호를 감지하여 증폭된 상태신호를 입출력라인(I/O)에 공급시켜 주는 것으로 이와 같은 동작을 일반적인 DRAM 동작과 동일하다.
여기서, 센스앰프(S1)에 연결된 메모리셀(MS1)에 대하여 기술하였지만 나머지 메모리셀들도 동일한 동작을 수행한다.
또한, 본 발명에서 고속으로 램 테스트를 하기 위하여 고속으로 램에 데이타가 기록되는 과정을 살펴보면, 이때 램에 기록시 입출력라인(I/O)을 사용하지 않고 비트라인에 직접 데이타신호를 전달하므로 컬럼선택신호(CSL)를 무시하여 MOS트랜지스터(M9),(M10)는 차단상태가 유지된다. 또한 MOS트랜지스터(M21),(M22)는 노우드(E)에 인가되는 신호에 의하여 차단 당하여 노우드(FBL),(
Figure kpo00042
)로 공급되는 전원(VBL)의 공급을 차단한다.
그리고 기록시 로우 어드레스(ROW ADDRESS)에 의하여 워드라인(W/L1)이 선택되고 기록신호처리부(3)에는 별도로 구성되는 콘트롤로직신호(A-D)가 인가되게 한다. 이 콘트롤로직신호에 의하여 워드라인(W/L1) 선택시 억세스되는 메모리셀(MS1)의 비트라인(B/L),(
Figure kpo00043
)에 공급되는 데이타가 결정된다.
현재 워드라인(W/L1)이 선택되고 내부 메모리셀(MS1,NS2...)에 동일한 데이타′1′를 기록하는 경우 콘트롤로직신호(A-D)에 의하여 MOS트랜지스터(M1),(M4)는 차단상태가 유지되고, MOS트랜지스터(M2),(M3)는 턴온상태가 유지된다.
따라서 MOS트랜지스터(M3)를 통하여 공급되는 전원(VCC)는 노우드(FBL)측으로 전달되고, MOS트랜지스터(M2)를 통하여 공급되는 접지레벨(VSS)는 노우드(
Figure kpo00044
)측으로 전달된다. 노우드 연결부(4)에서는 상기의 전압을 페어로 연결되어 있는 비트라인(B/L),(
Figure kpo00045
)의 센스앰프(S1),(S2)...가 상기 노우드(FBL),(
Figure kpo00046
)측에서 공급되는 전압의 차전압(델타 V)을 센싱하여 증폭시킨 출력을 비트라인(B/L),(
Figure kpo00047
)에 싣게되어 메모리셀(MS1),(MS2)...에는 데이타의 값(′1′)이 모두 동일하게 저장된다(INT ′1′ 실현).
이와 같이 램에 데이타를 기록하는 다른 실시예를 살펴보면, 내부의 메모리셀(MS1)(,(MS2)...를 동일한 데이타의 기록시(INT ′1′ 실현) MOS트랜지스터(M2),(M3)를 둘다 턴온시키지 아니하고, MOS트랜지스터(M2),(M3)중 하나의 MOS트랜지스터를 턴온시켜 실현시킬 수도 있다.
여기서, 데이타를 공급할 수 있는 MOS트랜지스터(M2),(M3)중 하나만 턴온상태를 유지하는 경우도 노우드(FBL),(
Figure kpo00048
) 사이에 차전압(델타 V)이 발생시킬 수 있으며, 상기 차전압이 노우드(FBL),(
Figure kpo00049
)와 연결된 비트라인(B/L),(
Figure kpo00050
)에 전달시킨다. 그리고 센싱앰프(S1),(S2)...는 이 차전압을 감지하여 비트라인(B/L),(
Figure kpo00051
)에 전원(VCC),(VSS)레벨로 인가시켜 메모리셀(MS1),(MS2)...에 모두 동일한 ′1′의 데이타값을 저장하게 된다.
이때 노우드(FBL),(
Figure kpo00052
)에 전압의 차이를 발생시키는 상기 두 방법에서 MOS트랜지스터(M6)의 게이트에 인가되는 등화펄스(ψEQ)는 L레벨상태로 MOS트랜지스터(M6)는 차단상태가 유지되고 고속기록시 공급되는 펄스 (ψFW)는 H레벨상태가 되어 MOS트랜지스터(M7),(M8)를 턴온시키므로 노우드(FBL),(
Figure kpo00053
)는 각각의 비트라인(B/L),(
Figure kpo00054
)과 연결되어 센싱에 필요한 차전압(델타 V)을 전달시키게 된다.
이와 같이 고속기록(EXTENDED FLASH WRITE)싸이클이 완료되면 하나의 워드라인(W/L1)에 연결된 각각의 메모리셀(MS1),(MS2)...은 모두 동일한 데이타가 기록되고 기록싸이클이 끝난후 프리챠아지 싸이클에서 등화펄스(ψEQ)를 H레벨상태로 공급하여 MOS트랜지스터(M5),(M6)를 턴온시켜 노우드(FBL),(
Figure kpo00055
) 및 비트라인(B/L),(
Figure kpo00056
)이 등전위상태가 되게 한다.
이경우 각 비트라인(B/L),(
Figure kpo00057
)과 연결된 노우드(FBL),(
Figure kpo00058
)에 의하여 전체적으로 빠른 속도로 등화될 수 있다. 프리챠아지 싸이클(모우드) 및 노말싸이클시 MOS트랜지스터(M1-M4)는 차단상태가 된다. 그리고 프리챠아지 비트라인에 전원(VBL)을 공급하기 위하여 MOS트랜지스터(M21),(M22)는 턴온 상태가 된다.
현재 램 테스트를 위한 기록시 내부 메모리셀을 모두 동일한 데이타 ′1′이 기록되는 경우로 기술되어 있으나, 내부 메모리셀에 모두 동일한 데이타 ′0′이 기록되는 경우의 동작도 동일하고 이 경우 MOS트랜지스터(M1-M4)가 턴온되는 구동조건만 상이하다.
이상에서와 같이 본 발명은 입출력라인(I/O)을 통하여 램의 메모리셀에 기록하지 않고 바로 비트라인(B/L),(
Figure kpo00059
)을 통하여 메모리셀에 기록하는 동시에, 하나의 선택된 워드라인에 연결된 각각의 메모리셀을 동시에 고속으로 데이타를 기록시킬 수가 있어 램 테스트 타임중 기록시 소요되는 시간을 크게 단축시킬 수가 있다.
또한 본 발명은 하나의 워드라인의 선택시 억세스(ACCESS)되는 전메모리셀에 데이타가 전부 기록되며, 내부적으로도 동일한 데이타를 기록할 수 있다(INT ′0′ 또는 ′1′ 실현).
그리고, 기존의 DRAM의 레이아웃을 그대로 사용하고, 각각의 비트라인에 기록신호 처리원을 두지않고, 노우드(FBL),(
Figure kpo00060
)를 이용하여 기록신호 처리부를 메모리 어레이 내부에 두지 않아 메모리소자의 레이아웃을 단순화시킬 수 있으며 전체적인 비트라인의 등화시 레벨안정화가 빠른 특징이 있는 것이다.

Claims (6)

  1. 입출력라인(I/O)을 센스앰프에 연결시키는 MOS트랜지스터와, 비트라인(B/L),(
    Figure kpo00061
    )의 센싱신호를 감지하는 센스앰프와, 각각의 워드라인에 연결된 메모리셀과, 로 제1,제2소자부(1),(2)가 구성되는 메모리회로에 있어서, 상기 센스앰프(S1),(S2)...와 연결된 비트라인(B/L),(
    Figure kpo00062
    )에 등화용 MOS트랜지스터(M6) 및 연결용 MOS트랜지스터(M7),(M8)가 구성된 등화 및 연결부(5)와, 상기 비트라인(B/L),(
    Figure kpo00063
    )이 하나의 워드라인 선택시 억세스되는 메모리셀 단위로 노우드(FBL),(
    Figure kpo00064
    )에 연결된 노우드 연결부(4)와, 메모리셀에 데이타 기록시 상기 노우드 연결부(4)에 차전압을 공급하여 주기위한 기록신호 처리부(3)와, 로 구성되는 램 테스트시 고속기록회로.
  2. 제1항에 있어서, 등화 및 연결부(5)는, 비트라인(B/L),(
    Figure kpo00065
    )의 등화시 사용되는 MOS트랜지스터(M6)를 노우드 연결부(4)의 노우드(FBL),(
    Figure kpo00066
    ) 사이에 연결하고, 비트라인(B/L) 및 노우드(FBL) 사이에 연결되는 MOS트랜지스터(M7)와, 비트라인(B/L) 및 노우드(FBL) 사이에 연결되는 MOS트랜지스터(M8)를 구성시켜 고속 램 테스트시 기록모우드 및 노말모우드시에 구별되어 동작하게한 램 테스트시 고속 기록회로.
  3. 제1항에 있어서, 기록신호 처리부(3)는, 노우드(FBL),(
    Figure kpo00067
    )를 등화시키기 위한 MOS트랜지스터(M5)와, 데이타의 기록시 콘트롤로직신호(A-D)에 의하여 구동되고 노우드(FBL),(
    Figure kpo00068
    )에 전원레벨(VCC)을 공급하는 MOS트랜지스터(M1),(M3)와, 노우드(FBL),(
    Figure kpo00069
    )에 그라운드레벨(VSS)을 공급하는 MOS트랜지스터(M2),(M4)와, 전원(VBL)라인 연결용 MOS트랜지스터(M21),(M22)와, 로 구성된 램 테스트시 고속기록회로.
  4. 제1항 또는 제3항에 있어서, 데이타 기록시 구동되는 트랜지스터(M1-M4)는, 콘트롤신호(A-D)로서 제어되고 상기 콘트롤로직신호는 테스트용 램에 ′1′ 또는 ′0′의 데이타에 따라 결정되는 것을 특징으로 하는 램 테스트시 고속기록회로.
  5. 제1항 또는 제3항에 있어서, 기록신호 처리부(3)의 MOS트랜지스터(M21),(M22)는, 프리챠아지시정전압(VBL)을 공급하고 고속램 테스트에 의한 기록시 정전압(VBL)이 차단되게 구성한 램 테스트시 고속기록회로.
  6. 제1항 또는 제3항에 또는 제4항에 있어서, 콘트롤로직신호(A-D)에 의하여 구동되는 트랜지스터(M1-M4)는, 노우드(FBL),(
    Figure kpo00070
    )측으로 차전압(델타 V)을 발생시키는 것을 특징으로 하는 램 테스트시 고속기록회로.
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