IT9020564A1 - Circuito ampliato di memorizzazione a lampo per testare un dram - Google Patents

Circuito ampliato di memorizzazione a lampo per testare un dram

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IT9020564A1 IT020564A IT2056490A IT9020564A1 IT 9020564 A1 IT9020564 A1 IT 9020564A1 IT 020564 A IT020564 A IT 020564A IT 2056490 A IT2056490 A IT 2056490A IT 9020564 A1 IT9020564 A1 IT 9020564A1
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Description

TESTO DELLA DESCRIZIONE
La presente invenzione riguarda un dispositivo di memoria, quale un DRAM ad alta densità e, più in particolare, un circuito ampliato di memorizzazione a lampo per testare un DRAM.
Dato che il DRAM diventa sempre più fortemente integrato, sono necessari esatti procedimenti per molti strati e modelli ed il coefficicente di errore del DRAM è determinato dalla quantità della polvere o contaminazioni. In particolare, dato che aumenta il livello di integrazione dei DRAM, aumenta anche il coefficiente di errore tanto che, ultimamente, il circuito per testare il DRAM è posto entro il dispositivo di memoria per effettuare il test interno. Anche se il test del DRAM è effettuato internamente, il tempo di detto test diventa maggiore nel caso di una maggiore integrazione.
Cioè, nel convenzionale test del DRAM, quest'ultimo è effettuato da una unità bit (x4, x8, xl6) usando segnali di test. Il tempo speso nel test aumenta a seconda dell'integrazione densita/xbit.Di conseguenza, maggiore è la densità di integrazione e maggiore è il tempo per il test dato che la memorizzazione e la lettura dei dati sono effettuate da un'unità a x bit attraverso linee entrata/uscita ed i dati sono confrontati uno con l’altro per controllare l'errore.
Per risovere tali problemi del metodo di memorizzazione in parallelo, si è fornito un metodo ampliato per il test del DRAM a lampo che possa memorizzare in una volta i dati in ciascuna cella di memoria collegata alla lineaparole selezionata memorizzando e confrontando i dati direttamente sulle linee bit senza usare linee entrata/uscita (I/O). Inoltre, si è fornito un metodo di memorizzazione a lampo col quale la memorizzazione è effettuata attraverso linee I/O. Però, tali metodi non possono memorizzare tutti gli stessi dati (1 o 0) nella cella di memoria collegata alla linea-parole selezionata secondo la posizione delle linee bit delle celle di memoria, dato che le linee bit B/L e B/L sono poste in sequenza costante, cioè B/L, B/L, B/L, B/L,B/L,B/L.
Uno scopo della presente invenzione è di fornire un circuito ampliato di memorizzazione a lampo per testare un DRAM che possa velocemente memorizzare dati nelle linee bit senza usare linee I/O.
Un altro scopo della presente invenzione è di fornire un circuito ampliato di memorizzazione lampo per testare un DRAM che possa memorizzare gli stessi dati su tutte le celle di memoria collegate a una linea-parole selezionata.
Si possono raggiungere questi scopi costruendo una paio di nodi della linea bit veloce (fast-bitline) ai quali sono collegate tutte le linee bit e formando un percorso di memorizzazione di dati attraverso i nodi della linea bit veloce. Cioè, lo stesso dato è memorizzato, allo stesso tempo, sulle linee bit di ciascuna cella di memoria in cui ha avuto accesso la linea-parole selezionata internamente per unità di blocco.
Secondo la presente invenzione, un circuito ampliato di memorizzazione a lampo per testare un DRAM in un circuito di memoria, comprendente una pluralità di amplificatori di direzione, una pluralità di celle di memoria ed una pluralità di transistor MOS, comprende: un mezzo di compensazione e di collegamento avente una pluralità di gruppi con un transistor MOS compensatore ed un paio di transistor MOS di collegamento in un paio di linee bit collegate a ciascuno degli amplificatori di direzione, un mezzo di collegamento ai nodi in cui il paio di linee bit è collegato ad un paio dii nodi da un'unità di una cella di memoria in cui ha vuto accesso una linea-parole selezionata ed un lezzo di elaborazione del segnale di memorizzazione per fornire una differenza di tensione a detto mezzo di collegamento ai nodi quando si memorizza un dato sulla cella di memoria.
Un modo di realizzare l'invenzione è descritto in dettaglio qui di seguito con riferimento al disegno che ne illustra solo una specifica realizzazione; la Fig.1 mostra schematicamente un circuito secondo 'invenzione.
In detta figura una prima parte componente 1 d una seconda parte componente 2, che sono le stesse di una convenzionale struttura DRAM, mostra: una struttura essenziale sul circuito ntegrato (IC). Cioè, la prima parte componente 1 omprende un amplificatore di direzione S1, . collegato fra un paio di linee bit B/L B/L ransistor MOS M9 e MIO per collegare le linee entrata/uscita I/0∅ e I/0∅ all'amplificatore di direzione SI e comprende celle di memoria MSI e MS5 collegate fra un paio di linee-parole W/L1 e W/L2 per memorizzare e leggere un dato verso il paio di linee bit. Inoltre, la prima parte componente comprende un amplificatore di direzione S2, transistor MOS M11 e M12 e celle di memoria MS2 e MS6
In modo simile, le linee I/O e le celle di memoria sono poste ai lati sinistro e destro degli amplificatori di direzione S3 e S4. La seconda parte componente 2 ha la stessa struttura della prima parte componente 1. Il paio di linee bit B/L e B/L e di linee I/O, che sono collegate agli amplificatori di direzione SI e S2, sono diverse dalle linee bit e dalle linee I/O degli amplificatori di direzione S3 e S4 dal punto di vista della composizione, cioè degli stati di collegamento. La parte componente 2 ha la stessa composizione della prima parte componente 1.
Inoltre, un mezzo compensatore e di collegamento 5 comprende un transistor MOS M6, fra il paio di linee bit B/L e B/L, per la compensazione ed un paio di transistor MOS M7 e M8 per collegare il paio di linee bit B/L e B/L al paio di nodi, FBL e FBL. L'altro amplificatore di direzione ha la stessa struttura. Un mezzo di collegamento 4 ai nodi è costruito in modo che le linee bit delle celle di memoria MSI , MS2 , . selezionate da un paio di linee-parole W/Ll e W/L2, siano collegate al paio di nodi FBL e FBL.
Un mezzo di elaborazione 3 del segnale di memorizzazione è collegato alla parte 4 di collegamento ai nodi. Detto mezzo 3 comprende un transistor MOS M5 per compensare i nodi FBL e FBL , una parte di decisione-dati ed una parte che fornisce una tensione di alimentazione. Quando il dato è memorizzato velocemente , la parte di decisione-dati è azionata dai segnali logici di controllo A-D e comprende i transistor MOS M1 e M3 per fornire il livello di tensione di alimentazione Vcc (livello Vcc) al paio di nodi FBL ed FBL e i transistor MOS M2 e M4 per fornire il livello di terra (livello Vss) al paio di nodi FBL e FBL.
Conformemente al dato (1 o 0) immagazzinato nella cella di memoria, i transistor MOS MI, M2 e M3, M4 sono controllati dai segnali logici di controllo A-E per fornire la tensione di alimentazione VBL ad entrambi i nodi FBL e FBL. La parte che fornisce la tensione di alimentazione VBL per la compensazione delle linee bit durante un ciclo di precarica omprende transistor MOS M21 e M22 che forniscono la tensione di alimentazione VBL al paio di nodi FBL e FBL. Inoltre, il mezzo di collegamento 4 ai nodi comprende un paio di nodi FBL e FBL per fornire alle linee bit la tensione generata nella parte 3 di elaborazione del segnale di memorizzazione.
In particolare, il nodo FBL è composto collegando le linee bit (senza distinzione fra B/L o
della cella di memoria in cui accede la linea-parole selezionata e anche le altre linee bit sono collegate per formare il nodo A questo punto, naturalmente, non vi è distinzione fra il paio di nodi FBL e cosi' come fra il paio di linee bit B/L e Perciò, le celle di memoria collegate alla linea-parole selezionata hanno tutte gli stessi dati. A questo riguardo, vi è una differenza di base fra il metodo di memorizzazione che usa la linea I/O ed il presente metodo.
La struttura della presente invenzione sarà, ora, spiegata in maggior dettaglio.
Il convenzionale DRAM ha una struttura della prima parte componente 1 e della seconda partecomponente 2 ripetuta alternativamente. In particolare, secondo la sequenza di collegamento delle linea I/0, Ι/0∅ , , 1 /01,
le linee bit B/L, e B/L delle parti componenti sono collegate, alternativamente, nella prima parte componente 1 e nella seconda parte componeut 2. Cosi', quando la linea parole W/L1 ha accesso, ciascuna cella di memoria MS1 MS2, MS3 e MS4 può essere collegata alle linee bit B/L o B/L Nel caso convenzionale in cui il dato è trasferito alla linea bit B/L attraverso le linee: I/O, quando si fornisce il segnale CSL di selezione-colonna, i transistor MOS S11 e S12 delle; celle di memoria MSI e MS2 sono collegati alle linee I/O, mentre i transistor MOS S13 e S14 di MS3 e MS4; sono collegati alle linee in modo che i dati, immagazzinati nella cella di memoria selezionata da una linea-parole, siano mescolati da "1" a "0". Ciò significa che non si può memorizzare internamente; 10 stesso dato ma che, esternamente, il dato viene; considerato come lo stesso.
La presente invenzione ha lo scopo di risolvere i su citati problemi e di memorizzare i dati in; termini di paia di unità di nodi FBL e formando una parte di collegamento 5 ai nodi e collegando 11 paio di linee bit B/L, che hanno avuto accesso al paio di nodi FBL e per memorizzar 10 stesso dato sulle celle di memoria in cui ha avuto accesso una linea-parole selezionata.
Innanzitutto, le operazioni di memorizzazione e; di lettura sono identiche a quelle di un DRAM; convenzionale. A questo punto, si disinseriscono i transistor MOS M1-M4 del mezzo di elaborazione 3 del segnale di memorizzazione. Cioè, quando i transistor MOS M9 e MIO sono aperti dal segnale CSL di selezione-colonna e, allora, si selezionano le linee I/O, queste ultime sono collegate all'amplificatore di direzione S1 e alle linee bit B/L e B/L. Nell'operazione di memorizzazione dei dati, il condensatore Cl della cella di memoria MS1 selezionata dalla linea-parole W/L1 e il segnale CSL di selezione-colonna sono caricati attraverso l'amplificatore di direzione Si e le linee bit.
Poi, nell'operazione di lettura dei dati, la carica immagazzinata nel condensatore Cl è scaricata verso la linea bit B/L attraverso il transistor MOS S11 all'interno della cella di memoria MSI. L'amplificatore di direzione Si rivela questo segnale di stato della linea bit e fornisce il segnale amplificato alle linee I/O. Detta operazione è la stessa dell'operazione di un convenzionale DRAM. Allo stesso modo di come sopra descritto funzionano anche le altre celle di memoria.
Il modo in cui il dato è memorizzato velocemente per testare il DRAM ad alta velocità secondo la presente invenzione sarà ora descritto qui di segutito.
Nell'operazione di memorizzazione, dal momento che il dato è trasferito direttamente alle linee bit senza usare le linee I/O, si tralascia il segnalecolonna per far si che i transistor MOS M9 e M10 siano disinseriti. Inoltre, i transistor MOS M21 e M22 sono disinseriti dal segnale applicato al nodo E e la tensione di alimentazione VBL per il paio di nodi FBL e FBL è esclusa.
Nell'operazione di lettura, la linea-parole W/L1 è selezionata dall'indirizzo di fila e i separati segnali logici di controllo A-D sono applicati. alla parte di elaborazione 3 del segnale di scrittura. Secondo detti segnali logici di controllo, si determina il dato fornito al paio di linee bit B/L e B/L della cella di memoria in cui si è avuto accesso. Nel caso che si selezioni la inea-parole attuale e si memorizzi lo stesso, iato "1" nelle celle di memoria interne MSI, MS2, ..., i transistor MOS M1 e M4 sono disinseriti e i ransistor MOS M2 e M3 sono aperti dai segnali Logici di controllo A-D.
Cosi', la tensione di alimentazione Vcc è trasferita al nodo FBL attraverso il transistor MOS M3 ed anche il livello Vss è trasferito al nodo FBL attraverso il transistor MOS M2. Gli amplificatori di direzione S1, S2, ... rivelano ed amplificano la differenza di tensione V fornita dai nodi FBL e e forniscono anche l'uscita amplificata al paio di linee bit B/L e in modo tale che il dato "1" sia immagazzinato in modo identico nelle celle di memoria MSI, MS2, .... (realizzazione di INT "1").
Ora si spiegherà un'altra realizzazione della presente invenzione.
Nè il transistor M2, nè il transistor M3 sono aperti e solo uno dei transistor MOS M2 e M3 può essere aperto quando si memorizza un identico dato nelle celle di memoria MSI, MS2, .... Anche se si apre solo un transistor, si può generare una differenza di tensione Δ V fra i nodi FBL e ed essa può essere trasferita al paio di linee bit B/L e In modo simi le, fili amplificatori di direzione SI, S2, ... rivelano la differenza di tensione e la applicano al paio di linee bit B/L e rispettivamente, come livelli Vcc e Vss. Perciò, nelle celle di memoria MSI, MS2, .... si può memorizzare uno stesso dato "1”. A questo punto, in entrambi i metodi per generare là differenza di tensione fra i nodi FBL e FBL, un impulso compensatore ∅EQ, applicato alla porta del transistor MOS M6, è a basso livello, cosi' che il transistor MOS M6 è tenuto disinserito. Però un impulso ∅FW è a basso livello per aprire i transistor MOS M7 e MB. Perciò, i nodi FBL e FBL sono collegati rispettivamente, alle linee bit B/L e B/L, in modo tale da trasferire la differenza di tensione richiesta per una rivelazione.
Quando il ciclo ampliato di memorizzazione a lampo è completato, lo stesso dato è memorizzato Su tutte le celle di memoria MSI, MS2, collegate alla linea-parole W/Ll. Dopo il ciclo di memorizzazione, l'impulso compensatore è fornito come livello alto durante il ciclo di precarica in nodo tale che i transistor M5 e M6 siano aperti per compensare i nodi FBL, FBL e le linee bit B/L, B/L., In questo caso, la compensazione ad alta velocità può essere effettuata completamente dai nodi FBL e FBL, collegati a ciascuna linea bit B/L e B/L. I transistor MOS M1-M4 si aprono durante la precarica e i cicli normali, mentre i transistor MOS M21 e M22 si aprono durante il ciclo di precarica per fornire alle linee bit la tensione di alimentazione.
Fino ad ora, tutta la descrizione riguardava lo utesso dato "1" quando scritto sulle celle di memoria, ma il caso del dato "0" è identico a quello del dato "1" tranne che per il fatto che transistor M1-M4 sono aperti.
Come detto sopra, questa invenzione può non solo, memorizzare direttamente il dato su ciascuna cella di memoria attraverso le linee bit B/L e B/L senza usare le linee I/O, ma può anche memorizzare velocemente il dato su ciascuna cella di memoria collegata alla linea-parole selezionata allo stesso tempo, in modo tale che il tempo speso per il test del DRAM possa essere ampiamente ridotto. Inoltre, la presente invenzione può memorizzare tutti i dati in tutte le celle di memoria in cui ha avuto accesso la linea-parole selezionata ed anche memorizzare internamente lo stesso dato (realizzazione di INT "1” o "0").
Inoltre, la presente invenzione usa la, disposizione di un convenzionale DRAM cosi' com'è, nessuna linea bit ha la fonte di elaborazione del segnale di memorizzazione e la parte di elaborazione del segnale di memorizzazione non è posta all'interno della rete di memoria con l'uso dei nodi. Di conseguenza, la disposizione può essere semplificata e la stabilizzazione di livello delle linee bit per la compensazione può essere resa più veloc secondo la presente invenzione.
L'Invenzione non è in alcun modo limitata alla esecuzione descritta qui sopra. Varie modifiche all'esecuzione anticipata e altre realizzazioni dell'invenzione diverranno evidenti per una persona esperta nel campo attraverso la descrizione dell’invenzione. Si considera, perciò, che le allegate rivendicazioni coprano qualsiasi modifica e realizzazione che possa ricadere nel vero scopo dell'invenzione.

Claims (3)

  1. RIVENDICAZIONI 1) Circuito ampliato di memorizzazione a lampo per testare un DRAM in un circuito di memoria comprendente una pluralità di amplificatori di direzione, una pluralità di celle di memoria e una pluralità di transistor MOS, caratterizzato da ciò che comprende: - un mezzo compensatore e di collegamento avente una pluralità di gruppi con un transistor MOS compensatore ed un paio di transistor di collegamento MOS in un paio di linee bit collegate a ciascuno degli amplificatori di direzione; - un mezzo di collegamento ai nodi in cui il paio di linee bit è collegato ad un paio di nodi da un'unità di una cella di memoria a cui ha avuto accesso una linea-parole selezionata; e un mezzo di elaborazione del segnale di memorizzazione per fornire una differenza di tensione a detto mezzo di collegamento ai nodi quando si memorizza un dato nella cella di memoria.
  2. 2) Circuito ampliato di memorizzazione a lampo per testare un DRAM secondo la rivendicazione 1 caratterizzato da ciò che il transistor compensatore MOS di detto mezzo di compensazione e collegamento è collegato fra i nodi ed è usato durante la compensazione della linea bit, che un transistor di collegamento MOS è collegato fra una linea bit ed un nodo, che l’altro transistor di collegamento MOS è collegato fra l'altra linea bit e l'altro nodo e che detto mezzo compensatore e di collegamento è fatto funzionare separatamente in modl normali e di memorizzazione.
  3. 3) Circuito ampliato di memorizzazione a lampo secondo la rivendicazione 1 caratterizzato da ciò che detto mezzo di elaborazione del segnale di memorizzazione comprende un transistor compensatore MOS per compensare i nodi, transistor MOS. per fornire ai nodi un livello (VCC) di tensione di alimentazione azionati dai segnali logici di controllo, transistor MOS per fornire ai nodi un livello di terra. (VSS) e transistor MOS per il collegamento di una linea a tensione costante, 4) Circuito ampliato di memorizzazione a lampo secondo la rivendicazione 1 o la rivendicazione 3 caratterizzato da ciò che i transistor MOS, azionati durante l'operazione di memorizzazione, sono controllati da segnali logici di controllo e che 1 segnali logici di controllo sono determinati secondo i dati "1" o "0". 5) Circuito ampliato di memorizzazione a lampo secondo la rivendicazione 1 o 3 caratterizzato da ciò che i transistor MOS per fornire ai nodi un livello di terra forniscono una tensione costante durante un ciclo di precarica e disinseriscono la tensione costante durante un ciclo di memorizzazione sotto test di un DRAM ad alta velocità, 6) Circuito ampliato di memorizzazione a lampo secondo la rivendicazione 1, 3 o 4 caratterizzato da ciò che i transistor MOS, azionati dai segnali logici di controllo, generano una differenza di tensione (ΔV) verso i nodi.
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