JPH05128899A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05128899A JPH05128899A JP3313742A JP31374291A JPH05128899A JP H05128899 A JPH05128899 A JP H05128899A JP 3313742 A JP3313742 A JP 3313742A JP 31374291 A JP31374291 A JP 31374291A JP H05128899 A JPH05128899 A JP H05128899A
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Abstract
(57)【要約】
【目的】 加速試験時における試験時間短縮及び消費電
力の削減が可能な半導体記憶装置を得る。 【構成】 加速試験モード制御入力５０をビット線負荷
群１７に入力し、外部からの入力データによってビット
線負荷トランジスタを制御できるように構成し、加速試
験モード時には各対をなすビット線の一方のビット線の
みを電源電位に接続して複数個のメモリセルに同時に書
き込みを行ないストレスをかける。
力の削減が可能な半導体記憶装置を得る。 【構成】 加速試験モード制御入力５０をビット線負荷
群１７に入力し、外部からの入力データによってビット
線負荷トランジスタを制御できるように構成し、加速試
験モード時には各対をなすビット線の一方のビット線の
みを電源電位に接続して複数個のメモリセルに同時に書
き込みを行ないストレスをかける。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に所定の条件になると、通常動作モードとは異な
る特殊動作モードになる回路を備えたものに関するもの
である。
し、特に所定の条件になると、通常動作モードとは異な
る特殊動作モードになる回路を備えたものに関するもの
である。
【０００２】
【従来の技術】図４は従来の半導体記憶装置（ＳＲＡ
Ｍ）の一例を示すブロック図である。図において、１は
行アドレス入力、２は行アドレス入力１を増幅または反
転するための行アドレス・バッファ、３は行アドレス入
力１に与えられた行アドレス信号を複号化するための行
デコーダである。また４は列アドレス入力、５は列アド
レス入力４を増幅または反転するための列アドレス・バ
ッファ、６は列アドレス入力４に与えられた列アドレス
信号を複号化するための列デコーダである。
Ｍ）の一例を示すブロック図である。図において、１は
行アドレス入力、２は行アドレス入力１を増幅または反
転するための行アドレス・バッファ、３は行アドレス入
力１に与えられた行アドレス信号を複号化するための行
デコーダである。また４は列アドレス入力、５は列アド
レス入力４を増幅または反転するための列アドレス・バ
ッファ、６は列アドレス入力４に与えられた列アドレス
信号を複号化するための列デコーダである。
【０００３】７は情報を記憶するメモリセルがマトリク
ス状に配列されたメモリセルアレイ、８はマルチプレク
サである。また、９は小振幅の読み出し電圧を感知増幅
するセンスアンプ、１０はセンスアンプ９の出力をさら
にＳＲＡＭの外部に取り出すレベルまで増幅するための
出力データ・バッファ、１１は読み出しデータ出力、１
２は書き込みデータ入力、１３は書き込みデータ入力１
２に与えられた信号を増幅するための入力データ・バッ
ファである。
ス状に配列されたメモリセルアレイ、８はマルチプレク
サである。また、９は小振幅の読み出し電圧を感知増幅
するセンスアンプ、１０はセンスアンプ９の出力をさら
にＳＲＡＭの外部に取り出すレベルまで増幅するための
出力データ・バッファ、１１は読み出しデータ出力、１
２は書き込みデータ入力、１３は書き込みデータ入力１
２に与えられた信号を増幅するための入力データ・バッ
ファである。
【０００４】さらに１４はチップ選択入力、１５は読み
出し／書き込み制御入力、１６はチップ選択／非選択
と、データ読み出し／書き込みモードに応じて、上記セ
ンスアンプ９，出力データ・バッファ１０，書き込みデ
ータ・バッファ１３などを制御する読み出し／書き込み
制御回路であり、また１７はメモリセルアレイ７に接続
されたビット線負荷群である。
出し／書き込み制御入力、１６はチップ選択／非選択
と、データ読み出し／書き込みモードに応じて、上記セ
ンスアンプ９，出力データ・バッファ１０，書き込みデ
ータ・バッファ１３などを制御する読み出し／書き込み
制御回路であり、また１７はメモリセルアレイ７に接続
されたビット線負荷群である。
【０００５】図５は図４のＳＲＡＭのメモリセルアレイ
周辺部を詳細に示した図であり、ここでは説明を簡単に
するため、メモリセルアレイとして２行２列の構成のも
のを示している。図５において、２０ａ，２０ｂと２１
ａ，２１ｂとはそれぞれ対応するビット線対であり、２
２と２３は行アドレス・デコーダ３の出力点に接続され
たワード線、２４ａ〜２４ｄはワード線２２，２３とビ
ット線対２０ａ，２０ｂと２１ａ，２１ｂとの交点に配
置されたメモリセルである。また、２５ａ，２５ｂと２
６ａ，２６ｂは一端を電源電位１８に、他端をビット線
２０，２１に接続されたビット線負荷トランジスタであ
る。２７ａ，２７ｂと２８ａ，２８ｂは図４の列アドレ
ス・デコーダ６の出力信号がゲートに入力され、ドレイ
ンまたはソースがそれぞれビット線２０ａ，２０ｂと２
１ａ，２１ｂに接続され、ソースまたはドレインが入／
出力線（以後、Ｉ／Ｏ線という）対２９ａ，２９ｂに共
通に接続されたトランジスタであり、図４のマルチプレ
クサ８を構成するトランスファ・ゲートとなっている。
そして９はＩ／Ｏ線対２９ａ，２９ｂの電位差を検出す
るセンスアンプ、１０はセンスアンプ９の出力を増幅す
る出力バッファである。
周辺部を詳細に示した図であり、ここでは説明を簡単に
するため、メモリセルアレイとして２行２列の構成のも
のを示している。図５において、２０ａ，２０ｂと２１
ａ，２１ｂとはそれぞれ対応するビット線対であり、２
２と２３は行アドレス・デコーダ３の出力点に接続され
たワード線、２４ａ〜２４ｄはワード線２２，２３とビ
ット線対２０ａ，２０ｂと２１ａ，２１ｂとの交点に配
置されたメモリセルである。また、２５ａ，２５ｂと２
６ａ，２６ｂは一端を電源電位１８に、他端をビット線
２０，２１に接続されたビット線負荷トランジスタであ
る。２７ａ，２７ｂと２８ａ，２８ｂは図４の列アドレ
ス・デコーダ６の出力信号がゲートに入力され、ドレイ
ンまたはソースがそれぞれビット線２０ａ，２０ｂと２
１ａ，２１ｂに接続され、ソースまたはドレインが入／
出力線（以後、Ｉ／Ｏ線という）対２９ａ，２９ｂに共
通に接続されたトランジスタであり、図４のマルチプレ
クサ８を構成するトランスファ・ゲートとなっている。
そして９はＩ／Ｏ線対２９ａ，２９ｂの電位差を検出す
るセンスアンプ、１０はセンスアンプ９の出力を増幅す
る出力バッファである。
【０００６】図５のメモリセル２４には、例えば図６
(a) に示す高抵抗負荷型ＮＭＯＳメモリセルや、図６
(b) に示すＣＭＯＳ型メモリセルが用いられる。図６
(a),(b) において、４１ａ，４１ｂはそれぞれドレイン
を記憶ノード４５ａ，４６ｂに、ゲートを互いに他方の
ドレインに、ソースを接地１９に接続したＮチャネルの
ドライバ・トランジスタであり、４２ａ，４２ｂはドレ
インまたはソースを記憶ノード４５ａ，４５ｂに、ゲー
トをワード線２２または２３に、ソースまたはドレイン
をビット線２０または２１に接続したＮチャネルのアク
セス・トランジスタであり４３ａ，４３ｂはその一端を
電源電位１８に、他端を記憶ノード４５ａ，４５ｂに接
続した負荷抵抗である。また、４４ａ，４４ｂはドレイ
ンを記憶ノード４５ａ，４５ｂに、ゲートを互いに他の
ドレインに、ソースを電源電位１８に接続したＰチャネ
ル・トランジスタである。
(a) に示す高抵抗負荷型ＮＭＯＳメモリセルや、図６
(b) に示すＣＭＯＳ型メモリセルが用いられる。図６
(a),(b) において、４１ａ，４１ｂはそれぞれドレイン
を記憶ノード４５ａ，４６ｂに、ゲートを互いに他方の
ドレインに、ソースを接地１９に接続したＮチャネルの
ドライバ・トランジスタであり、４２ａ，４２ｂはドレ
インまたはソースを記憶ノード４５ａ，４５ｂに、ゲー
トをワード線２２または２３に、ソースまたはドレイン
をビット線２０または２１に接続したＮチャネルのアク
セス・トランジスタであり４３ａ，４３ｂはその一端を
電源電位１８に、他端を記憶ノード４５ａ，４５ｂに接
続した負荷抵抗である。また、４４ａ，４４ｂはドレイ
ンを記憶ノード４５ａ，４５ｂに、ゲートを互いに他の
ドレインに、ソースを電源電位１８に接続したＰチャネ
ル・トランジスタである。
【０００７】次に動作を図７の動作タイミング図を参照
しつつ説明する。図７において、ＡINはアドレス入力、
ＡOUT はアドレス・バッファ出力、ＷＬはワード線、Ｉ
／ＯはＩ／Ｏ線、ＳＡOUT はセンスアンプ出力、ＤOUT
はデコーダ出力を示す。そして今メモリセル２４ａを選
択する場合には、行アドレス入力１から選択すべきメモ
リセル２４ａとそのメモリセル２４ａが位置する行に対
応した行アドレス信号が入力され、行デコーダ３を介し
てメモリセル２４ａの接続されたワード線２２が選択
（例えば、High）レベルになり、他のワード線２３は非
選択（例えば、Low)レベルにされる。同様に、ビット線
の選択も列アドレス入力４から選択すべきメモリセル２
４ａが接続されたビット線対２０ａ，２０ｂが位置する
列に対応した列アドレス信号が入力され、列デコーダ６
を介してビット線対２０ａ，２０ｂに接続されたトラン
スファ・ゲート２７ａ，２７ｂのみが導通されるので、
選択されたビット線２０ａ，２０ｂのみがＩ／Ｏ線対２
９ａ，２９ｂに接続され、他のビット線２１ａ，２１ｂ
は非選択となり、Ｉ／Ｏ線対２９ａ，２９ｂから切り離
される。
しつつ説明する。図７において、ＡINはアドレス入力、
ＡOUT はアドレス・バッファ出力、ＷＬはワード線、Ｉ
／ＯはＩ／Ｏ線、ＳＡOUT はセンスアンプ出力、ＤOUT
はデコーダ出力を示す。そして今メモリセル２４ａを選
択する場合には、行アドレス入力１から選択すべきメモ
リセル２４ａとそのメモリセル２４ａが位置する行に対
応した行アドレス信号が入力され、行デコーダ３を介し
てメモリセル２４ａの接続されたワード線２２が選択
（例えば、High）レベルになり、他のワード線２３は非
選択（例えば、Low)レベルにされる。同様に、ビット線
の選択も列アドレス入力４から選択すべきメモリセル２
４ａが接続されたビット線対２０ａ，２０ｂが位置する
列に対応した列アドレス信号が入力され、列デコーダ６
を介してビット線対２０ａ，２０ｂに接続されたトラン
スファ・ゲート２７ａ，２７ｂのみが導通されるので、
選択されたビット線２０ａ，２０ｂのみがＩ／Ｏ線対２
９ａ，２９ｂに接続され、他のビット線２１ａ，２１ｂ
は非選択となり、Ｉ／Ｏ線対２９ａ，２９ｂから切り離
される。
【０００８】次に選択されたメモリセル２４ａの読み出
し動作について図６を参照しつつ説明する。今、メモリ
セルの記憶ノード４５ａがHighレベルであり、記憶ノー
ド４５ｂが Lowレベルであるとする。この時、メモリセ
ルの一方のドライバ・トランジスタ４１ａは非導通状態
にあり、他のドライバ・トランジスタ４１ｂは導通状態
にある。ワード線２２がHighで選択された状態にあるか
ら、メモリセルのアクセス・トランジスタ４２ａ，４２
ｂはともに導通状態にある。従って、図６(a)の高抵抗
負荷型ＮＭＯＳメモリセルでは電源ＶCC１８→ビット線
負荷２５ｂ→ビット線２０ｂ→アクセス・トランジスタ
４２ｂ→ドライバ・トランジスタ４１ｂ→接地１９の経
路に直流電流が発生する。しかし、もう一方の経路、電
源ＶCC１８→ビット線負荷２５ａ→ビット線２０ａ→ア
クセス・トランジスタ４２ａ→ドライバ・トランジスタ
４１ａ→接地１９の経路ではドライバ・トランジスタ４
１ａが非導通であるので直流電流は流れない。
し動作について図６を参照しつつ説明する。今、メモリ
セルの記憶ノード４５ａがHighレベルであり、記憶ノー
ド４５ｂが Lowレベルであるとする。この時、メモリセ
ルの一方のドライバ・トランジスタ４１ａは非導通状態
にあり、他のドライバ・トランジスタ４１ｂは導通状態
にある。ワード線２２がHighで選択された状態にあるか
ら、メモリセルのアクセス・トランジスタ４２ａ，４２
ｂはともに導通状態にある。従って、図６(a)の高抵抗
負荷型ＮＭＯＳメモリセルでは電源ＶCC１８→ビット線
負荷２５ｂ→ビット線２０ｂ→アクセス・トランジスタ
４２ｂ→ドライバ・トランジスタ４１ｂ→接地１９の経
路に直流電流が発生する。しかし、もう一方の経路、電
源ＶCC１８→ビット線負荷２５ａ→ビット線２０ａ→ア
クセス・トランジスタ４２ａ→ドライバ・トランジスタ
４１ａ→接地１９の経路ではドライバ・トランジスタ４
１ａが非導通であるので直流電流は流れない。
【０００９】この時、直流電流の流れない方のビット線
２０ａの電位は、ビット線負荷トランジスタ２５ａ，２
５ｂ，２６ａ，２６ｂのしきい値電圧をＶthとすると、
“電源電位−Ｖth”となる。また、直流電流の流れる方
のビット線２０ａの電位は、ドライバ・トランジスタ４
１ｂ，アクセス・トランジスタ４２ｂとビット線負荷２
５ｂとの導通抵抗で抵抗分割されて、“電源電位−
Ｖth”からΔＶだけ電位が低下し、“電源電位−Ｖth−
Δ”になる。ここで、ΔＶはビット線振幅と呼ばれ、通
常５０ｍＶ〜５００ｍＶ程度であり、ビット線負荷の大
きさにより調節される。そしてこのビット線振幅ΔＶは
トランスファ・ゲート２７ａ，２７ｂを介してＩ／Ｏ線
２９ａ，２９ｂに現れ、これをセンスアンプ９により増
幅し、さらに出力バッファ１０で増幅してデータ出力１
１として装置外部へ読み出される。なお、読み出しの場
合には入力データ・バッファ１３は読み出し／書き込み
制御回路１６によりＩ／Ｏ線対２９ａ，２９ｂを駆動し
ないようにしている。
２０ａの電位は、ビット線負荷トランジスタ２５ａ，２
５ｂ，２６ａ，２６ｂのしきい値電圧をＶthとすると、
“電源電位−Ｖth”となる。また、直流電流の流れる方
のビット線２０ａの電位は、ドライバ・トランジスタ４
１ｂ，アクセス・トランジスタ４２ｂとビット線負荷２
５ｂとの導通抵抗で抵抗分割されて、“電源電位−
Ｖth”からΔＶだけ電位が低下し、“電源電位−Ｖth−
Δ”になる。ここで、ΔＶはビット線振幅と呼ばれ、通
常５０ｍＶ〜５００ｍＶ程度であり、ビット線負荷の大
きさにより調節される。そしてこのビット線振幅ΔＶは
トランスファ・ゲート２７ａ，２７ｂを介してＩ／Ｏ線
２９ａ，２９ｂに現れ、これをセンスアンプ９により増
幅し、さらに出力バッファ１０で増幅してデータ出力１
１として装置外部へ読み出される。なお、読み出しの場
合には入力データ・バッファ１３は読み出し／書き込み
制御回路１６によりＩ／Ｏ線対２９ａ，２９ｂを駆動し
ないようにしている。
【００１０】書き込みの場合には、 Lowデータを書き込
む側のビット線の電位を強制的に低電位に引き下げ、他
方のビット線の電位を高電位を引き上げることにより書
き込みを行う。例えば、メモリセル２４ａに反転データ
を書き込むには、データ入力バッファ１３により一方の
Ｉ／Ｏ線２９ａを Lowレベルに、他方のＩ／Ｏ線２９ａ
をHighレベルにし、一方のビット線２０ａをLow レベル
に、他方のビットの線２０ａをHighレベルにすることに
より書き込み動作を行う。
む側のビット線の電位を強制的に低電位に引き下げ、他
方のビット線の電位を高電位を引き上げることにより書
き込みを行う。例えば、メモリセル２４ａに反転データ
を書き込むには、データ入力バッファ１３により一方の
Ｉ／Ｏ線２９ａを Lowレベルに、他方のＩ／Ｏ線２９ａ
をHighレベルにし、一方のビット線２０ａをLow レベル
に、他方のビットの線２０ａをHighレベルにすることに
より書き込み動作を行う。
【００１１】以上のように構成されているＳＲＡＭにお
いて、通常、信頼性試験が行われる。信頼性試験は実使
用時にＳＲＡＭが受ける可能性のあるストレスを模擬し
た試験条件で行うが、条件によっては故障発生までに非
常に長時間かかるか、あるいは、ある限られた試験時間
内では故障が発生しない場合が多い。このため、実使用
時に比べて厳しいストレスを加え、ＳＲＡＭの劣化を加
速することにより、実使用での寿命予測，故障率予測、
及び評価時間の短縮を目的として加速試験を行う。例え
ば、加速試験の１つとして、高温状態でＳＲＡＭを動作
させ、メモリセルに書き込みを行うことにより、メモリ
セルにストレスをかけ、不良を早く検出する方法があ
る。その際、従来のように構成されているＳＲＡＭで
は、一サイクルに各Ｉ／Ｏに対して１ビットしかストレ
スをかけることができない。
いて、通常、信頼性試験が行われる。信頼性試験は実使
用時にＳＲＡＭが受ける可能性のあるストレスを模擬し
た試験条件で行うが、条件によっては故障発生までに非
常に長時間かかるか、あるいは、ある限られた試験時間
内では故障が発生しない場合が多い。このため、実使用
時に比べて厳しいストレスを加え、ＳＲＡＭの劣化を加
速することにより、実使用での寿命予測，故障率予測、
及び評価時間の短縮を目的として加速試験を行う。例え
ば、加速試験の１つとして、高温状態でＳＲＡＭを動作
させ、メモリセルに書き込みを行うことにより、メモリ
セルにストレスをかけ、不良を早く検出する方法があ
る。その際、従来のように構成されているＳＲＡＭで
は、一サイクルに各Ｉ／Ｏに対して１ビットしかストレ
スをかけることができない。
【００１２】
【発明が解決しようとする課題】従来の半導体記憶装置
（ＳＲＡＭ）は以上のように構成されており、１サイク
ルに各Ｉ／Ｏに対して１ビットずつしか動作させること
ができないので、加速試験においてＩ／Ｏ対と同じ数の
ビットにしかストレスをかけることができず、同時に複
数個のビットにストレスをかけることができないので、
不良を検出するまでの時間がかなりかかるという問題点
があった。
（ＳＲＡＭ）は以上のように構成されており、１サイク
ルに各Ｉ／Ｏに対して１ビットずつしか動作させること
ができないので、加速試験においてＩ／Ｏ対と同じ数の
ビットにしかストレスをかけることができず、同時に複
数個のビットにストレスをかけることができないので、
不良を検出するまでの時間がかなりかかるという問題点
があった。
【００１３】この発明は上記のような問題点を解消する
ためになされたもので、加速試験時に複数個のビットに
同時にストレスをかけることができる半導体記憶装置を
得ることを目的とする。
ためになされたもので、加速試験時に複数個のビットに
同時にストレスをかけることができる半導体記憶装置を
得ることを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、各対をなす上記ビット線の一方の負荷トラン
ジスタのゲートに共通に接続された第１の信号線と、他
方のビット線の負荷トランジスタのゲートに共通に接続
された第２の信号線とを有し、外部入力信号により上記
第１または第２の信号を選択的に活性化して上記対をな
すビット線の一方のみを電源電位に固定する電位設定手
段を備えたものである。
憶装置は、各対をなす上記ビット線の一方の負荷トラン
ジスタのゲートに共通に接続された第１の信号線と、他
方のビット線の負荷トランジスタのゲートに共通に接続
された第２の信号線とを有し、外部入力信号により上記
第１または第２の信号を選択的に活性化して上記対をな
すビット線の一方のみを電源電位に固定する電位設定手
段を備えたものである。
【００１５】また、各対をなす上記ビット線の一方の負
荷トランジスタのドレインに共通に接続された第１の信
号線と、他方のビット線の負荷トランジスタのドレイン
に共通に接続された第２の信号線とを有し、外部入力信
号により上記第１または第２の信号線を選択的に活性化
して上記対をなすビット線の電位を上記第１及び第２の
信号線の電位に応じて固定する電位設定手段を備えたも
のである。
荷トランジスタのドレインに共通に接続された第１の信
号線と、他方のビット線の負荷トランジスタのドレイン
に共通に接続された第２の信号線とを有し、外部入力信
号により上記第１または第２の信号線を選択的に活性化
して上記対をなすビット線の電位を上記第１及び第２の
信号線の電位に応じて固定する電位設定手段を備えたも
のである。
【００１６】
【作用】この発明においては、外部入力信号により、各
ビット線毎に設けられた負荷トランジスタを介して、各
対をなすビット線の一方のみの電位を共通の電位に固定
するようにしたから、加速試験時に複数個のビットに同
時にストレスをかけることができる。
ビット線毎に設けられた負荷トランジスタを介して、各
対をなすビット線の一方のみの電位を共通の電位に固定
するようにしたから、加速試験時に複数個のビットに同
時にストレスをかけることができる。
【００１７】
【実施例】図１は本発明の一実施例による半導体記憶装
置（ＳＲＡＭ）を示すブロック図であり、図４と同一符
号は同一または相当部分を示し、図において、５０は加
速試験モード制御入力であり、ビット線群１７とマルチ
プレクサ８に入力されている。図２は図１のメモリセル
周辺部を詳細に示したものであり、図５と同一符号は同
一または相当部分を示し、ここでも説明を簡単にするた
め、２行２列のメモリセルアレイ構成のものを示してい
る。図において、５１ａ，５１ｂはＮＡＮＤゲートであ
り、ＮＡＮＤゲート５１ａ，５１ｂには入力データに応
じた信号と加速試験モード制御入力５０が入力され、そ
の出力信号はビット線負荷トランジスタ２５ａ，２５
ｂ，２６ａ，２６ｂのゲートに入力される。
置（ＳＲＡＭ）を示すブロック図であり、図４と同一符
号は同一または相当部分を示し、図において、５０は加
速試験モード制御入力であり、ビット線群１７とマルチ
プレクサ８に入力されている。図２は図１のメモリセル
周辺部を詳細に示したものであり、図５と同一符号は同
一または相当部分を示し、ここでも説明を簡単にするた
め、２行２列のメモリセルアレイ構成のものを示してい
る。図において、５１ａ，５１ｂはＮＡＮＤゲートであ
り、ＮＡＮＤゲート５１ａ，５１ｂには入力データに応
じた信号と加速試験モード制御入力５０が入力され、そ
の出力信号はビット線負荷トランジスタ２５ａ，２５
ｂ，２６ａ，２６ｂのゲートに入力される。
【００１８】次に動作について説明する。まず、加速試
験モード制御入力５０が Low（非選択）レベルのとき、
ビット線の選択は、例えばメモリセル２４ａを選択する
とすれば、列アドレス入力４から選択すべきメモリセル
２４ａとそのメモリセル２４ａとが接続されたビット線
対２０ａ，２０ｂが位置する列に対応した列アドレス信
号が列デコーダ６を介して入力される。しかし加速試験
モード制御入力５０がLow（非選択）レベルであるた
め、ＮＡＮＤゲート５１ａ，５１ｂともに常時High（選
択）レベルとなり、ビット線負荷群１７を構成するトラ
ンジスタ２５ａ，２５ｂ，２６ａ，２６ｂのゲートには
電源電位ＶCCが加わるので、従来のＳＲＡＭと同様の動
作が行われる。
験モード制御入力５０が Low（非選択）レベルのとき、
ビット線の選択は、例えばメモリセル２４ａを選択する
とすれば、列アドレス入力４から選択すべきメモリセル
２４ａとそのメモリセル２４ａとが接続されたビット線
対２０ａ，２０ｂが位置する列に対応した列アドレス信
号が列デコーダ６を介して入力される。しかし加速試験
モード制御入力５０がLow（非選択）レベルであるた
め、ＮＡＮＤゲート５１ａ，５１ｂともに常時High（選
択）レベルとなり、ビット線負荷群１７を構成するトラ
ンジスタ２５ａ，２５ｂ，２６ａ，２６ｂのゲートには
電源電位ＶCCが加わるので、従来のＳＲＡＭと同様の動
作が行われる。
【００１９】次に、加速試験モード制御入力５０がHigh
（選択）レベルのとき、ＮＡＮＤゲート５１ａ，５１ｂ
にHigh（選択）レベルが入力されるため、外部からのデ
ータ入力を受けたＤＡＴＡ及び／ＤＡＴＡ信号のレベル
によって５１ａまたは５１ｂのどちらかの出力が Lowレ
ベルになる。それによって、ビット線負荷トランジスタ
２５ａと２６ａ、または２５ｂと２６ｂのどちらかがＯ
Ｎし、もう一方はＯＦＦする。すると、ビット線対２０
ａ，２１ａと２０ｂ，２１ｂのどちらか一方のビット線
がHighレベル、もう一方が Lowレベルとなり、行デコー
ダ３によって選択されたワード線２２または２３につな
がる１行分のメモリセル２４ｂ，２４ｂまたは２４ｃ，
２４ｄのデータが同時に同じデータになり、複数のメモ
リセルに同時に書き込みが行われることになる。
（選択）レベルのとき、ＮＡＮＤゲート５１ａ，５１ｂ
にHigh（選択）レベルが入力されるため、外部からのデ
ータ入力を受けたＤＡＴＡ及び／ＤＡＴＡ信号のレベル
によって５１ａまたは５１ｂのどちらかの出力が Lowレ
ベルになる。それによって、ビット線負荷トランジスタ
２５ａと２６ａ、または２５ｂと２６ｂのどちらかがＯ
Ｎし、もう一方はＯＦＦする。すると、ビット線対２０
ａ，２１ａと２０ｂ，２１ｂのどちらか一方のビット線
がHighレベル、もう一方が Lowレベルとなり、行デコー
ダ３によって選択されたワード線２２または２３につな
がる１行分のメモリセル２４ｂ，２４ｂまたは２４ｃ，
２４ｄのデータが同時に同じデータになり、複数のメモ
リセルに同時に書き込みが行われることになる。
【００２０】このように本実施例によれば、負荷トラン
ジスタ２５ａ，２６ａのゲートにＮＡＮＤゲート５１ｂ
を接続し、負荷トランジスタ２５ｂ，２６ｂのゲートに
ＮＡＮＤゲート５１ａを接続し、これらＮＡＮＤゲート
に外部データを入力するとともにバーインモード制御入
力５０を入力し、加速試験時にバーインモード制御入力
５０をHigh（選択）とすることで、ビット線対２５，２
６のそれぞれの対をなすビット線２５ａ，２６ａまたは
２５ｂ，２６ｂの電位のみを電源電位１８と接続するよ
うにしたから、行デコーダ３で選択されたワード線２２
（あるいは２３）に接続する１行分のメモリセル２４
ａ，２４ｂ（あるいは２４ｃ，２４ｄ）に同一のデータ
を一度に書き込みストレスを与えることができ、加速試
験時間を短縮することができるとともに、加速試験に要
する消費電流を低減することができる。
ジスタ２５ａ，２６ａのゲートにＮＡＮＤゲート５１ｂ
を接続し、負荷トランジスタ２５ｂ，２６ｂのゲートに
ＮＡＮＤゲート５１ａを接続し、これらＮＡＮＤゲート
に外部データを入力するとともにバーインモード制御入
力５０を入力し、加速試験時にバーインモード制御入力
５０をHigh（選択）とすることで、ビット線対２５，２
６のそれぞれの対をなすビット線２５ａ，２６ａまたは
２５ｂ，２６ｂの電位のみを電源電位１８と接続するよ
うにしたから、行デコーダ３で選択されたワード線２２
（あるいは２３）に接続する１行分のメモリセル２４
ａ，２４ｂ（あるいは２４ｃ，２４ｄ）に同一のデータ
を一度に書き込みストレスを与えることができ、加速試
験時間を短縮することができるとともに、加速試験に要
する消費電流を低減することができる。
【００２１】図３は本発明の第２の実施例による半導体
記憶装置のメモリセルアレイ周辺部の詳細な図を示した
ものであり、ＮＡＮＤゲート５１ａ，５１ｂの出力はビ
ット線負荷トランジスタ２５ａ，２５ｂ，２６ａ，２６
ｂのドレインに接続されており、負荷トランジスタ２５
ａ，２５ｂ，２６ａ，２６ｂのゲートには電源電位１８
が接続されている。
記憶装置のメモリセルアレイ周辺部の詳細な図を示した
ものであり、ＮＡＮＤゲート５１ａ，５１ｂの出力はビ
ット線負荷トランジスタ２５ａ，２５ｂ，２６ａ，２６
ｂのドレインに接続されており、負荷トランジスタ２５
ａ，２５ｂ，２６ａ，２６ｂのゲートには電源電位１８
が接続されている。
【００２２】次に動作について説明する。この実施例で
は、負荷トランジスタ２５ａ，２５ｂ，２６ａ，２６ｂ
の各ゲートは常時オンしており、バーインモード制御入
力５０が Lowレベル（非選択）であるときは、ＮＡＮＤ
ゲート５１ａ，５１ｂからはＨレベルが出力され各ビッ
ト線の電位は等しい。一方、バーインモード制御入力５
０がHigh（選択）レベルであるときは、外部データＤＡ
ＴＡ，／ＤＡＴＡによりＮＡＮＤゲート５１ａ，５１ｂ
のいずれかがＬレベルが出力され、該Ｌレベルが出力さ
れるＮＡＮＤゲートと接続されるビット線２５ａ，２６
ａあるいは２５ｂ，２６ｂの電位がＬレベルとなり、行
デコーダ３によって選択されたワード線２２または２３
につながる１行分のメモリセル２４ｂ，２４ｂまたは２
４ｃ，２４ｄのデータが同時に同じデータになり、上記
実施例と同様に複数のメモリセルに同時に書き込みが行
われることになる。
は、負荷トランジスタ２５ａ，２５ｂ，２６ａ，２６ｂ
の各ゲートは常時オンしており、バーインモード制御入
力５０が Lowレベル（非選択）であるときは、ＮＡＮＤ
ゲート５１ａ，５１ｂからはＨレベルが出力され各ビッ
ト線の電位は等しい。一方、バーインモード制御入力５
０がHigh（選択）レベルであるときは、外部データＤＡ
ＴＡ，／ＤＡＴＡによりＮＡＮＤゲート５１ａ，５１ｂ
のいずれかがＬレベルが出力され、該Ｌレベルが出力さ
れるＮＡＮＤゲートと接続されるビット線２５ａ，２６
ａあるいは２５ｂ，２６ｂの電位がＬレベルとなり、行
デコーダ３によって選択されたワード線２２または２３
につながる１行分のメモリセル２４ｂ，２４ｂまたは２
４ｃ，２４ｄのデータが同時に同じデータになり、上記
実施例と同様に複数のメモリセルに同時に書き込みが行
われることになる。
【００２３】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、外部入力信号により、各ビット線毎に
設けられた負荷トランジスタを介して、各対をなすビッ
ト線の一方のみの電位を共通の電位に固定するようにし
たから、加速試験時に複数個のビットに同時にストレス
をかけることができ、試験時間の短縮を図ることができ
るとともに、試験時に要する電流を低減し、消費電力の
削減を図ることができるという効果がある。
憶装置によれば、外部入力信号により、各ビット線毎に
設けられた負荷トランジスタを介して、各対をなすビッ
ト線の一方のみの電位を共通の電位に固定するようにし
たから、加速試験時に複数個のビットに同時にストレス
をかけることができ、試験時間の短縮を図ることができ
るとともに、試験時に要する電流を低減し、消費電力の
削減を図ることができるという効果がある。
【図１】この発明の一実施例による半導体記憶装置（Ｓ
ＲＡＭ）を示すブロック図。
ＲＡＭ）を示すブロック図。
【図２】この発明の一実施例による半導体記憶装置（Ｓ
ＲＡＭ）のメモリセルアレイ周辺部の詳細な構成を示す
図。
ＲＡＭ）のメモリセルアレイ周辺部の詳細な構成を示す
図。
【図３】この発明の第２の実施例による半導体記憶装置
（ＳＲＡＭ）のメモリセルアレイ周辺部の詳細な構成を
示す図。
（ＳＲＡＭ）のメモリセルアレイ周辺部の詳細な構成を
示す図。
【図４】従来の半導体記憶装置（ＳＲＡＭ）を示すブロ
ック図。
ック図。
【図５】従来の半導体記憶装置のメモリセルアレイ周辺
部の詳細な構成を示す図。
部の詳細な構成を示す図。
【図６】(a) は高抵抗負荷型ＮＭＯＳメモリセルを示す
図、(b) はＣＭＯＳ型メモリセルを示す図。
図、(b) はＣＭＯＳ型メモリセルを示す図。
【図７】従来の半導体記憶装置（ＳＲＡＭ）の動作タイ
ミング図。
ミング図。
１ 行アドレス入力 ２ 行アドレス・バッファ ３ 行デコーダ ４ 列アドレス入力 ５ 列アドレス・バッファ ６ 列デコーダ ７ メモリセルアレイ ８ マルチプレクサ ９ センスアンプ １０ 出力データ・バッファ １１ 読み出しデータ出力 １２ 書き込みデータ入力 １３ 入力データ・バッファ １４ チップ選択入力 １５ 読み出し／書き込み制御入力 １６ 読み出し／書き込み制御回路 １７ ビット線負荷群 ２０ａ ビット線 ２０ｂ ビット線 ２１ａ ビット線 ２１ｂ ビット線 ２２ ワード線 ２３ ワード線 ２４ａ メモリセル ２４ｂ メモリセル ２４ｃ メモリセル ２４ｄ メモリセル ２５ａ ビット線負荷 ２５ｂ ビット線負荷 ２６ａ ビット線負荷 ２６ｂ ビット線負荷 ２７ａ トランスファ・ゲート ２７ｂ トランスファ・ゲート ２８ａ トランスファ・ゲート ２８ｂ トランスファ・ゲート ２９ａ Ｉ／Ｏ線 ２９ｂ Ｉ／Ｏ線 ４１ａ Ｎチャネルのドライバ・トランジスタ ４１ｂ Ｎチャネルのドライバ・トランジスタ ４２ａ Ｎチャネルのアクセス・トランジスタ ４２ｂ Ｎチャネルのアクセス・トランジスタ ４３ａ 負荷抵抗 ４３ｂ 負荷抵抗 ４４ａ ＰＭＯＳトランジスタ ４４ｂ ＰＭＯＳトランジスタ ４５ａ 記憶ノード ４５ｂ 記憶ノード ５０ 加速試験モード制御入力 ５１ａ ＮＯＲゲート ５１ｂ ＮＯＲゲート ５２ａ インバータ ５２ｂ インバータ ５３ インバータ ５４ａ トランスファ・ゲート ５４ｂ トランスファ・ゲート ５５ａ トランスファ・ゲート ５５ｂ トランスファ・ゲート
Claims (2)
- 【請求項１】 ビット線とワード線との交点に配置され
たメモリセルを有するメモリセルアレイと、上記ビット
線と電源電位との間に設けられ、ビット線負荷となる負
荷トランジスタとを備えた半導体記憶装置において、 各対をなす上記ビット線の一方の負荷トランジスタのゲ
ートに共通に接続された第１の信号線と、他方のビット
線の負荷トランジスタのゲートに共通に接続された第２
の信号線とを有し、 外部入力信号により上記第１または第２の信号を選択的
に活性化して上記各対をなすビット線の一方のみを電源
電位に固定する電位設定手段を備えたことを特徴とする
半導体記憶装置。 - 【請求項２】 ビット線とワード線との交点に配置され
たメモリセルを有するメモリセルアレイと、上記ビット
線と電源電位との間に設けられ、ビット線負荷となる負
荷トランジスタとを備えた半導体記憶装置において、 各対をなす上記ビット線の一方の負荷トランジスタのド
レインに共通に接続された第１の信号線と、他方のビッ
ト線の負荷トランジスタのドレインに共通に接続された
第２の信号線とを有し、 外部入力信号により上記第１または第２の信号線を選択
的に活性化して上記各対をなすビット線の電位を上記第
１及び第２の信号線の電位に応じて固定する電位設定手
段を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313742A JPH05128899A (ja) | 1991-10-29 | 1991-10-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313742A JPH05128899A (ja) | 1991-10-29 | 1991-10-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128899A true JPH05128899A (ja) | 1993-05-25 |
Family
ID=18044985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3313742A Pending JPH05128899A (ja) | 1991-10-29 | 1991-10-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5896328A (en) * | 1997-09-10 | 1999-04-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing writing of desired data to a storage node of a defective memory cell |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312100A (ja) * | 1989-06-10 | 1991-01-21 | Samsung Electron Co Ltd | 記録素子のテスト機能を有するメモリ回路 |
| JPH0312900A (ja) * | 1989-06-10 | 1991-01-21 | Samsung Electron Co Ltd | Ｒａｍテスト用記録回路 |
-
1991
- 1991-10-29 JP JP3313742A patent/JPH05128899A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312100A (ja) * | 1989-06-10 | 1991-01-21 | Samsung Electron Co Ltd | 記録素子のテスト機能を有するメモリ回路 |
| JPH0312900A (ja) * | 1989-06-10 | 1991-01-21 | Samsung Electron Co Ltd | Ｒａｍテスト用記録回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5896328A (en) * | 1997-09-10 | 1999-04-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing writing of desired data to a storage node of a defective memory cell |
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