KR100594418B1 - 반도체 기억 장치 - Google Patents

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KR100594418B1
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츠요시 고다마
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 데이터 기록시의 커플링 용량에 의한 비트선 전위의 저하를 회복할 수 있는 반도체 기억 장치를 판독시의 부하를 증가시키지 않고, 공간 절약으로 제공하는 것을 목적으로 한다.
칼럼 선택 회로(102)는 선택 신호(도시하지 않음)에 따라 기록 데이터 버스선(103a, 103b) 또는 판독 데이터 버스선(104a, 104b)과 접속하는 비트선(BL, /BL)을 선택하여 접속시키고, 승압 회로부(108)는 데이터 기록시, 상보의 비트선(BL, /BL) 쌍 중 전위를 인하하는 비트선과는 반대의 비트선{예컨대, 비트선(/BL)}에 접속되는 판독 데이터 버스선{예컨대, 판독 데이터 버스선(104b)}을 기록 데이터, /기록 데이터를 바탕으로 선택하며, 선택한 판독 데이터 버스선의 전위를 인상한다. 이것에 의해, 비트선(BL, /BL) 사이에 생기는 커플링 용량에 의한 전위 레벨의 저하가 복구된다.

Description

반도체 기억 장치 {SEMICONDUCTOR MEMORY}
도 1은 제1 실시예의 반도체 기억 장치의 회로도.
도 2는 제1 실시예의 반도체 기억 장치의 칼럼 선택 회로를 주로 도시한 회로도.
도 3은 칼럼 선택 회로의 다른 예를 도시한 회로도.
도 4는 제2 실시예의 반도체 기억 장치의 회로도.
도 5는 SRAM의 메모리 셀의 일례의 회로도.
도 6은 종래의 SRAM의 기록 동작시의 전위 레벨을 도시한 도면으로서. (A)는 워드선과 상보의 비트선 전위 레벨, (B)는 워드선과 도 5의 노드 c, 노드 cx의 전위 레벨을 도시한 도면.
도 7은 종래의 반도체 기억 장치의 회로도.
도 8은 종래의 또 하나의 반도체 기억 장치의 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
100 : 반도체 기억 장치
101 : 메모리 셀
102 : 칼럼 선택 회로
102a, 102c, 107c, 107d : NMOS
102b, 102d, 105a, 105b, 105c, 107a, 107b, 108a, 108b : PMOS
103a, 103b : 기록 데이터 버스선
104a, 104b : 판독 데이터 버스선
105 : 프리차지 회로
106 : 센스 증폭기
107 : 기록 증폭기
107e, 107f, 107g, 107h : 인버터
108 : 승압 회로부
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 행 및 열 방향으로 매트릭스형태로 배열되고, 상보의 비트선 사이에 접속된 복수의 메모리 셀을 가진 반도체 기억 장치에 관한 것이다.
도 5는 SRAM(Static Random Access Memory)의 메모리 셀의 일례의 회로도이다.
SRAM의 메모리 셀(700)은 상보의 비트선(BL, /BL) 사이에 한쪽 입출력 단자를 접속한 n채널형 MOS(Metal-Oxide-Semiconductor) 전계 효과 트랜지스터(이하 NMOS라고 함; 701, 702)와, NMOS(701)의 다른 쪽 입출력 단자를 입력 단자에 접속하고, NMOS(702)의 다른 쪽 입출력 단자를 출력 단자에 접속한 인버터(703)와, NMOS(702)의 다른 쪽 입출력 단자를 입력 단자에 접속하고, NMOS(701)의 다른 쪽 입출력 단자를 출력 단자에 접속한 인버터(704)로 이루어진다. 또한, NMOS(701, 702)의 게이트에는 공통의 워드선(WL)이 접속되어 있다.
도 6은 종래의 SRAM의 기록 동작시의 전위 레벨을 도시한 도면으로서, (A)는 워드선과 상보의 비트선 전위 레벨, (B)는 워드선과 도 5의 노드 c, 노드 cx의 전위 레벨을 도시하고 있다.
SRAM 등의 기록 동작의 경우, 통상, 상보의 비트선(BL, /BL)의 한쪽 전위, 예컨대, 도 6(A)과 같이 비트선 BL의 전위(Vb1)를 전원 전압(VDD) 레벨로부터 접지 전위(VSS)로 저하시키고, 다른 한쪽 비트선(/BL)의 전위(Vb2)를 VDD로 유지하여, 비트선(BL, /BL) 사이에 큰 전위차를 생기게 한다. 이에 따라, 상기 비트선(BL, /BL)에 접속되어 워드선(WL)이 활성화하고 있는{전위(Vw)가 VDD 레벨로 인상된} 메모리 셀에 대하여, 도 6(B)과 같이 노드 c, 노드 cx의 전위 Vc, Vcx를 반전시킴으로써 데이터를 기록한다.
그러나, 이 때, 상보의 비트선(BL, /BL) 사이의 커플링 용량(705) 등에 의해, 비트선(BL)의 전위(Vb1)의 VDD에서 VSS 레벨의 전압 변화에 따라 VDD 레벨로 유지해야 하는 비트선(/BL)측의 전위(Vb2)가 저하하게 되는 경우가 있다. 비트선(/BL)의 전위(Vb2)가 저하하여, 상보의 비트선 사이의 전위차가 충분히 얻어지지 않으면, 메모리 셀 데이터의 반전이 지연되거나, 최악의 경우는 기록 동작 불량이 되는 문제가 있었다.
이 문제를 해결하기 위해서, 종래, 이하에 도시한 바와 같은 반도체 기억 장 치가 알려져 있다. 도 7은 종래의 반도체 기억 장치의 회로도이다.
반도체 기억 장치(800)는 행 및 열 방향으로 매트릭스형태로 배열되어 상보의 비트선(BL, /BL) 사이에 접속된 복수의 메모리 셀(801), 칼럼 선택 회로(802), 데이터 버스선(803a, 803b), 프리차지 회로(804), 센스 증폭기(805) 및 기록 증폭기(806)를 갖는다. 또, 이 도면에서는, 메모리 셀(801)에 접속되는 워드선(WL)의 도시를 생략하고 있다.
칼럼 선택 회로(802)는 칼럼 선택 신호(도시하지 않음)에 따라 데이터 버스선(803a)을 상보 비트선의 한쪽 비트선(BL)에 접속하는 NMOS(802a), p채널형 MOS 전계 효과 트랜지스터(이하 PMOS라고 함; 802b)와, 데이터 버스선(803b)을 다른 쪽 비트선(/BL)에 접속하는 PMOS(802c), NMOS(802d)를 갖는다.
프리차지 회로(804)는 PMOS(804a, 804b, 804c)를 포함하고, 프리차지 회로(804)는 게이트에 입력되는 프리차지/이퀄라이즈 제어 신호에 따라 데이터 버스선(803a, 803b)을 모두 VDD 레벨로 프리차지하고, 데이터 버스선(803a, 803b)을 동전위로 한다.
센스 증폭기(805)는 판독 동작시, 데이터 버스선(803a, 803b)의 전위차를 검출하여 이것을 증폭시킴으로써, 선택된 메모리 셀(801)에 기억되어 있는 데이터를 판독한다.
기록 증폭기(806)는 PMOS(806a, 806b), NMOS(806c, 806d), 인버터(806e, 806f, 806g, 806h)로 이루어지고, 상보의 기록 데이터(기록 데이터, /기록 데이터)의 입력에 의해 데이터 버스선(803a, 803b)을 VDD 레벨 또는 VSS 레벨로 하여 메모 리 셀(801)에 데이터를 기록한다.
이러한 반도체 기억 장치(800)에서는 비트선(BL)과 데이터 버스선(803a)은 NMOS(802a), PMOS(802b)의 양자가 턴 온될때 접속되고, 비트선(/BL)과 데이터 버스선(803b)은 PMOS(802c), NMOS(802d)의 양자가 턴 온될때 접속된다. 그 때문에, 예컨대, 한쪽 데이터 버스선(803a)의 전위를 인하하는 동시에, 다른 한쪽 데이터 버스선(803b)의 전위를 VDD 레벨로 끌어올림으로써, PMOS(802c)를 통해 커플링에 의해 저하하는 비트선(/BL)의 전위 레벨을 회복할 수 있게 된다.
그러나, 도 7과 같은 종래의 반도체 기억 장치(800)에서는, 칼럼 선택 회로(802)는 도시하지 않은 칼럼 선택 신호에 따라 NMOS(802a)와 PMOS(802b)의 양방을 턴 온함으로써 비트선(BL)과 데이터 버스선(803a)을 접속하여, PMOS(802c)와 NMOS(802d)의 양방을 턴 온 하는 것으로, 비트선(/BL)과 데이터 버스선(803b)을 접속하고 있다. 그 때문에, 데이터 버스선(803a, 803b)에 접속되는 트랜지스터의 수가 증가하고, 또한 기록 증폭기(806)도 접속되기 때문에 큰 부하가 된다. 이것은 메모리 셀(801)로부터 데이터를 판독할 때에, 비트선(BL, /BL), 데이터 버스선(803a, 803b)을 구동하는데 큰 방해가 되는 문제가 있다. 또한, 센스 증폭기(805)의 동작 속도의 저하로 이어지는 경우도 있다. 그 결과, 판독 동작의 문제점을 야기시키거나 판독 동작의 안정성을 구하기 위해 동작 속도의 저하를 초래하게 된다.
그래서 또한, 이하와 같은 판독용과 기록용 데이터 버스선을 따로따로 설치한 반도체 기억 장치가 알려져 있다.
도 8은 종래의 다른 하나의 반도체 기억 장치의 회로도이다.
반도체 기억 장치(900)는 행 및 열 방향으로 어레이형으로 배열되어 상보의 비트선(BL, /BL) 사이에 접속된 복수의 메모리 셀(901), 비트선 승압 회로부(902), 칼럼 선택 회로(903), 기록 데이터 버스선(904a, 904b), 판독 데이터 버스선(905a, 905b), 프리차지 회로(906), 센스 증폭기(907) 및 기록 증폭기(908)를 포함한다.
비트선 승압 회로부(902)는 한쪽 입출력 단자를 비트선(BL)에 접속하고, 게이트에 비트선(/BL)을 접속하며, 다른 쪽 입출력 단자에 VDD 단자를 접속한 PMOS(902a)와, 한쪽 입출력 단자를 비트선(/BL)에 접속하고, 게이트에 비트선(BL)을 접속하며, 다른 쪽 입출력 단자에 VDD 단자를 접속한 PMOS(902b)로 이루어진다.
칼럼 선택 회로(903)는 게이트에 입력되는 칼럼 선택 신호(도시하지 않음)에 따라 기록 데이터 버스선(904a)을 상보의 비트선 쌍의 한쪽 비트선(BL)에 접속하는 NMOS(903a)와, 판독 데이터 버스선(905a)을 비트선(BL)에 접속하는 PMOS(903b)와, 기록 데이터 버스선(904b)을 비트선(/BL)에 접속하는 NMOS(903c)와, 판독 데이터 버스선(905b)을 비트선(/BL)에 접속하는 PMOS(903d)를 포함한다.
프리차지 회로(906)는 PMOS(906a, 906b, 906c)로 이루어지고, 게이트에 입력되는 프리차지/이퀄라이즈 제어 신호에 따라 판독 데이터 버스선(905a, 905b)을 모두 VDD 레벨로 프리차지하고, 좌우 데이터 버스선(905a, 905b)을 동전위로 한다.
센스 증폭기(907)는 판독 동작시, 판독 데이터 버스선(905a, 905b)의 전위차를 검출하여 이것을 증폭시킴으로써, 선택된 메모리 셀(901)에 기억되어 있는 데이터를 판독한다.
기록 증폭기(908)는 도 7의 기록 증폭기(806)와 동일한 구성으로서, 기록 데 이터, /기록 데이터의 입력에 의해 기록 데이터 버스선(904a, 904b)을 VDD 레벨 또는 VSS 레벨로 하여 메모리 셀(901)에 데이터를 기록한다.
이러한 반도체 기억 장치(900)에서는, 비트선(BL, /BL)과 기록 데이터 버스선(904a, 904b)이 NMOS(903a, 903c)만을 통해 접속되어 있기 때문에, 비트선 쌍 중 한쪽을 인하하는 동작에는 문제없지만, 도 6에서 도시한 바와 같이 커플링 용량에 의해 강하한 비트선(BL, /BL)의 전위 레벨을 도 7의 반도체 기억 장치(800)와 같이 VDD 레벨까지 회복할 수 없다. 그래서, 상보의 비트선 쌍인 비트선(BL, /BL) 사이에 PMOS(902a, 902b)를 설치함으로써, 예컨대 비트선(BL)의 전위 레벨을 VSS 레벨로 하강했을 때에, 다른 쪽 비트선(/BL)에 접속된 PMOS(902b)가 턴 온됨으로써, 비트선(/BL)을 VDD 레벨까지 회복하는 것을 가능하게 하고 있다. 또한, 판독용과 기록용 데이터 버스선을 따로따로 설치함으로써, 데이터 버스선의 부하 증가를 방지하고 있다.
또한, 종래, 기록 동작시에, 커플링 용량의 영향에 의해 선택된 비트선에 인접하는 비선택의 비트선 메모리 셀의 데이터가 파괴되는 것을 방지하는 기술이 있었다. 예컨대, 특허문헌 1에서는, 기록 동작 전에 비트선을 프리차지한 후, 기록 프리차지 신호를 입력하여 상보 비트선의 양방을 소정 기간 고전압으로 변화시키는 기록 프리차지 회로를 비트선마다 접속한 반도체 기억 장치가 개시되어 있다.
[특허문헌 1] 일본 특허 공개 평성 제10-112185호 공보(단락 번호 [0044]∼[0049], 도 1, 도 4)
그러나, 도 8에서 도시한 바와 같은 종래의 반도체 기억 장치(900)에서는, 기록시에 커플링 용량에 의해 저하된 전위를 회복하기 위해서 설치된 PMOS(902a, 902b)는 비트선마다 설치할 필요가 있다. 그 때문에, 소자 면적이 증대하는 문제가 있었다.
또한, 예컨대 특허문헌 1에서 개시되어 있는 종래의 반도체 기억 장치에서도 비트선마다 상보 비트선의 양방을 소정 기간 고전압으로 변화시키는 기록 프리차지 회로를 접속하고 있기 때문에, 소자 면적의 증대가 문제이다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 데이터 기록 시의 커플링 용량에 의한 비트선 전위의 저하를 회복할 수 있는 반도체 기억 장치를 판독시의 부하를 증가시키는 일없이 공간 절약으로 제공하는 것을 목적으로 한다.
본 발명에서는 상기 문제를 해결하기 위해서, 도 1에서 도시한 바와 같이, 행 및 열 방향으로 매트릭스형태로 배열되고, 상보의 비트선(BL, /BL) 사이에 접속된 복수의 메모리 셀(101)을 가진 반도체 기억 장치(100)에 있어서, 선택 신호(도시하지 않음)에 따라 기록 데이터 버스선(103a, 103b) 또는 판독 데이터 버스선(104a, 104b)과 접속하는 비트선(BL, /BL)을 선택하여 접속시키는 선택 회로(도 1에서는 칼럼 선택 회로(102)에 해당함)와, 데이터 기록시, 상보의 비트선(BL, /BL) 쌍 중 전위를 인하하는 비트선{예컨대 비트선(BL)}과는 반대의 비트선{예컨대, 비트선(/BL)}에 접속되는 판독 데이터 버스선{예컨대, 판독 데이터 버스선(104b)}을 기록 데이터(기록 데이터, /기록 데이터)를 바탕으로 선택하며, 선택한 판독 데이 터 버스선{예컨대, 판독 데이터 버스선(104b)}의 전위를 인상하는 승압 회로부(108)를 갖는 것을 특징으로 하는 반도체 기억 장치(100)가 제공된다.
상기한 구성에 따르면, 선택 회로{칼럼 선택 회로(102)}는 선택 신호(도시하지 않음)에 따라 기록 데이터 버스선(103a, 103b) 또는 판독 데이터 버스선(104a, 104b)과 접속하는 비트선(BL, /BL)을 선택하여 접속시키고, 승압 회로부(108)는 데이터 기록시, 상보의 비트선(BL, /BL) 쌍 중 전위를 인하하는 비트선{예컨대 비트선(BL)}과는 반대의 비트선{예컨대, 비트선(/BL)}에 접속되는 판독 데이터 버스선{예컨대, 판독 데이터 버스선(104b)}을 기록 데이터(기록 데이터, /기록 데이터)를 바탕으로 선택하며, 선택한 판독 데이터 버스선{예컨대, 판독 데이터 버스선(104b)}의 전위를 인상한다. 이것에 의해, 비트선(BL, /BL) 사이에 생기는 커플링 용량에 의한 전위 레벨의 저하가 회복된다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 도 1은 제1 실시예의 반도체 기억 장치의 회로도이다.
제1 실시예의 반도체 기억 장치(100)는 복수의 행 및 열 방향으로 매트릭스형태로 배열되어 상보의 비트선(BL, /BL) 사이에 접속된 복수의 메모리 셀(101), 칼럼 선택 회로(102), 기록 데이터 버스선(103a, 103b), 판독 데이터 버스선(104a, 104b), 프리차지 회로(105), 센스 증폭기(106), 기록 증폭기(107) 및 승압 회로부(108)를 갖는다. 또, 이 도면에서는, 메모리 셀(101)에 접속되는 워드선(WL)의 도시를 생략하고 있다(도 5 참조).
칼럼 선택 회로(102)는 칼럼 선택 신호에 따라 기록 데이터 버스선(103a, 103b) 또는 판독 데이터 버스선(104a, 104b)과 접속하는 비트선(BL, /BL)을 선택하여 접속시킨다. 칼럼 선택 회로(102)는 기록 데이터 버스선(103a)을 상보의 비트선 쌍의 한쪽 비트선(BL)에 접속하는 NMOS(102a)와, 판독 데이터 버스선(104a)을 비트선(BL)에 접속하는 PMOS(102b)와, 기록 데이터 버스선(103b)을 비트선(/BL)에 접속하는 NMOS(102c)와, 판독 데이터 버스선(104b)을 비트선(/BL)에 접속하는 PMOS(102d)를 갖는다.
프리차지 회로(105)는 PMOS(105a, 105b, 105c)로 이루어지고, 게이트에 입력되는 프리차지/이퀄라이즈 제어 신호(도시하지 않음)에 따라 판독 데이터 버스선(104a, 104b)을 모두 VDD 레벨로 프리차지하고, 상기 판독 데이터 버스선(104a, 104b)을 동전위로 한다. 구체적으로는, 판독이나 기록 동작 전에, 로우 레벨의 프리차지/이퀄라이즈 제어 신호가 입력되고, PMOS(105a, 105b, 105c)가 턴 온되며, 판독 데이터 버스선(104a, 104b)이 프리차지된다. 판독이나 기록 동작이 한창일 때에는 프리차지/이퀄라이즈 제어 신호는 하이 레벨이 되고, PMOS(105a, 105b, 105c)는 턴 오프된다.
센스 증폭기(106)는 판독 동작시, 판독 데이터 버스선(104a, 104b)의 전위차를 검출하여 이것을 증폭시킴으로써, 선택된 메모리 셀(101)에 기억되어 있는 데이터를 판독한다.
기록 증폭기(107)는 PMOS(107a, 107b), NMOS(107c, 107d), 인버터(107e, 107f, 107g, 107h)로 이루어지고, 기록 데이터, /기록 데이터의 입력에 의해 기록 데이터 버스선(103a, 103b)을 VDD 레벨 또는 VSS 레벨로 하여 메모리 셀(101)에 데 이터를 기록한다. 또, 기록 동작시 이외에는 기록 데이터, /기록 데이터는 모두 "1"(하이 레벨)로 한다.
승압 회로부(108)는 2개의 PMOS(108a, 108b)를 포함하는 PMOS(108a)의 한쪽 입출력 단자는 판독 데이터 버스선(104a)에 접속되고, 다른 쪽 입출력 단자에는 VDD 단자가 접속된다. 또한, 게이트에는 기록 데이터와 상보 관계에 있는 /기록 데이터가 입력된다. PMOS(108b)의 한쪽 입출력 단자는 판독 데이터 버스선(104b)에 접속되고, 다른 쪽 입출력 단자에는 VDD 단자가 접속된다. 또한, 게이트에는 기록 데이터가 입력된다. 또, 도면 중의 점선으로 도시한 바와 같이, PMOS(108a)의 게이트에는 기록 증폭기(107)의 한쪽 출력을, PMOS(108b)의 게이트에는 기록 증폭기(107)의 다른 쪽 출력을 입력하도록 하여도 좋다.
여기서, 칼럼 선택 회로(102)를 상세하게 설명한다.
도 2는 제1 실시예의 반도체 기억 장치의 칼럼 선택 회로를 주로 도시한 회로도이다.
칼럼 선택 회로(102)는 전술한 PMOS(102b, 102d)의 게이트에 칼럼 선택 신호의 출력 레벨을 반전하여 입력하는 인버터(102e)와, 전술한 NMOS(102a, 102c)의 게이트에 인버터(102e)의 출력과 기록 제어 신호와의 NOR 논리 연산 결과를 입력하는 NOR 회로(102f)를 갖는다. 칼럼 선택 신호는 비트선 쌍마다 입력되고, 칼럼 선택 신호가 하이 레벨이 된 비트선 쌍이 선택된다. 또한, 기록 제어 신호는 기록 동작시에 로우 레벨이 되고, 그 이외일 때에는 하이 레벨로 유지되어 있는 신호이다.
어떤 비트선(BL, /BL)을 선택하기 위한 칼럼 선택 신호가 하이 레벨이 되면, 칼럼 선택 신호로 선택된 비트선(BL, /BL)에 접속된 PMOS(102b, 102d)가 턴 온되고, 비트선(BL, /BL)은 판독 데이터 버스선(104a, 104b)과 접속된다. 이 때, 기록 제어 신호가 하이 레벨일 때에는 NOR 회로(102f)의 출력은 로우 레벨이며, NMOS(102a, 102c)는 턴 오프되어, 판독 동작이 행해진다. 또한, 칼럼 선택 신호는 하이 레벨이고, 또한 기록 제어 신호가 로우 레벨일 때에는 NOR 회로(102f)의 출력은 하이 레벨이 되고, NMOS(102a, 102c)가 턴 온되며, 비트선(BL, /BL)은 기록 데이터 버스선(103a, 103b)과 접속하여, 기록 동작이 행해진다.
또, 칼럼 선택 회로(102)로서, 다음과 같은 회로를 이용하여도 좋다. 이하에 나타내는 칼럼 선택 회로(110)는 기록 증폭기의 기능을 겸비한다.
도 3은 칼럼 선택 회로의 다른 예를 도시한 회로도이다.
칼럼 선택 회로(110)는 전술한 PMOS(102b, 102d)의 게이트에 칼럼 선택 신호의 출력 레벨을 반전하여 입력하는 인버터(111)와, 전술한 NMOS(102a)의 게이트에 인버터(111)의 출력과 기록 데이터와의 NOR 논리 연산의 결과를 입력하는 NOR 회로(112)와, 전술한 NMOS(102c)의 게이트에 인버터(111)의 출력과 /기록 데이터와의 NOR 논리 연산의 결과를 입력하는 NOR 회로(113)를 갖는다. 또, 비트선(BL, /BL)에 접속된 NMOS(102a, 102c)의 다른 쪽 입출력 단자는 VSS 단자에 접속되어 있다. 또한, 칼럼 선택 신호는 비트선 쌍마다 입력되며, 칼럼 선택 신호가 하이 레벨이 된 비트선 쌍이 선택된다.
어떤 비트선(BL, /BL)을 선택하기 위한 칼럼 선택 신호가 하이 레벨이 되면, 칼럼 선택 신호로 선택된 비트선(BL, /BL)에 접속된 PMOS(102b, 102d)가 턴 온되 고, 비트선(BL, /BL)은 판독 데이터 버스선(104a, 104b)과 접속된다. 이 때, 기록 데이터, /기록 데이터가 모두 "1"일 때에는 NOR 회로(112, 113)의 출력은 로우 레벨이고, NMOS(102a, 102c)는 턴 오프되며, 판독 동작이 행해진다. 또한, 칼럼 선택 신호는 하이 레벨이고, 또한 기록 데이터가 "0", /기록 데이터가 "1"일 때에는 NOR 회로(112)의 출력은 하이 레벨이 되고, NMOS(102a)가 턴 온되며, 비트선(BL)은 VSS 레벨이 된다. 한편 기록 데이터가 "1", /기록 데이터가 "0"일 때, NMOS(102c)가 턴 온되고, 비트선(/BL)이 VSS 레벨이 된다. 이와 같이, 칼럼 선택 회로(110)는 기록 증폭기의 기능을 갖고 있다.
이하, 도 2의 칼럼 선택 회로(102)를 이용한 경우에 대해서 반도체 기억 장치(100)의 동작을 설명하지만, 도 3의 칼럼 선택 회로(110)를 이용한 경우에도 동일하다.
판독 동작 및 기록 동작 전에는, 우선, 프리차지 회로(105)에 의해 판독 데이터 버스선(104a, 104b)이 프리차지된다. 그리고 칼럼 선택 회로(102)에 의해 비트선(BL, /BL)이 판독 데이터 버스선(104a, 104b)과 각각 접속됨으로써, 비트선(BL, /BL)도 프리차지된다.
판독 동작시에, 도시하지 않은 워드선이 1개 선택(활성화)된다. 또한, 칼럼 선택 회로(102)에 있어서, 칼럼 선택 신호에 의해 복수의 비트선 쌍 중 한 쌍의 비트선(BL, /BL)에 접속된 PMOS(102b, 102d)를 턴 온함으로써, 한 쌍의 비트선(BL, /BL)이 선택되어 판독 데이터 버스선(104a, 104b)에 접속된다. 이에 따라, 활성화된 워드선에 접속되고, 선택된 비트선 쌍에 접속된 메모리 셀(101)의 데이터가 센 스 증폭기(106)에 의해 판독된다. 또, 이 때 기록 제어 신호는 하이 레벨로 되어 있기 때문에, NMOS(102a, 102c)는 턴 오프되어 있다.
이 판독 동작시에는 칼럼 선택 회로(102)의 PMOS(102b, 102d)만을 도통시키고 있기 때문에, 센스 증폭기(106) 및 선택된 비트선(BL, /BL)에 접속하는 용량이 경감되고, 고속의 판독 동작을 행할 수 있다.
한편, 기록 동작의 경우, 도시하지 않은 워드선이 1개 선택(활성화)된다. 또한, 칼럼 선택 회로(102)에 있어서, 칼럼 선택 신호가 하이 레벨, 기록 제어 신호가 로우 레벨이 되고, 복수의 비트선 쌍 중 한 쌍의 비트선(BL, /BL)에 접속된 NMOS102a, 102c), PMOS(102b, 102d)가 턴 온됨으로써, 한 쌍의 비트선(BL, /BL)이 선택되어, 기록 데이터 버스선(103a, 103b) 및 판독 데이터 버스선(104a, 104b)에 접속된다. 이에 따라, 활성화된 워드선 및 선택된 한 쌍의 비트선(BL, /BL)에 접속된 메모리 셀(101)이 선택된다.
여기서, 예컨대, 기록 데이터가 "0", /기록 데이터가 "1"일 때, 기록 데이터 버스선(103a)의 전위가 VSS 레벨로 인하되고, 이것에 접속되는 비트선(BL)도 프리차지 레벨로부터 VSS 레벨로 인하된다. 기록 데이터 버스선(103b)의 전위는 VDD 레벨이 되고, 이것에 접속되는 비트선(/BL)도 VDD 레벨이 된다. 이 때, 종래의 반도체 기억 장치에서는, 비트선(BL, /BL) 사이의 커플링 용량에 의해 비트선(BL)의 전위의 변화에 따라, VDD 레벨로 유지하고 있지 않으면 안되는 비트선(/BL)의 전위가 저하하게 된다.
그러나, 제1 실시예의 반도체 기억 장치(100)에서는, 승압 회로부(108)에 의 해 비트선(/BL)의 전위를 회복한다. 즉, 상기한 바와 같이 기록 데이터가 "0", /기록 데이터가 "1"일 때, 승압 회로부(108)의 PMOS(108a)가 턴 오프, PMOS(108b)가 턴 온되기 때문에, PMOS(108b)에 접속된 판독 데이터 버스선(104b)이 VDD 레벨이 된다. 이 판독 데이터 버스선(104b)은 칼럼 선택 회로(102)의 PMOS(102d)에 의해 비트선(/BL)에 접속되기 때문에, 비트선(/BL)의 전위를 VDD 레벨로 회복할 수 있다. 또한, 기록 데이터가 "1", /기록 데이터가 "O"일 때에는 비트선(/BL)의 전위를 VSS 레벨로 인하하고, 비트선(BL)의 전위를 VDD로 유지해야 하지만, 승압 회로부(108)에 있어서, PMOS(108a)가 턴 온됨으로써, 판독 데이터 버스선(104a)을 VDD 레벨로 하기 때문에, 비트선(BL)의 전위를 VDD 레벨로 회복할 수 있다.
이와 같이, 승압 회로부(108)는 메모리 셀(101)로의 데이터 기록시, 상보의 비트선(BL, /BL) 쌍 중 전위를 인하하는 비트선{예컨대 비트선(BL)}과는 반대의 비트선{예컨대 비트선(/BL)}에 접속되는 판독 데이터 버스선{예컨대, 판독 데이터 버스선(104b)}을 기록 데이터(기록 데이터, /기록 데이터)를 바탕으로 선택하고, 선택한 판독 데이터 버스선(104b)의 전위를 인상할 수 있다. 또한, 이 승압 회로부(108)는 비트선마다 설치할 필요가 없고, 판독 데이터 버스선에 접속할 수 있는 어느 적당한 장소에 레이아웃할 수 있기 때문에, 공간 절약화가 가능해진다.
다음에 본 발명의 제2 실시예의 반도체 기억 장치를 설명한다. 도 4는 제2 실시예의 반도체 기억 장치의 회로도이다.
제2 실시예의 반도체 기억 장치(100a)에서는, 제1 실시예의 반도체 기억 장치(100)의 승압 회로부(108)의 기능을 프리차지 회로(120)로 실현시키고 있다. 그 밖의 구성 요소에 대해서는 동일하기 때문에, 동일 부호로 하고 있다. 또한, 칼럼 선택 회로(102)는 도 2와 같은 회로 구성, 또는, 기록 증폭기(107)의 기능을 겸비하는 도 3과 같은 회로 구성의 것을 이용하여도 좋다.
제2 실시예의 반도체 기억 장치(100a)에서, 프리차지 회로(120)는 제1 실시예의 반도체 기억 장치(100a)의 PMOS(105a, 105b, 105c)로 이루어진 회로에 2개의 NAND 회로(121, 122)를 추가한 회로 구성으로 되어 있다. 여기서, NAND 회로(121)의 한쪽 입력 단자에는 기록 데이터가 입력되고, 다른 쪽 입력 단자에는 프리차지/이퀄라이즈 제어 신호가 입력된다. 그리고, NAND 회로(121)의 출력은 PMOS(105a)의 게이트에 입력된다. 또한, NAND 회로(122)의 한쪽 입력 단자에는 /기록 데이터가 입력되고, 다른 쪽 입력 단자에는,프리차지/이퀄라이즈 제어 신호가 입력된다. 그리고, NAND 회로(122)의 출력은 PMOS(105b)의 게이트에 입력된다.
이 프리차지 회로(120)에서, 프리차지/이퀄라이즈 제어 신호가 로우 레벨일 때에는 제1 실시예의 프리차지 회로(105)와 마찬가지로, 판독 데이터 버스선(104a, 104b)을 모두 VDD 레벨로 프리차지하고, 좌우의 판독 데이터 버스선(104a, 104b)을 동전위로 한다.
한편, 프리차지/이퀄라이즈 제어 신호가 하이 레벨일 경우에는, 기록 데이터에 따라 판독 데이터 버스선(104a, 104b)의 한쪽을 VDD 레벨로 한다. 구체적으로는, 기록 데이터가 "0", /기록 데이터가 "1"인 경우에는, PMOS(105a)가 턴 오프, PMOS(105b)가 턴 온되고, 판독 데이터 버스선(104b)이 VDD 레벨이 되며, 기록 데이터가 "1", /기록 데이터가 "0"인 경우에는, PMOS(105a)가 턴 온, PMOS(105b)가 턴 오프되며, 판독 데이터 버스선(104a)이 VDD 레벨이 된다.
이와 같이, 제2 실시예의 반도체 기억 장치(100a)의 프리차지 회로(120)에서는, 메모리 셀(101)로의 데이터 기록시, 상보의 비트선(BL, /BL) 쌍 중 전위를 인하하는 비트선{예컨대 비트선(BL)}과는 반대의 비트선{예컨대 비트선(/BL)}에 접속되는 판독 데이터 버스선{예컨대, 판독 데이터 버스선(104b)}을 기록 데이터(기록 데이터, /기록 데이터)를 바탕으로 선택하고, 선택한 판독 데이터 버스선(104b)의 전위를 인상할 수 있다. 또한, 이 프리차지 회로(120)는 비트선마다 설치할 필요가 없고, 판독 데이터 버스선(104a, 104b)에 접속할 수 있는 어느 적당한 장소에 레이아웃할 수 있기 때문에, 제1 실시예의 반도체 기억 장치(100)와 마찬가지로 공간 절약화가 가능해진다.
또한, 제2 실시예의 반도체 기억 장치(100a)에서는 판독 데이터 버스선(104a, 104b)에 제1 실시예의 반도체 기억 장치(100)와 같이 새롭게 PMOS(108a, 108b)를 접속할 필요가 없기 때문에, 판독 데이터 버스선(104a, 104b)의 용량을 증가시키는 일없이, 판독 속도를 더욱 향상시킬 수 있다.
본 발명의 반도체 기억 장치에서는, 데이터 기록시, 상보의 비트선 쌍 중 전위를 인하하는 비트선과는 반대의 비트선에 접속되는 판독 데이터 버스선을 기록 데이터를 바탕으로 선택하고, 선택한 판독 데이터 버스선의 전위를 인상하는 승압 회로부를 설치하였기 때문에, 비트선 사이에 생기는 커플링 용량에 의한 전위 레벨의 저하를 회복할 수 있다. 또한, 이 승압 회로부는 비트선마다 설치할 필요가 없으며, 판독 데이터 버스선에 접속할 수 있는 어느 적당한 장소에 설치할 수 있기 때문에, 공간 절약화가 가능해진다.

Claims (6)

  1. 행 및 열 방향으로 매트릭스형태로 배열되고, 상보의 비트선 사이에 접속된 복수의 메모리 셀을 가진 반도체 기억 장치에 있어서,
    선택 신호에 따라 상기 비트선을 선택하여 기록 데이터 버스선 또는 판독 데이터 버스선과 접속하는 선택 회로와,
    데이터 기록시, 상보의 상기 비트선 쌍 중 전위를 인하하는 상기 비트선과는 반대의 상기 비트선에 접속되는 상기 판독 데이터 버스선을, 기록 데이터를 바탕으로 선택하며, 선택한 상기 판독 데이터 버스선의 전위를 인상하는 승압 회로부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 승압 회로부는 2개의 전계 효과 트랜지스터를 포함하며,
    상기 전계 효과 트랜지스터는 상기 데이터 기록시에, 각각의 게이트에 입력되는 서로 상보의 상기 기록 데이터에 따라, 상보의 상기 비트선 쌍 중 전위를 인하하는 상기 비트선과는 반대의 상기 비트선에 접속되는 상기 판독 데이터 버스선을 전원 전압 단자에 접속하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 선택 회로는, 상기 비트선 선택시에 상기 데이터 기록시 또는 데이터 판독시 어느 쪽의 경우에 있어서도 상기 판독 데이터 버스선을 상 기 비트선에 접속하는 것을 특징으로 하는 반도체 기억 장치.
  4. 행 및 열 방향으로 매트릭스형태로 배열되고, 상보의 비트선 사이에 접속된 복수의 메모리 셀을 가진 반도체 기억 장치에 있어서,
    선택 신호에 따라 상기 비트선을 선택하여 기록 데이터 버스선 또는 판독 데이터 버스선과 접속하는 선택 회로와,
    상기 판독 데이터 버스선을 프리차지하는 동시에, 데이터 기록시, 상보의 상기 비트선 쌍 중 전위를 인하하는 상기 비트선과는 반대의 상기 비트선에 접속되는 상기 판독 데이터 버스선을 기록 데이터를 바탕으로 선택하며, 선택한 상기 판독데이터 버스선의 전위를 인상하는 프리차지 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 프리차지 회로는 2개의 전계 효과 트랜지스터를 포함하며,
    상기 전계 효과 트랜지스터는 프리차지/이퀄라이즈 제어 신호와, 상보의 상기 기록 데이터에 의해 제어되고, 상기 데이터 기록시에, 상보의 상기 비트선 쌍 중 전위를 인하하는 상기 비트선과는 반대의 상기 비트선에 접속되는 상기 판독 데이터 버스선을 전원 전압 단자에 접속하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 선택 회로는, 상기 비트선 선택시에는 상기 데이터 기 록시 또는 데이터 판독시 어느 쪽의 경우에 있어서도 상기 판독 데이터 버스선을 상기 비트선에 접속하는 것을 특징으로 하는 반도체 기억 장치.
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* Cited by examiner, † Cited by third party
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