JPH0469891A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の１−１的］ （産業上の利用分野） 本発明は、゛［′導体記憶装置に係り、特にデータ読み
出し５回路に関する。

（従来の技術） 従来の≧１′導体記憶装置、例λばＥＰＲＯＭ（紫外線
消去型・再書き込みｉｉＪ能な不揮発性゛１！導体メモ
リ）は、第７図に示すように構成されている。

第７図において、Ａ、−Ａｉは行アドレス入力であり、
行アドレス・バッファ回路］により増幅・整形されたの
ち行デコーダ回路２に入力する。

Ｂ１１１−Ｂｊは列アドレス入力であり、列アドレス・
バッファ回路３により増幅・整形されたのち列デコーダ
回路４に入力する。上記行デコーダ回路２は、データを
記憶するメモリセルが配列されたメモリセルアレイ５の
ワード線を選択し、１−配列デコーダ回路４は列選択ゲ
ート６を制御してメモリセルアレイ５のビット線を選択
する。これによって、メモリセルアレイ５の中からメモ
リセルトランジスタが選択され、この選択されたメモリ
セルの情報に応じてセンスアンプ回路７が検知や増幅を
行い、このセンスアンプ回路７の出力が出力バッファ回
路８を経てチップ外部へ読み出される。

第８図は、センスアンプ回路７として差動増幅器を利用
するＥＰＲＯＭにおけるメモリセルアレイ５、列選択ゲ
ート６、センスアンプ回路７、列線電位クランプ回路（
８１ａ、８］、ｂ）、バイアス電位発生回路８２および
ビット線負Ｒ回路（８３ａ、８３ｂ）を示している。Ｍ
ＣＯ。

ＭＣＩ、ＭＣ２、ＭＣ３、・・・は浮遊ゲート型ＭＯ８
，）ランジスタからなるメモリセル、ＤＣは非書込み状
態の浮遊ゲート型Ｎ１０Ｓトランジスタからなるダミー
セル、ＷＬ］、ＷＬ２、・は行ＵＡ、ＤＷＬ・・・はダ
ミー行線、ＢＬＩ、ＢＬ２、・・・はビット線、ＤＢＬ
はダミー列線、Ｃ５Ｉ、Ｃ３２、・・・は列選択用トラ
ンジスタ、Ｙｌ、Ｙ２、・・・は列選択線、ＤＣ８は上
記列選択用トランジスタＣ５Ｉ、Ｃ８２、・・・の１個
と等礁なダミー列線選択用トランジスタであってそのゲ
ートにＶ　ｃｃｔ１１位が与えられ、上記ダミー列線Ｄ
ＢＬに挿入されている。ＢＬは前記列選択ト用トランジ
スタＣ８〕、Ｃ５２、・・が共通に接続されている列線
、８１．　ａはこの列線ＢＬに接続されている列線電位
クランプ用回路、８′うａはこの列線電位クランプ回路
８１ａを介して列線ＢＬに接続されている第１の負荷回
路である。上記列線電位クランプ回路８１ａは、読ろ出
し時のビット線電位の１−昇を例えば１■程度に抑える
ためのものであり、■ｃｃ電源と列線ＢＬとの間に接続
されたトランジスタＱ１と、列線ＢＬに直列に接続され
たトランジスタＱ２とからなり、これらのトランジスタ
Ｑ１およびＱ２のゲートにバイアス電位発生回路８２か
ら約３Ｖのバイアス電位が与えられている。同様に、ダ
ミー列線ＤＢＬには列線電位クランプ回路８　］、　ｂ
を介して第２の負荷回路８３ｂが接続され、この列線電
位クランプ回路８１．　ｂにもバイアス電位発生回路８
２から約３■のバイアス電位が！ｊえられている。セン
スアンプ回路７は、上記列線電位クランプ回路８１ａと
第１の負荷回路８３ａとの中間のセンス線ＳＬの電位Ｖ
ｊｎおよび前記列線電位クランプ回路８１．　ｂと第２
の負荷回路８３ｂとの中間のダミーセンス線ＤＳＬの電
位（基準電位）Ｖｒｅｆが入力し、この両入力を差動増
幅型のデータ検知回路部ＳＡ（例えばＣＭＯＳカレント
ミラーからなる。）で比較することによりメモリセルの
データを検知し、インバータＩＶにより反転させて出力
する。

なお、非書込み状態のメモリセルを選択した時に、この
メモリセルから読み出されたデータに基づいて生成され
るセンス線電位ＶｉｎがダミーセルＤＣのデータに基づ
いて生成されるダミーセンス線電位Ｖｒｅｆよりも低く
なるように、第１の負荷回路８３ａは第２の負荷回路８
３ｂよりもコンダクタンスが低く設計されている。

次に、上記第８図の回路の動作について第９図に示す波
形を参照しながら説明する。なお、ＥＰＲＯＭは、チッ
プが選択状態（動作状態）のときにアドレス入力が変化
することによって新しく選択されたメモリセルからデー
タを読み出す場合と、チップが非選択状態（非動作状態
）から選択状！！３（動作状態）になったときに入力さ
れているアドレスによって選択されたメモリセルからデ
ータを読み出す場合とがある。ここでは、アドレス入力
が変化してデータが読み出される場合を例にとって説明
する。なお、第８図の回路において、例えばメモリセル
ＭＣＯおよびＭＣ３が書込み状態、メモリセルＭＣＩお
よびＭＣ２が非書込み状態であるとし、アドレス入力の
変化前に書込み状態のメモリセルＭＣＯが選択されてい
たとすると、このメモリセルＭＣＯが接続されているビ
ット線ＢＬＩは放電経路がなく、十分に充電されている
ので、センス線ＳＬの電位Ｖｉｎがダミーセンス線ＤＳ
Ｌの電位Ｖｒｅｆよりも高くなっており、データ検知回
路部ＳＡの出力は“Ｌ”レベル、インバータＩＶの出力
Ｄａは′Ｈ”レベルになっている。アドレス入力信号が
変化することにより、例えば図示のように行線（ＷＬＩ
、ＷＬ２、・・・）、列選択線（Ｙｌ、Ｙ２、・・・）
が変化してこれまでとは別の書込み状態のメモリセルＭ
Ｃ３が選択されたものとする。この時、センス線ＳＬは
、予め非書込み状態のメモリセルＭＣ２によって十分に
放電されていたビット線ＢＬ２に接続され、それまで保
っていた電荷を一気に放電し、ダミーセンス線ＤＳＬの
電位Ｖｒｅｆよりも低くなる。これにより、データ検知
回路部ＳＡの出力は”Ｈ″レベルインバータＩＶの出力
Ｄａは“Ｌ＃レベルになる。また、この時の選択行線Ｗ
Ｌ２に接続されているメモリセルのうち、非書込み状態
のメモリセルＭＣＩはゲートに“Ｈ″レベル例えば５Ｖ
）が印加されることにより導通するが、書込み状態のメ
モリセルＭＣ３はゲートに“Ｈ０レベルが印加されても
導通しないので、この時の選択ビット線ＢＬ２は第１の
負荷回路８３ａおよび列線電位クランプ回路８１ａによ
り充電され、電位が次第に立ち上がり、センス線ＳＬの
電位Ｖｉｎはダミーセンス線ＤＳＬの電位Ｖｒｅｆより
も高くなる。これにより、データ検知回路部ＳＡの出力
は“Ｌ°レベル、インバータ１ｖの出力Ｄａは“Ｈ゛　
レベルになる。

即ち、上記したように書込み状態のメモリセルを連続的
に選択するようなアドレス入力の変化時におけるセンス
線ＳＬの充放電により、データ検知回路部出力側のイン
バーターＶの出力は“Ｈ”→“Ｌ′→“Ｈ＃レベルと遷
移する。このセンスアンプ回路出力のレベル遷移（グリ
ッチ）はそのまま出力バッファ回路８まで伝わり、出力
データＤｏｕｔにグリッチが発生し、出力バッファ回路
８の多大な電流の急激な変化を伴うようになる。

このような出力バッファ回路８を有する半導体記憶装置
をシステム製品に組み込む場合、電源電圧ｖ　ｃｃｓ接
地電位ＶＳＳは、それぞれ電源装置から配線を介してこ
の半導体記憶装置に供給される。このため％ＶＣＣ配線
およびＶＳＳ配線に存在するインダクタンスの影響によ
り、これらの配線に大きな電流が流れると、ｖｃｃ電位
またはＶＳＳ電位に太きな電位変動が発生する。即ち、
これらの配線に存在するインダクタンス成分をＬ１配線
に流れる電流の時間的変化の割合をｄ　ｉ／ｄ　ｔで表
すと、配線にはΔｖ−Ｌ・　（ｄ　ｉ　／　ｃｉ　ｉ　
）で表されるような電位変化Δ■（電源ノイズ）を誘発
する。この電源ノイズは、集積回路内部回路の誤動作を
招き、ひい“Ｃは、出力バッファ回路８の出力段トラン
ジスタの駆動能力を大きく設定Ｖることか制約されるの
でアクセスタイムの劣化を招くことになる。

電源ノイズにより集積回路内部回路に引き起こされる誤
動作と１．では種々あるが、歪の中の１一つにセンスア
ンプ回路７の誤動作がある。通常、センスアンプ回路゛
７は、半導Ｉ４記憶装置においＣブタを高速に読ろ田ず
ために、極めて微小な電位変化を検知する必要がある。

しかＬ２、このセンスアンプ回路７にも集積回路内部の
本訴電圧ｖｅｃ、接地電位ＶＳＳが供給されているので
、この電位ノイズによりセンスアンプ回路７の誤動作が
引き起こされる。例えば差、動増幅型のセンスアンプ回
路７は２つの入力ノードの電位を比較し、その電位の高
低に応じて“０゛レベルもしくは“１゛レベルのデータ
を出力する。この時、」、記２つの入力ノードの寄イト
容量の差などによりｖＣＣ電位あるいはＶｓｓ電位の素
化に対する応答（追従速度）が胃なり、２つの入力ノー
ドの電位が一時的に逆転［２、誤ったデータがセンスア
ンプ回路７から出力されるという誤動ｆ１が生じること
になる。このよ・）な誤動イ′１は、センスアンプ回路
７の２−）の人Ｊ１ノドの電位差が小さいほど起こり易
い。Ｉ、かＩｌ、読み出Ｉ、速度の高速化のためには、
１゛記２−）の入カッ−ドの電位差は小さいほどよく、
高速性が要求される゛４′−導体記憶装置では、」二足
１１．たよ）な誤１１作がまずまず起こり易くなる。

特に、プログラム・ベリファイ・モードの時には通常読
み出し用のコンダクタンスｇｍの大きな出力バッファ回
路を使用１２°Ｃいる従来のＥ　Ｐ　Ｒ，ＯＭでは、書
込みｎの不十分なセルを選択している場合には、センス
アンプ回路７の・対の入力端間の電位差が少ないので、
前記（７たＪうな電源ノイズによってセンスアンプ回路
が誤動作する。

さらに、前記したような電源ノイズにより入力段、例λ
ばアドレス入力部でも誤動作が生じる。

即ち、前記したような電源ノイズは、データを外部に出
力［７ている半導体記憶装置の内部で発生ずる。従って
、データを外部に出力（〜ている半導体記憶装置の内部
で電源ノイズが発件ｊ１．でも、このアドレス入力部に
他の゛「導体集積回路から入力するデータの電位レベル
は変化しないので、これにより誤動作が引き起こされる
。例λば“０″レベルのデータがアドレス入力部に入力
【、ているとき、半導体記憶装置の接地電位が負方向に
変動すると、この接地電位を基準としているアドレス入
力部は、上記入力データと接地電位との差が大きくなる
ので上記入力データを“１゛レベルとみなしてし、まう
ことかある。即ち、接地電位が負方向に変動すると、入
力データの“０“レベルと接地電位との差が大きくなり
、接地電位を基準に考えると、相対的に入力データの“
０″レベルの電位が上、ｆｆ、　したことになり、アド
レス入力部は入力データが０“　レベルであるにも拘ら
ず、これを゛１°レベルとして読み取って集積回路内部
に伝達り、でしまい、これにより誤動作が生じる。

（発明が解決（９，ようとする３題） 上記したよう１こ従来のＥＰＲＯＭは、書込み状態のメ
モリセルを連続的に選択するようなアドレス入力４１号
の低化時におけるセンス線の充放電によ・２て→・ンス
アンブ回路出力、ひいては、出カバソファ回路の出力デ
ータにグリッチが発生ずることがあり、このグリッチあ
るいは出力データの低化時には出力バッファ回路の多大
な電流の急激な変化を伴うことから電源ノイズを誘発１
１、この電源ノイズにより集積回路内部回路の誤動作を
招き、ひいては、アクセスタ・イムの劣化を招くという
問題がある。特に、プログラム・ベリファイ・２１ドの
時には通常読み出し用のコンダクタンスｇｒｎの大きな
出カバソファ回路を使用している従来のＥＦＲＯＭでは
、書込み量の不十分なセルを選択しているｉＡ今には、
電源ノイズによってセンスアンプ回路の誤動作が発生ず
るとい・５問題がある。

不発明は、上記問題点を解決すべくなされたもので、そ
の１］的は、出力バッファ回路の出力ブタにグリッチが
発生することを抑制し、出力デ夕変化時における電源ノ
イズの発生を抑制し、電源ノイズによる集積回路内部回
路の誤動作の発生を防止でき、出力バッファ回路の出力
段トランジスタの駆動能力を大きく設定でき、高速アク
セス性を保ったまま、電源ノイズに対する集積回路チッ
プの動作マージンが大きくて信頼性の高い半導体記憶装
置を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明の半導体記憶装置は、アドレス入力の変化を検知
して一定期間だけパルス信号を発生するアドレス変化検
知回路と、データを記憶するメモリセルが行列状に配置
されたメモリセルアレイと、このメモリセルに記憶され
たデータを検知するためのセンスアンプ回路と、このセ
ンスアンプ回路の出力側のデータ線に挿入され、前記ア
ドレス変化検知回路のパルス信号を利用してオフ状態に
制御され、上記センスアンプ回路の出力を所定の期間ハ
イインピーダンスにするための出力スイッチ回路と、こ
の出力スイッチ回路の出力側に接続される出力バッファ
回路とを具備することを特徴とする。

（作用） 上記半導体記憶装置においては、アドレス入力が変化し
た時に、センス線の充放電の影響によりセンスアンプ回
路の一対の入力端の電位にレベル遷移（グリッチ）が発
生し、センスアンプ回路７の出力にグリッチが発生して
も、この間は出力スイッチ回路はオフ状態に制御される
ので、センスアンプ回路出力のグリッチがそのまま出力
バッファ回路まで伝わらなくなる。

従って、出力バッファ回路の出力データの切り換え時に
グリッチが発生しなくなり、出力バッファ回路の出力電
流の急激な変化が少なくなり、電源ノイズの発生量が抑
制される。このため、出力バッファ回路の出力トランジ
スタの駆動能力を大きく設定することが可能になり、デ
ータの読み出し速度をより速くすることができる。また
、出力データの切り換え時に、従来例のように逆データ
が一度出力するというような単純なアクセスの遅れが生
しることはなくなる。

また、出力スイッチ回路と出力バッファ回路との間にラ
ッチ回路を挿入しておけば、出力スイッチ回路がオフ状
態の時に、それまでにセンスアンプ回路から入力してい
たデータを確実にラッチして出力バッファ回路から出力
することが可能になる。

さらに、差動作増幅型のセンスアンプ回路の一対の入力
端間にイコライズ手段を設け、アドレス変化検知回路の
パルス信号を利用してオン状態に制御して上記一対の入
力端間の電位を等しくすることにより、センスアンプ回
路のメモリセルに接続されている入力端は、その充電を
ダミーセル側の充電回路によって補うことができ、これ
により高速の読み出し動作が可能となる。

さらに、プログラムｅベリファイ争モードを有する不揮
発性半導体記憶装置では、プログラム・ベリファイ・モ
ード時に通常読み出し用の出力バッファ回路よりもコン
ダクタンスｇｍの小さな出力バッファ回路を使用するよ
うに切り換えるようにすれば、プログラム・ベリファイ
・モード時に出力データ変化時の電流変化が小さくなっ
て電源ノイズがより小さくなるので、書込み量の不十分
なセルを選択している場合にセンスアンプ回路の一対の
入力端間の電位差が少なくても、電源ノイズによってセ
ンスアンプ回路が誤動作することを防止することができ
るようになる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図は、ＥＦＲＯＭの一部を示しており、前記第
７図に示した従来のＥＦＲＯＭと比べて、アドレス入力
信号の変（ＩＩ、を検知してパルス信号を発生するアド
レス変化検知回路１１と、このアドレス変化検知回路１
１からの出力信号ＡＴＤを受けてイコライズ信号（ＥＱ
およびその反転信号ＥＱ）、出力スイッチ制御信号（Ｌ
ＡＴおよびその反転信号ＬＡＴ）をそれぞれ発生するコ
ントロール回路１２と、前記センスアンプ回路７と出力
側のデータ線に挿入され、上記コントロール回路１２か
らの信号（ＬＡＴ、ＬＡＴ）に基づいてオン／オフ状態
が制御され、出力を所定の期間ハイインピーダンスにす
るための出力スイッチ回路］３と、この出力スイッチ回
路１３と出力バッファ回路８との間に挿入されたラッチ
回路］４と、センスアンプ回路７一対の入力端の間に接
続されたイコライズ手段２０がイ・１加されている点が
異なり、その他は同じであるので第７図中と同一符号を
付している。

第２図は、センスアンプ回路７として例えば差動増幅型
のセンスアンプ回路を利用するＥＰＲＯＭにおけるメモ
リセルアレイ５および周辺回路の一部を示しており、第
８図を参照して前述した従来のＥＰＲＯＭにおけるメモ
リセルアレイ５および周辺回路と比べ′Ｃ、センス線Ｓ
Ｌとダミーセンス線ＤＳＬとの間（データ検知回路部Ｓ
Ａの一対の入力端の間）に、前記イコライズ信号（ＥＱ
、ＥＱ）に基ずいてオン／オフ状態が制御され、一対の
入力端間の電位を等しくするためのイコライズ手段２０
が接続されている点が異なり、その他は同しであるので
第８図中と同一符号をイ１している。］二二足コライズ
手段２０と１．では、例えば図示のように、各ゲートに
対応（７でス、−；号ＥＱおよび反転信号ＥＱがりえら
れるイコライズ用のＮチャネルトランジスタＮ１および
ＰチャネルトランジスタＰ１が並列に接続されている。

第１図中のアドレス変化検知回路１１は、ｉ−Ｊアドレ
ス・バッファ回路］の出力および前記列アドレス・バッ
ファ回路１３の出力がそれぞれローカルアドレス変化検
知回路１１°・・・に入力し５、このローカルアドレス
低化検知回路］１”・・・のそれぞれのパルス出力ＬＡ
ＴＤ・・・がイクスクルーンブ・オア回路１５で合成さ
れることにより、行アドレス入力（Ａｏ　−Ａ　ｉ）お
よび列アドレス入力（Ｂｉｌｌ〜Ｂｊ）のうぢの少なく
とも１つの変化時に一定期間だけパルス信号（アドレス
表化検知出力）ＡＴＤを発生するものである。

また、前記コントロール回路１２は、それぞれ最適のタ
イミングとなるように調整されたイコライズ信号（ＥＱ
、ＥＱ）　、出力スイッチ制御信号（ＬＡＴ、ＬＡＴ）
を発生【７、イコライズ手段２０、出力スイッチ回路１
゛３を別々に制御する。

また、前記出力スイッチ回路１３およびラッチｆｉｉＪ
路１４は、例えば第３図に示すように構成されＣいる。

即ち、出力スイッチ回路１３は、前記した相捕的な（５
号（ＬＡＴ、ＬＡＴ）によりスイッチ制御されるＣＭＯ
Ｓトランスファゲートが用いられている。また、ラッチ
回路］４は、２個のインバータＩＶＩ、ＩＶ２がクロス
接続されている。

なお、ラッチ回路１４は、第４図に示すように、出力バ
ッファ回路入力側のデータ線と接地電位ＶＳＳとの間に
寄生容態などの容量Ｃを接続した構成でもよい。

次に、上記第１図および第２図に示したＥＰＲＯＭの動
作について第５図のタイミングチャートを参照して説明
する。新しくメモリセルからデータを読み出すためにア
ドレス入力信号が変化すると、行デコーダ回路２と列デ
コーダ回路４および列選択ゲート６によって、メモリセ
ルアレイ５中のアドレス入力に対応するメモリセルが選
択され、この選択されたメモリセルのデータがセンスア
ンプ回路７に読み出される。

この場合、１１］記アドレス入力信号の変化がアトｌメ
ス変化検知回路１１で検知され゛Ｃパルス信号ＡＴＤが
所定の期間だけ発生（本例では“］。

レベルになる）シ、この信号ＡＴＤはコントロール回路
１２に入力され、ここで、イコライズ４５号（ＥＱ、Ｅ
Ｑ）　、出力スイッチ制御信号（ＬＡＴ、ＬＡＴ）がそ
れぞれ作られる。上記信号（ＥＱ。

ＥＱ）により、イコライズ用のトランジスタＮ１、Ｐｌ
がオン状態に制御され、センス線ＳＬとダミーセンス線
ＤＳＬとがほぼ等しい電位（センス線線の“ｌ“レベル
と″０５１７ベルとの中間レベル）になり、この後、新
しく選択されたメモリセルからのデータがセンス線ＳＬ
に現われる時に上記１１１号（ＥＱ、ＥＱ）の発生が終
了する。この時、センス線ＳＬおよびダミーセンス線Ｄ
ＳＬの電位（つまり、データ検知回路部ＳＡの一対の入
力端の電位）は、メモリセルおよびダミーセルからのデ
ータが伝わると直ぐに上記中間レベルから“１“電位ま
たは“０″電位へ変化するので、従来のようにメモリセ
ルのデータをセンス線ＳＬまで読み田した時にセンス線
電位Ｖｉｎが“１“電位から“０“電位、または“０″
電位から“１°電位へ変化する場合に比べて、センス線
線上のデータの変化に要する時間は従来よりも短（て済
むことになり、センスアンプ回路７により高速の読み出
し動作が可能となる。

なお、前記信号（ＥＱＳＥＱ）によりセンス線電位Ｖｉ
ｎが中間レベルになった時、センスアンプ回路７が上記
中間レベルを検知しても正しいデータではないが、この
間は前記信号（ＬＡＴ。

ＬＡＴ）により出力スイッチ回路１３をオフ状態に制御
することにより、誤ったデータの伝達を禁止している。

ところで、例えば従来例のＥＦＲＯＭで第９図のタイミ
ングチャートを参照して前述した動作と同様に、書込み
状態のメモリセルを連続的に選択するようにアドレス入
力が変化した時には、センス線ＳＬの充放電の影響によ
り、センスアンプ回路７の一対の入力端の電位は“Ｈ”
−Ｌ”→“Ｈ５レベルと遷移し、センスアンプ回路７の
出力（データ検知回路部ＳＡの出力側のインバータ回路
ＩＶの出力）Ｄａは従来例と同様に′Ｈ”→“Ｌｌ−“
Ｈ＃レベルと遷移する。しかし、前記信号（ＬＡＴ、Ｌ
ＡＴ）が発生している期間は、出力スイッチ回路１３は
オフ状態に制御されるので、上記センスアンプ回路出力
のレベル遷移（グリッチ）がそのまま出力バッファ回路
８まで伝わらなくなる。ここで、上記信号（ＬＡＴ、Ｌ
ＡＴ）のパルス幅が、前記信号（ＥＱ、ＥＱ）のパルス
幅と比べて、同じ、または、長くなるように設定してお
くものとする。具体的には、上記信号（ＬＡＴＳＬＡＴ
）が発生している期間として、行デコーダ回路２と列デ
コーダ回路４および列選択ゲート６によってメモリセル
が選択され、この選択されたメモリセルのデータがセン
スアンプ回路７に読み出され、センスアンプ回路７の出
力レベルが安定するまでの時間にほぼ等しく設定してお
く。この出力スイッチ回路１３がオフ状態の間は、ラッ
チ回路１４にラッチされていた前回の読み出しデータが
出力バッファ回路８を経てチップ外部へ出力する。そし
て、新しく選択されたメモリセルのデータに対応するセ
ンスアンプ回路７の出力レベルが安定した時に上記信号
（ＬＡＴ。

ＬＡＴ）が発生しなくなると、出力スイッチ回路１３が
オン状態になり、この新しく読み出されたデータがラッ
チ回路１４および出力バッファ回路８を経てチップ外部
へ出力する。

従って、出力バッファ回路８の出力データＤｏｕｔの切
り換え時にグリッチが発生しなくなり、出力バッファ回
路８の出力電流の急激な変化が少なくなり、電源ノイズ
の発生量が抑制される。

このため、出力バッファ回路８の出力トランジスタの駆
動能力を大きく設定することが可能になり、データの読
み出し速度をより速くすることができる。また、出力デ
ータＤｏｕｔの切り換え時に、従来例のように逆データ
が一度出力するというような単純なアクセスの遅れが生
じることはなくなる。なお、従来例では、第５図中に点
線で示すようにグリッチ５１、電源ノイズ５２が発生し
た。

なお、出力バッファ回路８．＠ＭＯ８）ランジスタによ
り構成した場合には、その入力インピーダンスが高いの
で、出力スイッチ回路１３がオフ状態の間に前回の読み
出しデータを固定しておくことが可能であるが、ラッチ
回路１４を付加することにより、前回の読み出しデータ
に対する固定動作をさらに確実に行うことができる。

また、上記ＥＦＲＯＭの入力データは他の集積回路から
供給されているので、他の集積回路からの入力信号にノ
イズがのった場合でも、ＥＦＲＯＭ内部では入力データ
が変化したものとみなしてしまい、誤動作を起こしてし
まうおそれがある。しかし、アドレス入力データにノイ
ズがのった場合、これをアドレス変化検知回路１１が検
知し、コントロール回路１２から信号（ＬＡＴ。

ＬＡＴ）が発生して出力スイッチ回路１３がオフ状態に
なっても、ラッチ回路１４の出力データが出力バッファ
回路８から出力しており、この正しいデータは出力バッ
ファ回路８の出力部の寄生容量により保持されるので、
間違ったデータは出力さ才１ず、集積回路チップの誤動
イ１は生じなくなる。

さらに、ＥＰＲＯＭのプログラム・ベリファイ・モード
の時には、通常読み出し用の出力バッファ回路よりもコ
ンダクタンスｇｒｒ＋の小さな出力バッファ回路を使用
するように切り換λるＪ２うにすれば、プログラム・ベ
リファイ・モード時に出力データ変化時の電流素化が小
さくなって電源ノイズがより小さくなるので、書込み澗
、の不十分なセルを選択しでいる場合にセンス線ＳＬの
電位Ｖｉｎとダミーセンス線ＤＳＬの電位Ｖｒｅ　ｆと
の電位差が少なくでも、電源ノイズによってセンスアン
プ回路７が誤動作することを防止することができるよう
になる。

このようにプログラム−ベリファイ・モードの時にはコ
ンダクタンスｇｍの小さな出力バッファ回路を使用する
ように切り換えるための手段としては、通常読み出し時
に使用されるコンダクタンスｇｍの大きな第１の出力バ
ッファ回路とは別に、プログラム・ベリファイ時に使用
されるコンダクタンスｇｍの小さな第２の出力バッファ
回路を設け、プログラム・ベリファイΦ壬−ド検知回路
により検知される通常読の出し／プログラム・ベリファ
イ・七〜　ドに応して内部からの読み出しブタ（前記ラ
ッチ回路］３の出力）を上記第］の出力バッファ回路ま
たは第２の出力バッファ回路に切り換え供給するデータ
用力制御回路を設け＃ｌばよい。

第６図は、上記プログラム・ベリファイ・モード検知回
路６１およびデータ出力１１１８回路６２および２個の
出カバソーノア回路６３．６４の一具体例を示している
。

即ち、プログラム・ベリファイ・モード検知回路６１は
、ＥＰＲＯＭの書込み電圧ｖｐｐ端子６０と接地電位Ｖ
ＳＳとの間に、ソース・基板相互が接続されたＰチャネ
ルトランジスタＰ２およびＮチャネルトランジスタＮ２
が直列に接続され、これらのトランジスタＰ２、Ｎ２の
各ゲー・トに電源電圧Ｖｃｅが与えられ、これらのトラ
ンジスタＰ２、Ｎ２のドレイン相互接続点に、もう一方
の入力としてプログラム・ベリファイ・モード時には電
源電圧Ｖｃｅとなる信号が与えられるナンド回路Ｎ’　
Ａおよび３段のインバータ１■１３〜ＩＶ５が直列に接
続されている。これにより、書込み電圧Ｖｐｐ端子６０
に外部から書込み電圧ｖｐｐが入力し、ている時を検知
してプログラム・ベリファイ・モード検知信号を生成す
るようにしている。

また、データ出力制御回路６２は、内部からの読み出し
、データＤ１が一方の入力となり、プログラム・ベリフ
ァイ・モード検知信号がインバータＩＶ６により反転さ
れた信号が他方の入力となる二入力のノア回路ＮＲＩと
、内部からの読み出しデータＤ１が一方の入力となり、
プログラム・ベリファイ・モード検知信号が他力の入力
となる二入力のナンド回路ＮＡＩと、このノア回路Ｎ１
＜１およびナンド回路ＮＡＩの各出力側に対応して接続
されたインバータ回路ＩＶ７およびｌＶ８と、内部から
の読み出しデータＤ１が−）ｙの入力となり、プログラ
ム・ベリファイ・モード検知信号が他方の入力となる二
入力のノア回路ＮＲ２と、内部からの読み出しデータＤ
８が一方の入力となり、プログラム・ベリファイ・モー
ド検知信号がインバータ回路ＩＶ９により反転された信
号が他方の入力となる二入力のナンド回路Ｎ　Ａ　２と
、このノア回路ＮＲ２およびナンド回路ＮＡ２の各出力
側に対応して接続されたインバータ回路ＩＶ１０および
ＩＶＩＩとからなる。ここで、上記インバータ回路ＩＶ
７およびＩＶ８から出力ｊる相補的なデータＤＰ’　、
ＤＮ’　はプログラム・ベリファイ時の出力バッファ入
力データとなり、前記インバータ回路ＩＶＩＯおよびＩ
　Ｖ　１．　ｆｆから出力する相補的なデータＤｉ）、
ＤＮは通常読み出【２時の出力バッファ入力データとな
る。

また、前記第１の出力バッファ回路６３は、それぞれコ
ンダクタンスｇ　ｎｌの小さなプルアップ用のＰチャネ
ルトランジスタＰ′およびプルダウン用のＮチャネルト
ランジスタＮ′からなり、第２の出力バッファ回路６４
は、それぞれコンダクタンスｇｍの大きなプルアップ用
のＰチャネルトランジスタＰおよびプルダウン用のＮチ
ャネルトランジスタＮからなり、これらの２個の出力バ
ッファ回路６３および６４の各出力端が共通接続されて
入／出力バッド６５に接続されている。

なお、上記実施例では、行アドレス入力（Ａ。

〜Ａｉ）および列アドレス入力（Ｂｉｌｌ〜Ｂｊ）のう
ちの少なくとも１つの変化時にパルス信号ＡＴＤを発生
したが、行アドレス入力変化時の悪影響を無視できる場
合には、アドレス変化検知回路１１が列アドレス入力の
変化を検知した時のみパルス信号ＡＴＤを発生するよう
にしてもよい。

あるいは、列アドレス入力変化時の悪影響を無視できる
場合には、アドレス変化検知回路１１が行アドレス入力
の変化を検知した時のみパルス信号ＡＴＤを発生するよ
うにしてもよい。

また、本発明は、上記実施例のＥＰＲＯＭに限らず、そ
の他の不揮発性メモリ、ＲＯＭなどの半導体メモリにも
適用することができる。

［発明の効果］ 上述したように本発明によれば、データ出力変化時にお
ける電源ノイズあるいは外部からのノイズ入力による集
積回路内部回路の誤動作を防止でき、出力バッファトラ
ンジスタの駆動能力を大きく設定でき、データ読み出し
速度の高速性を保ったまま、電源ノイズやノイズ入力に
対する集積回路チップの動作マージンが大きくて信頼性
の高い半導体記憶装置を実現できる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の一実施例に係るＥＰ
ＲＯＭの一部を示すブロック図、第２図は第１図中のメ
モリセルアレイおよびセンスアンプ回路の一具体例を示
す回路図、第３図は第１図中の出力スイッチ回路および
ラッチ回路の一具体例を示す回路図、第４図は第３図中
のラッチ回路の変形例を示す回路図、第５図は第１図の
ＥＰＲＯＭの動作を示すタイミング波形図、第６図は本
発明の他の実施例に係るＥＰＲＯＭにおけるプログラム
・ベリファイ・モード検知回路およびデータ出力制御回
路および２個の出力バッファ回路の一具体例を示す回路
図、第７図は従来のＥＦＲＯＭの一部を示すブロック図
、第８図は第７図中のメモリセルアレイおよびセンスア
ンプ回路を示す回路図、第９図は第７図のＥＰＲＯＭの
動作を示すタイミング波形図である。 １・・・行アドレス・バッファ回路、２・・・行デコー
ダ回路、３・・・メモリセルアレイ、４・・・列アドレ
ス・バッファ回路、５・・・列デコーダ回路、６・・・
列選択ゲート、７・・・センスアンプ回路、８・・・出
力バッファ回路、１１・・・アドレス変化検知回路、１
２・・・コントロール回路、１３・・・出力スイッチ回
路、１４・・・ラッチ回路、２０・・・イコライズ手段
、６０・・・書込み電圧ｖｐｐ端子、６１・・・プログ
ラム・ベリファイ・モード検知回路、６２・・・データ
出力制御回路、６３．６４・・・出力バッファ回路、６
５・・・入／出力パッド、８１ａ、８１ｂ・・・列線電
位クランプ回路、８２・・・バイアス電位発生回路、８
３ｍ、８３ｂ−・・ビット線負荷回路、ＭＣ０１ＭＣｌ
、ＭＣ２、ＭＣ３、・・・メモリセル、ＤＣ・・・ダミ
ーセル、ＷＬＩ、ＷＬ２、・・・行線、ＤＷＬ・・・ダ
ミー行線、ＢＬ、ＢＬＩ、ＢＬ２、・・・ビット線、Ｄ
ＢＬ・・・ダミー列線、Ｙｌ、Ｙ２・・・列選択線、Ｃ
８１、Ｃ８２、・・・列選択ゲート用トランジスタ、Ｄ
Ｃ９・・・ダミー列線選択用トランジスタ、ＳＡ・・・
差動増幅型のデータ検知回路部、ＩＶ、ＴＶＩ〜ＩＶＩ
Ｉ・・・インバータ、Ｐｌ、Ｎ１・・・イコライズ用ト
ランジスタ。 出願人代理人　弁理士　鈴江武彦 アドレス入力 ０ｖ− １ｙ１ 第 図 第 図 ↓Ｄｏｕｔ 第 ２図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 （１）アドレス入力の変化を検知して一定期間だけパル
   ス信号を発生するアドレス変化検知回路と、 データを記憶するメモリセルが行列状に配置されたメモ
   リセルアレイと、 このメモリセルに記憶されたデータを検知するためのセ
   ンスアンプ回路と、 このセンスアンプ回路の出力側のデータ線に挿入され、
   前記アドレス変化検知回路のパルス信号を利用してオフ
   状態に制御され、上記センスアンプ回路の出力を所定の
   期間ハイインピーダンスにするための出力スイッチ回路
   と、 この出力スイッチ回路の出力側に接続される出力バッフ
   ァ回路 とを具備することを特徴とする半導体記憶装置。 （２）請求項１記載の半導体記憶装置において、さらに
   、前記出力スイッチ回路と出力バッファ回路との間に挿
   入されたラッチ回路を具備することを特徴とする半導体
   記憶装置。（３）前記センスアンプ回路は、差動増幅型
   のセンスアンプ回路であることを特徴とする請求項１ま
   たは２記載の半導体記憶装置。 （４）前記差動増幅型のセンスアンプ回路の一対の入力
   端間に接続され、前記アドレス変化検知回路のパルス信
   号を利用してオン状態に制御され、上記一対の入力端間
   の電位を等しくするためのイコライズ手段を具備するこ
   とを特徴とする請求項３記載の半導体記憶装置。 （５）前記センスアンプ回路は、前記差動増幅型のセン
   スアンプ回路の一方の入力端はメモリセルの読み出し電
   位により定まる電位が入力し、他方の入力端はダミーセ
   ルの読み出し電位により定まる基準電位が入力すること
   を特徴とする請求項３記載の半導体記憶装置。 （６）前記出力スイッチ回路オフ状態に制御するための
   出力スイッチ制御信号のパルス幅は、前記イコライズ手
   段をオン状態に制御するためのイコライズ信号のパルス
   幅と比べて、同じ、または、長くなるように設定されて
   いることを特徴とする請求項４記載の半導体記憶装置。 （７）前記アドレス変化検知回路は、列アドレス入力の
   変化を検知した時のみ一定期間だけパルス信号を発生す
   ることを特徴とする請求項１乃至６のいずれか１項記載
   の半導体記憶装置。 （８）前記アドレス変化検知回路は、行アドレス入力の
   変化を検知した時のみ一定期間だけパルス信号を発生す
   ることを特徴とする請求項１乃至６のいずれか１項記載
   の半導体記憶装置。 （９）請求項１乃至８のいずれか１項記載の半導体記憶
   装置は不揮発性半導体記憶装置であり、通常読み出し時
   に使用される出力バッファ回路とは別に、この出力バッ
   ファ回路よりもコンダクタンスが小さく、プログラムベ
   リファイ時に使用される出力バッファ回路を有すること
   を特徴とする半導体記憶装置。