JP2008521157A - 静的ランダムアクセスメモリ用のワード線ドライバ回路 - Google Patents

Abstract

静的ランダムアクセスメモリ（１４）は通常動作モード及び低電圧動作モードを有する。メモリアレイ（１５）は、電源電圧を受け取るために第１の電源ノード（ＶＤＤ）へ接続されているメモリセル（１６）を含む。複数のワード線ドライバは、メモリアレイ（１５）のワード線及び第２の電源ノード（３７）へ接続されている。ワード線ドライバ電圧低下回路は、低電源電圧信号に応答して入力に対する電圧に関連して出力に対する電圧を低下させるために第１の電源ノード（ＶＤＤ）へ接続されている入力及び第２の電源ノード（３７）へ接続されている出力を有する。このため、メモリセル（１６）の静的ノイズマージンが改良される。

Description

本発明はデータ処理システムに関する。より詳細には、本発明は静的ランダムアクセスメモリ（ＳＲＡＭ）用のワード線ドライバ回路と、かかる回路のための方法に関する。

静的ランダムアクセスメモリ（ＳＲＡＭ）は、データ処理システムにおけるキャッシュメモリなど、一般に高速を必要とする用途において用いられる。通常、ＳＲＡＭは、行及び列に組織されたメモリセルのアレイとして実装される。各ＳＲＡＭセルは１ビットのデータを記憶し、入力と出力とが異なる記憶ノードにて交差して接続される１対のインバータとして実装される。ＳＲＡＭセルは「双安定」である。即ち、ＳＲＡＭセルは、２つの可能な論理レベルのうちの１つで安定する。セルの論理状態は２つのインバータ出力のうちのいずれが論理的に高（ｈｉｇｈ）であるかによって決定され、適切なセル入力に対し充分な大きさ及び持続時間の電圧を印加することによって、状態を変化させることが可能である。

今日では、埋込型ＳＲＡＭの多くの用途では、集積回路が低電力モードで動作しているときにメモリアレイにアクセスする性能が必要とされる。しかしながら、セルの静的なノイズマージンは電源電圧の低下につれて減少する。セルのノイズマージンが適切でない場合、読取操作のためにセルがアクセスされるとき、セルに記憶されている論理状態が意図的でなく変更されてしまうことがある。これは、一般に「読取ディスターブ（ｒｅａｄ ｄｉｓｔｕｒｂ）」と呼ばれる。

したがって、静的ノイズマージンの適切な低電圧における動作を可能とするメモリと、かかるメモリを動作させるための方法とが所望される。

一般に、本発明は埋込型ＳＲＡＭを有するデータ処理システムを提供する。低電力動作モード中、メモリのワード線ドライバ回路に対し提供される電源電圧は、メモリセルに対し提供される電源電圧未満の所定電圧まで低下される。ワード線ドライバ電圧を電源電圧未満に低下させることによって、メモリアレイの静的ノイズマージンが低電圧動作用に改良される。

図１には、本発明によるデータ処理システム１０の部分的な概略ブロック図を示す。データ処理システム１０は、中央処理装置（ＣＰＵ）１２、メモリ１４、ワード線ドライバ電源制御回路３６、ヒューズブロック回路６４及びレジスタ７２を含む。メモリ１４は、メモリアレイ１５、行デコーダ４６、ワード線ドライバ回路４８及び列論理部６２を含む。メモリアレイ１５は、代表的なＳＲＡＭセル１６，１８，２０，２２を有する。メモリセル１６は従来の６トランジスタセルであり、Ｐチャネルのプルアップトランジスタ２４，２６、Ｎチャネルのプルダウントランジスタ２８，３０、及びＮチャネルのアクセストランジスタ３２，３４を含む。アレイ１５のメモリセルは全てメモリセル１６と同一である。ワード線ドライバ電源制御回路３６は、Ｐチャネルトランジスタ３８及びＮチャネルトランジスタ４０，４２，４４を含む複数のトランジスタと、ヒューズブロック回路６４と、レジスタ７２とを含む。ワード線ドライバ回路４８は、ワード線ドライバ５０及びワード線ドライバ５２を含む。なお、データ処理システム１０は、図１には示さない他の回路を含む場合もある。

メモリアレイ１５では、メモリセルは行及び列に組織される。メモリセルの列は、ビット線ペアと、そのビット線ペアへ接続されている全てのメモリセルとを含む。例えば、「ＢＬ０」及び「ＢＬ０＊」のラベルの付けられたビット線ペアと、セル１６，２０とは、１つの列をなす。同様に、ビット線ＢＬＭ，ＢＬＭ＊と、メモリセル１８，２２とは、Ｍ＋１列を有するメモリアレイにおける別の列をなす。ここでＭは整数である。なお、アスタリスク（＊）を有する信号名はアスタリスクを欠く同じ名称の信号の論理的な補数である。メモリアレイ１５の行は、ワード線と、そのワード線へ接続されている全てのメモリセルとを含む。例えば、「ＷＬ０」のラベルの付けられたワード線と、メモリセル１６，１８とは、１つの行をなす。同様に、ワード線ＷＬＮと、メモリセル２０，２２とは、Ｎ＋１行を有するメモリアレイにおける別の行をなす。ここでＮは整数である。図１には２行２列しか示さないが、一般にメモリアレイは多くの行及び列を含む。

各々のビット線ペアは列論理部６２へ接続されている。列論理部６２は、例えば、列デコーダ、センスアンプ及びビット線負荷部を含む。「Ｒ／Ｗ ＥＮＡＢＬＥ」のラベルの付けられた読取／書込イネーブル信号は列論理部６２に対する入力として提供され、それにより、メモリアレイが書き込まれるか読み取られるかが決定される。書込操作中、「ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ」のラベルの付けられた列アドレスによって、「Ｉ／Ｏ ＤＡＴＡ」のラベルの付けられたデータ端子でメモリアレイのいずれの列が書込データを受け取るかが選択される。読取操作中、ＣＯＬＵＭＮ ＡＤＤＲＥＳＳによって、いずれの列がＩ／Ｏ ＤＡＴＡ端子に読取データを提供するかが選択される。行デコーダ４６は、「ＲＯＷ ＡＤＤＲＥＳＳ」のラベルの付けられた行アドレスを受け取るための、複数の入力を有する。ＲＯＷ ＡＤＤＲＥＳＳを受け取ることに応答して、行デコーダはメモリアレイ１５へのアクセス（読取又は書込）中にワード線のうちの１つを選択するために、アドレス信号Ａ_０〜Ａ_Ｎを提供する。アドレス信号Ａ_０〜Ａ_Ｎの各々は、ワード線ドライバ回路５０，５２によって表される、対応するワード線ドライバへ提供される。示す実施形態では、ワード線ドライバはインバータとして実装される。他の実施形態では、ワード線ドライバは、例えば、非反転バッファ回路など、異なる回路であってもよい。なお、メモリ１４の読取操作及び書込操作は従来の通りであるため、さらには説明しない。

ワード線ドライバ５０は、Ｐチャネルのプルアップトランジスタ５４及びＮチャネルのプルダウントランジスタ５６を含む。ワード線ドライバ５２は、Ｐチャネルのプルアップトランジスタ５８及びＮチャネルのプルダウントランジスタ６０を含む。ワード線ドライバ５０では、Ｎチャネルトランジスタ５６のソース端子はＶ_ＳＳのラベルの付けられた電源電圧端子へ接続されている。トランジスタ５４，５６ドレインは一般的には接続されており、出力端子にワード線電圧ＷＬ０を提供する。同じように、ワード線ドライバ回路５２のトランジスタ５８，６０は、一体に接続されている。

低電力動作中、ワード線ドライバ電源制御回路３６はワード線ドライバ回路の各々に、電源電圧Ｖ_ＤＤより所定の電圧だけ低い電源電圧を提供する。示す実施形態では、この所定の電圧は、トランジスタのしきい電圧（Ｖ_Ｔ）降下である。図１には、ワード線ドライバ電源回路３６における３つのＮチャネルトランジスタ４０，４２，４４を示す。示す実施形態では、これらのトランジスタの各々は異なるＶ_Ｔを有するように実装されており、選択されたときに異なる電圧降下を提供する。トランジスタ４０，４２，４４は、Ｖ_ＤＤと内部電源ノード３７との間に並列に接続されている。また、Ｐチャネルトランジスタ５４，５８のソース端子も内部電源ノード３７へ接続されている。他の実施形態では、３つのトランジスタ４０，４２，４４より多くの又は少ないトランジスタが存在してよい。Ｎチャネルトランジスタ４０，４２，４４のゲートは、レジスタ７２へ接続されている。レジスタ７２は、ＣＰＵ １２によって読取及び書込が行われる複数のプログラム可能なビットを含む。ＣＰＵ １２は、「ＳＩ」のラベルの付けられた、レジスタ７２のビットをプログラムするためのシリアル端子と、「ＣＬＫ」のラベルの付けられた、クロック信号をレジスタ７２へ提供するためのクロック端子とを有する。レジスタ７２の各ビットは、トランジスタ４０，４２，４４のうちの１つに対応する。

また、複数のヒューズ回路を有するヒューズブロック６４も、Ｎチャネルトランジスタ４０，４２，４４のゲートへ接続されている。なお、本発明の記載においてヒューズ回路のタイプは重要でなく、メモリに冗長性を実装するために用いられるものなど、従来のヒューズ回路であってよい。一実施形態では、ヒューズブロック回路は、Ｖ_ＤＤへ接続されている１つの端子と、Ｎチャネルトランジスタ（図示せず）のドレインへ接続されている第２の端子とを有する、レーザ溶断可能なヒューズ（図示せず）を含む。Ｎチャネルトランジスタのゲートは、データ処理システムの作動時に高にバイアスされる。Ｎチャネルトランジスタのドレインは、交差接続ラッチ回路（図示せず）の入力へ接続される。ヒューズが損傷していないとき、交差接続ラッチの入力は高にプルされ、交差接続ラッチの出力は論理的に低（ｌｏｗ）となる。ヒューズが溶断されるとき、交差接続ラッチの入力は低にプルされ、Ｎチャネルトランジスタ４０，４２，４４のうちの１つに対し提供される交差接続ラッチの出力は論理的に高となる。別の実施形態では、ヒューズ回路は別なように実装されてもよい。ヒューズのうちの１つが溶断されるとき、対応するヒューズ回路６６，６８又は７０は、それぞれ対応するトランジスタ４０，４２又は４４のゲートへ電源電圧Ｖ_ＤＤを接続する。

メモリ１４の通常動作中、「ＬＯＷ Ｖ_ＤＤ」のラベルの付けられたイネーブル信号は論理的に低の電圧で提供され、トランジスタ３８を導通させる。ワード線ドライバ回路４８の電源電圧はＰチャネルトランジスタ３８を通じて提供され、ほぼＶ_ＤＤに等しい。ワード線ＷＬ０〜ＷＬＮのうちの１つが選択されるとき、ワード線ドライバ回路は、ほぼＶ_ＤＤに等しい論理的に高のワード線電圧を提供する。未選択のワード線は、ほぼグランド電位（Ｖ_ＳＳ）のまま保持される。

データ処理システム１０の低電圧動作中、電力節約のため電源電圧が低下する。電源電圧が低くなることによって、ＳＲＡＭの動作に悪影響が与えられ得る。例えば、メモリ動作の信頼性が低下する程度にメモリセルの静的ノイズマージンが低下する場合がある。より低い電源電圧にて静的ノイズマージンを増加させるため、示す実施形態では、電源電圧未満に所定の電圧だけ（例えばＶ_ＤＤ未満にＶ_Ｔだけ）、ワード線電圧を低下させる。これによって静的ノイズマージンは増加するため、より低い電源電圧にて信頼性のあるメモリ動作が可能となる。

メモリアレイ１５の試験中、レジスタ７２は、トランジスタ４０，４２，４４の各々を選択することによって、ワード線ドライバにＶ_ＤＤ未満の異なる電源電圧を提供するために用いられる。これにより、トランジスタ４０，４２，４４によって提供されるワード線ドライバ電圧の各々において、アレイ１５のメモリセルの低Ｖ_ＤＤ動作が判定される。トランジスタ４０，４２又は４４のいずれがメモリ１４の最良の低電圧動作を提供するかが判定されるとき、最良の低Ｖ_ＤＤ動作を提供するトランジスタ４０，４２又は４４のゲートに対応するヒューズ回路６６，６８又は７０が溶断される。ヒューズ回路のヒューズは電気的に溶断されるか、或いは、レーザ溶断され得る。次いで、電源電圧が存在するとき、溶断したヒューズ回路は、そのトランジスタのゲートを永続的にバイアスする。

データ処理システム１０が低電力モードに入るとき、イネーブル信号ＬＯＷ Ｖ_ＤＤは論理的に高の電圧としてアサートされ、Ｐチャネルトランジスタ３８は、ほぼ導通しなくなる。なお、好適には、イネーブル信号ＬＯＷ Ｖ_ＤＤはデータ処理システム１０の外部のソースによって提供される。しかしながら、他の実施形態では、ＣＰＵ １２などデータ処理システム１０上の別の回路又は図１には示さない異なる回路によって、イネーブル信号ＬＯＷ Ｖ_ＤＤが提供されてもよい。ワード線ドライバ回路用の電源は、Ｎチャネルトランジスタ４０，４２，４４のうちの選択された１つを介して提供される。例として、データ処理システム１０の電源電圧が、通常、公称１．２ボルトである場合、低電力モード中にＶ_ＤＤに対し提供される電源電圧は０．８ボルト以下である。Ｎチャネルトランジスタ４０，４２，４４のしきい電圧は、例えば、それぞれ約４０ミリボルト（ｍＶ），６０ｍＶ，８０ｍＶであるように選択される。例えば、Ｎチャネルトランジスタ４０によって提供される電圧が最良の低電力動作を提供する場合、ヒューズ回路６６が溶断され、ワード線電圧ＷＬ０は、ほぼＶ_ＤＤから４０ｍＶを減じたものに等しい。

ＳＲＡＭビットセル設計において、１つの重要な基準はベータ（β）比と呼ばれる。メモリセルのベータ比は、アクセストランジスタの幅／長さ（Ｗ／Ｌ）比に対するプルダウントランジスタのＷ／Ｌ比である。ベータ比は、アクセス速度及びセル安定性に影響を与える。一般には、所与のセルサイズにおいて、ベータ比が高くなると、アクセス速度はより低くなるが、セル安定性が改良される。ワード線電圧を低下させると、ベータ比を増大する効果がある。

本発明の他の実施形態では、低電圧動作中のワード線電圧が異なる手法によって制御されてもよい。例えば、トランジスタ４０，４２，４４は、分圧器と置き換えられてもよい。また、トランジスタ４０，４２，４４の代わりに、複数の直列に接続されたトランジスタが用いられてもよい。また、電源電圧が外部的に提供されてもよい。

複数のワード線ドライバ電源トランジスタを用い、低電圧動作中にＶ_ＤＤ未満のワード線電圧を提供することによって、静的ノイズマージンが改良されるため、メモリの信頼性が改良される。また、本発明によって、通常動作モード中の高速動作に対するＶＤＤにほぼ等しいワード線電圧でメモリを動作させることが可能となる。

本発明によるデータ処理システムの部分概略ブロック図。

Claims (35)

1. 電源電圧を受け取るための第１の電源ノード並びにワード線及びビット線へ接続されているメモリセルを含むメモリアレイと、
   ワード線及び第２の電源ノードへ接続されている複数のワード線ドライバと、
   電源電圧の低下を示す低供給電圧信号に応答して入力に対する電圧に関連して出力に対する電圧を低下させるために、第１の電源ノードへ接続されている入力及び第２の電源ノードへ接続されている出力を有する電圧低下回路と、からなる回路。
2. 電圧低下回路は、
   低供給電圧信号がアクティブであることに応答して第１の電源ノードと第２の電源ノードとの間から切断される第１のトランジスタと、
   低供給電圧信号がアクティブであるときに第１の電源ノードと第２の電源ノードとの間へ接続される第２のトランジスタと、を含む請求項１に記載の回路。
3. 第１のトランジスタはＰチャネルトランジスタであり、第２のトランジスタはＮチャネルトランジスタである請求項２に記載の回路。
4. 溶断ヒューズを含むヒューズブロック回路と、ヒューズブロック回路は第２のトランジスタへ接続されている出力を有することと、を含む請求項３に記載の回路。
5. 第２のトランジスタへ接続されているレジスタと、
   レジスタへ接続されている中央処理装置と、を含む請求項４に記載の回路。
6. 複数のヒューズを含み、かつ、電圧低下回路へ接続されているヒューズブロック回路と、
   電圧低下回路へ接続されているレジスタと、
   レジスタへ接続されている中央処理装置と、を含む請求項１に記載の回路。
7. 電圧低下回路は複数のヒューズのうちの対応するヒューズに各々接続されている複数のトランジスタを含む請求項６に記載の回路。
8. 複数のヒューズのうちの１つのヒューズが溶断していることと、溶断したヒューズが溶断していることに応答して、溶断したヒューズに対応するトランジスタは導通することと、を含む請求項７に記載の回路。
9. メモリセルは、入力に対する電圧に関連して出力に対する電圧を低下させる電圧低下回路によって増大される静的ノイズマージンを有する静的ランダムアクセスメモリセルであることを特徴とする、請求項１に記載の回路。
10. 電圧低下回路は、
    低供給電圧信号がアクティブであることに応答して第１の電源ノードと第２の電源ノードとの間から切断される第１のトランジスタと、
    低供給電圧信号がアクティブであるときに第１の電源ノードと第２の電源ノードとの間へ接続される第２のトランジスタと、を含む請求項９に記載の回路。
11. 通常動作モードと、低供給電圧信号によって示される、電源電圧の低下した低電力動作モードとを有する回路であって、
    電源電圧を受け取るための第１の電源ノード並びにワード線及びビット線へ接続されているメモリセルを有するメモリアレイと、
    ワード線へ接続されており、通常動作モード中、第１の電源ノードに対し印加される電圧を提供し、かつ、低電力動作モード中、第１の電源ノードに対し印加される電圧未満に低下した電圧を提供するためのワード線ドライバ手段と、を含む回路。
12. ワード線ドライバ手段は、
    ワード線と第２の電源ノードとの間に接続されている複数のワード線ドライバと、
    低供給電圧信号がアクティブであることに応答して第１の電源ノードと第２の電源ノードとの間から切断される第１のトランジスタと、
    低供給電圧信号がアクティブであるときに第１の電源ノードと第２の電源ノードとの間に接続される第２のトランジスタと、を含む請求項１１に記載の回路。
13. 第１のトランジスタはＰチャネルトランジスタであり、第２のトランジスタはＮチャネルトランジスタである請求項１２に記載の回路。
14. 溶断ヒューズを含むヒューズブロック回路と、ヒューズブロック回路は第２のトランジスタへ接続されている出力を有することと、を含む請求項１３に記載の回路。
15. 第２のトランジスタへ接続されているレジスタと、
    レジスタへ接続されている中央処理装置と、を含む請求項１４に記載の回路。
16. 複数のヒューズを含み、かつ、ワード線ドライバ手段へ接続されているヒューズブロック回路と、
    ワード線ドライバ手段へ接続されているレジスタと、
    レジスタへ接続されている中央処理装置と、を含む請求項１１に記載の回路。
17. ワード線ドライバ手段は複数のヒューズのうちの対応するヒューズに各々接続されている複数のトランジスタを含む請求項１６に記載の回路。
18. 複数のヒューズのうちの１つのヒューズが溶断していることと、溶断したヒューズが溶断していることに応答して、溶断したヒューズに対応するトランジスタは導通することと、を含む請求項１７に記載の回路。
19. メモリセルは、第１の電源ノードに対し印加される電圧未満に低下した電圧を提供するワード線ドライバ手段によって増大される静的ノイズマージンを有する静的ランダムアクセスメモリセルであることを特徴とする請求項１１に記載の回路。
20. 電圧低下回路は、
    ワード線と第２の電源ノードとの間に接続されている複数のワード線ドライバと、
    低供給電圧信号がアクティブであることに応答して第１の電源ノードと第２の電源ノードとの間から切断される第１のトランジスタと、
    低供給電圧信号がアクティブであるときに第１の電源ノードと第２の電源ノードとの間に接続される第２のトランジスタと、を含む請求項１９に記載の回路。
21. 電源電圧を受け取るための第１の電源ノード並びにワード線及びビット線へ接続されているメモリセルを有するメモリアレイと、
    ワード線及び第２の電源ノードへ接続されている複数のワード線ドライバと、
    第１の電源ノード及び第２の電源ノードへ接続されており、通常動作モードにおいて第２の電源ノードに対し第１の供給電圧を提供し、かつ、電源電圧が低下される第２の動作モードに入ることに応答して、第２の動作モード中、第１電源ノードに対し提供される電圧未満の電圧を第２の電源ノードに対し提供するための電圧制御手段と、からなる回路。
22. 電圧制御手段は、
    第２の動作モードに入ることに応答して第１の電源ノードと第２の電源ノードとの間から切断される第１のトランジスタと、
    第２の動作モード中、第１の電源ノードと第２の電源ノードとの間に接続される第２のトランジスタと、を含む請求項２１に記載の回路。
23. 第１のトランジスタはＰチャネルトランジスタであり、第２のトランジスタはＮチャネルトランジスタである請求項２２に記載の回路。
24. 溶断ヒューズを含むヒューズブロック回路と、ヒューズブロック回路は第２のトランジスタへ接続されている出力を有することと、を含む請求項２３に記載の回路。
25. 第２のトランジスタへ接続されているレジスタと、
    レジスタへ接続されている中央処理装置と、を含む請求項２４に記載の回路。
26. 複数のヒューズを含み、かつ、電圧制御手段へ接続されているヒューズブロック回路と、
    電圧制御手段へ接続されているレジスタと、
    レジスタへ接続されている中央処理装置と、を含む請求項２１に記載の回路。
27. 電圧制御手段は複数のヒューズのうちの対応するヒューズに各々接続されている複数のトランジスタを含む請求項２６に記載の回路。
28. 複数のヒューズのうちの１つのヒューズが溶断していることと、溶断したヒューズが溶断していることに応答して、溶断したヒューズに対応するトランジスタは導通することと、を含む請求項２７に記載の回路。
29. メモリセルは、第２の動作モードに入ることに応答して第２の電源ノードに対する電圧を低下させる電圧制御手段によって増大される静的ノイズマージンを有する静的ランダムアクセスメモリセルであることを特徴とする請求項２１に記載の回路。
30. 電圧制御手段は、
    第２の動作モードに入ることに応答して第１の電源ノードと第２の電源ノードとの間から切断される第１のトランジスタと、
    第２の動作モード中、第１の電源ノードと第２の電源ノードとの間に接続される第２のトランジスタと、を含む請求項９に記載の回路。
31. 電源電圧を受け取るための第１の電源ノード並びにワード線及びビット線へ接続されているメモリセルを有するメモリアレイと、ワード線及び第２の電源ノードへ接続されている複数のワード線ドライバと、からなるメモリの動作方法であって、
    第１の動作モード中、第１の電源ノード及び第２の電源ノードに対しほぼ等しい第１のレベルの電圧を印加する第１電圧印加工程と、
    第１の電源ノードに対し第１のレベル未満の第２のレベルの電圧が印加される第２の動作モード中、第２の電源ノードに対し第２のレベル未満の電圧を印加する第２電圧印加工程と、からなる方法。
32. 第２電圧印加工程は、第１の電源ノードと第２の電源ノードとの間から第１のトランジスタを切断し、第１の電源ノードと第２の電源ノードとの間に第２のトランジスタを接続する工程を含む請求項３１に記載の方法。
33. 第１のトランジスタはＰチャネルトランジスタであり、第２のトランジスタはＮチャネルトランジスタである請求項３２に記載の方法。
34. メモリセルは静的ノイズマージンを有する静的ランダムアクセスメモリセルであることを特徴とすることと、第２電圧印加工程は静的ノイズマージンを増大させる工程であることを特徴とすることと、を含む請求項３１に記載の方法。
35. 第２電圧印加工程は第２のレベル未満の複数の電圧レベルから選択する工程であることを特徴とする請求項３１に記載の方法。

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