JP2020042878A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルからの読み出し時に、無駄に電力を消費することなく、ワード線の電源電圧を一時的に低下させるアシスト動作を実現させる。【解決手段】実施形態の半導体記憶装置は、相補的にデータを記憶する１対の記憶ノードを設けたメモリセル(１２)と、メモリセルに書き込まれるデータに基づいて相補的に駆動される１対のビット線(ＢＬｔ，ＢＬｂ)と、メモリセルのロウ選択を行なうワード線と、ワード線ＷＬを駆動するワード線ドライバ１１と、ワード線ドライバ１１の電源を断続制御可能なスイッチＰＴ１とを備え、、スイッチＰＴ１とワード線ドライバ１１を接続するノードａを隣接する複数の各ワード線ドライバ１１,１１，…の間で共有する。【選択図】図２

Description

本実施形態は、半導体記憶装置に関する。
複数のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルをを備える半導体記憶装置において、保持データの読み出し時に、セルを構成する個々のトランジスタの閾値電圧Ｖｔｈのばらつきによっては、ディスターブ不良により保持データが反転する、という不具合を生じることがある。
このような事態を避けるべく、読み出し時のワード線の動作電圧のレベルを、その後の書き込み時の同レベルに比して、動的に変化（低下）させるようにした技術が多く提案されている。
読み出し時にワード線の動作電圧を一時的に低下させる具体的な技術としては、電源電圧の異なる２電源を切替えて用いる方法（特許文献１など）、貫通電流が生じる分岐路を断続制御してＤＣレベルのレシオを変更する回路を付加する方法、電源電圧自体は同じだが電流値が異なる２経路を切替制御する方法等が存在する。
国際公開ＷＯ２００９／０４１４７１号
前述した方法は、電源回路の追加が必要となる、貫通電流の成分が増加する、動作の低速化により充放電電力が増加する等、それぞれに回路規模の増大や無駄な電力の消費を招いている。
本実施形態は、メモリセルからの読み出し時に、無駄に電力を消費することなく、ワード線の電源電圧を一時的に低下させるアシスト動作が実現可能な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、相補的にデータを記憶する１対の記憶ノードを設けたメモリセルと、前記メモリセルに書き込まれるデータに基づいて相補的に駆動される１対のビット線と、前記メモリセルのロウ選択を行なうワード線と、前記ワード線を駆動するワード線ドライバと、前記ワード線ドライバの電源を断続制御可能な第１のスイッチ部と、を備え、前記第１のスイッチ部と前記ワード線ドライバを接続するノードを複数の各ワード線ドライバの間で共有する。
図１は、実施形態に係る半導体記憶装置の一部の構成を抽出して示す模式図である。 図２は、実施形態に係るスイッチとワード線ドライバの回路構成を例示する図である。 図３は、図２の各部における動作信号波形を例示する図である。 図４は、実施形態に係るメモリセルの構成と読み出し時の動作波形を例示する図である。 図５は、実施形態に係る全ワード線に対応してノードａ0〜ａnを全共有状態とした場合の構成を接続スイッチを省略して示す図である。
以下、図面を参照して実施の形態について説明する。
図１は、実施形態に係る半導体記憶装置の一部の構成を抽出して示す模式図である。同図において、行列状に配列されたメモリセル（ＭＣ）１２，１２，…のアレイに対し、ロウ方向にワード線ＷＬ０，ＷＬ１，…が接続されており、各ワード線ＷＬ０，ＷＬ１，…の一方の端部にワード線ドライバ（ＷＬＤｖ）１１，１１，…が配置されている。
なお、各メモリセル１２，１２，…は、それぞれ複数のトランジスタを備えるものであるが、図１では複数のトランジスタをまとめて１つのブロックで表現している。複数のトランジスタの数は、例えば６個である場合を想定しているが、これに限らず、例えば８個であってもよいし、あるいはそれ以外の数であってもよい。
また図１では、説明の煩雑化を避けるため、メモリセル１２，１２，…をカラム方向に接続する複数のビット線対、各ビット線対の一方の端部に設けられるビット線対セレクタ等の記載を省略している。
ワード線ドライバ１１，１１，…のそれぞれには、当該ワード線ドライバの電源電圧ＶDDの断続を制御するスイッチとして、例えばＰチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）で構成されるトランジスタＰＴ１が設けられる。図１では、最下位置のワード線ＷＬ０のワード線ドライバ１１のみについて図示し、他のワード線では記載を図示を省略している。このトランジスタＰＴ１とワード線ドライバ１１とのノードａを、図示する如く、隣接する複数のワード線ＷＬ間で共有接続している。
図２は、各ワード線毎に設けられるスイッチとしてのトランジスタＰＴ１とワード線ドライバ１１の回路構成を例示する図である。ワード線ドライバ１１は、ＰチャネルＭＯＳＦＥＴでなるトランジスタＰＴ１１とＮチャネルＭＯＳＦＥＴでなるトランジスタＮＴ１１とで相補型回路を構成し、前記トランジスタＰＴ１のドレインがノードａを介してトランジスタＰＴ１１のソースと接続される。トランジスタＰＴ１のソースに電源電圧ＶDDが与えられ、同トランジスタＰＴ１のゲートに、電源制御信号ＰＮが与えられる。
ワード線ドライバ１１を構成するトランジスタＰＴ１１及びトランジスタＮＴ１１の各ゲートに、ワード線の制御信号ＷＬｂが入力され、その反転出力が後段のメモリセル１２のワード線ＷＬ（ＷＬ０，ＷＬ１，…）に与えられる。
前記トランジスタＰＴ１とトランジスタＰＴ１１とのノードａは、前述した如く、隣接する複数のワード線単位毎で共有接続している。隣接する複数のワード線を共有接続する単位数は、ノードａにおけるトランジスタＰＴ１１のソース側の容量Ｃｖｄｄと、出力側のワード線ＷＬの容量Ｃｗｌとの比によって決定される。
一例として、１本のワード線ＷＬに接続されるメモリセル１２，１２，…の数が２５６である場合に、そのワード線ＷＬの容量Ｃｗｌに対して、隣接する３２ロー分を単位として互いにノードａを接続した容量Ｃｄｖｖとする場合が挙げられる。
次に前記構成における動作について説明する。
図３は、図２の構成の各部における動作信号波形を例示する図である。
図３（Ａ）は、スイッチとなるトランジスタＰＴ１のゲートに与えられる電源制御信号ＰＮを示す。電源制御信号ＰＮは、当該ワード線ＷＬの読み出し及び書き込みを実行する期間の所定時間前にローレベルからハイレベルとなり、読み出しの期間を終えて書き込みの期間となるタイミングに合わせてローレベルとなる。
図３（Ｂ）は、ワード線ドライバ１１への入力として、当該ワード線ＷＬの読み出し及び書き込みを実行する期間にローレベルとなる制御信号ＷＬｂを示す。
その結果、ワード線ドライバ１１とワード線ドライバ１１のトランジスタＰＴ１１とのノードａにおいては、図３（Ｃ）に示すように読み出し期間となるまでの期間、電源電圧ＶDD、例えば１．２［Ｖ］を維持している。
その後、制御信号ＷＬｂがローレベルとなり、ワード線ドライバ１１の反転出力であるワード線ＷＬの電位が上がる過程で、本来の電源電圧ＶDD、例えば１．２［Ｖ］に対して、他の隣接するワード線ドライバ１１との間で共有接続されたノードａでの容量Ｃｖｄｄと、ワード線ＷＬの容量Ｃｗｌとの比に応じたチャージシェアにより一定量、例えば０．２［Ｖ］だけ降下する。
したがって、図３（Ｃ）及び図３（Ｄ）に示すように、読み出し時の期間中、ノードａ及びワード線ＷＬでの電位は、本来の電圧、例えば１．２［Ｖ］から一定量分だけ下がった１．０［Ｖ］を維持する。
その後、読み出し時の期間を終了し、書き込みの期間となる時点でトランジスタＰＴ１への電源制御信号ＰＮがローレベルとなると、前記チャージシェアの状態を終えて、ノードａ及びワード線ＷＬでの電位が本来の電圧、例えば１．２［Ｖ］に上昇する。この書き込みの期間において、ワード線ＷＬに接続されている各メモリセル１２，１２，…で書き込み処理が実行される。
書き込みの期間を終えると、制御信号ＷＬｂがハイレベルとなり、ワード線ドライバ１１の反転出力であるワード線ＷＬの電位が下がり、同ワード線ＷＬに接続されている各メモリセル１２，１２，…へのアクセスが、次の読み出しの期間となるまで一時的に停止される。
図４は、前述した電位となるように制御されたワード線ＷＬに接続されるメモリセル１２，１２，…の内の１つの構成と、その動作とを示す図である。
図４（Ａ）は、メモリセル１２の構成の一例を示す図である。同図（Ａ）は、メモリセル１２を６トランジスタのＣＭＯＳ型メモリセルで構成した例を示す。メモリセル１２は、ＰチャネルＭＯＳＦＥＴであるトランジスタＰＴ２１，ＰＴ２２と、ＮチャネルＭＯＳＦＥＴであるＮＴ２１〜ＮＴ２４とを含む。
トランジスタＰＴ２１は、ハイ側電源ノードＶＨと記憶ノードＮｂとの間に接続され、且つそのゲートが記憶ノードＮｔに接続される。トランジスタＮＴ２１は、記憶ノードＮｂとロー側電源ノードＶＬの間に接続され、且つそのゲートが記憶ノードＮｔに接続される。
トランジスタＰＴ２２は、ハイ側電源ノードＶＨと記憶ノードＮｔとの間に接続され、且つそのゲートが記憶ノードＮｂに接続される。トランジスタＮＴ２２は、記憶ノードＮｔとロー側電源ノードＶＬの間に接続され、且つそのゲートが記憶ノードＮｂに接続される。
トランジスタＮＴ２３は、ワード線ＷＬへの電圧にしたがって、記憶ノードＮｔをビット線ＢＬｔに結合する。トランジスタＮＴ２４は、ワード線ＷＬへの電圧にしたがって、記憶ノードＮｂをビット線ＢＬｂに結合する。
同図（Ａ）では、図中に示すように、ビットラインＢＬｔ，ＢＬｂが共にプリチャージされてハイ（Ｈ）レベルとなっており、記憶ノードＮｔがロー（Ｌ）レベル、記憶ノードＮｂがハイ（Ｈ）レベルに保持されている状態を例示している。
前記のようなＳＲＡＭのメモリセル１２の構成においては、特に図中に破線IVで示す範囲の２つのＮチャネルＭＯＳＦＥＴでなるトランジスタＮＴ２２，ＮＴ２３の能力比によってディスターブの耐性が決定される。
図４（Ｂ）は、参考までに、本実施形態のように読み出し時のワード線ＷＬの電位を規定の電源電圧から下げるようなアシスト制御を行なうことなしに動作させた場合の動作波形の例を示す。読み出しの期間の開始時に、ワード線ＷＬの電位とビット線ＢＬｔ，ＢＬｂの電位とが同程度となっているため、前記ディスターブの不良が生じると、記憶ノードＮｔが想定するレベルよりもハイレベルに引き上げられ、それを受けるトランジスタＮＴ２１により記憶ノードＮｂがローレベルに引き下げられて、結果的に記憶（保持）内容が反転された状態となっている。
図４（Ｃ）は、本実施形態において、読み出し時のワード線ＷＬの電位を規定の電源電圧から下げるアシスト制御を伴って動作させた場合の動作波形の例を示す。読み出しの期間中に、ワード線ＷＬの電位が、ビット線ＢＬｔ，ＢＬｂの電位より明らかに低いものとなるように制御されている。
そのため、トランジスタの個体差等により前記ディスターブの不良に対する耐性が低い場合でも、その時点でローレベルにある記憶ノード、この場合は記憶ノードＮｔがハイレベルに引き上げられることなく、相対するハイレベルにある記憶ノードＮｂも引き下げられてローレベルとなることなしに、記憶内容が正しく保持される。
なお、前記実施形態では、トランジスタＰＴ１とワード線ドライバ１１とのノードａを、隣接する複数のワード線ＷＬ毎に所定の単位数で共有して接続するものとして説明したが、共有して接続するワード線ＷＬの数は固定化せず、隣接する各ノードａ間をそれぞれスイッチを介して接続し、任意にノードａ間のスイッチの断続設定ができるものとしてもよい。
このようにノードａ間の接続状態を任意に設定可能とすることにより、当該半導体記憶装置の動作状態によって、前記トランジスタＰＴ１とワード線ドライバとを接続するノードａの容量とワード線ＷＬの容量との比を調整することができる。
図５は、半導体記憶装置に備えられる全ワード線ＷＬ０〜ＷＬｎに対応して、トランジスタＰＴ１-0〜PT-nとワード線ドライバ１１-0〜と１１-nを接続するノードａ0〜ａnをすべて接続して共有状態とした場合の構成を、接続するスイッチを省略して示す図である。
このように、ノードａ0〜ａnをすべて接続して共有状態とすることにより、読み出し時にはワード線ＷＬの電位を規定の電源電圧から最大限引き下げるアシスト制御を伴って動作させることができる。
以上詳述したように本実施形態によれば、メモリセルからの読み出し時に、無駄に電力を消費することなく、ワード線の電源電圧を一時的に低下させるアシスト動作が実現可能な半導体記憶装置を提供できる。
なお、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１１…ワード線ドライバ（ＷＬＤｖ）、１２…メモリセル（ＭＣ）、ＢＬｂ，ＢＬｔ…ビット線、ＮＴ１１，ＮＴ２１〜ＮＴ２４…トランジスタ（ＮチャネルＭＯＳＦＥＴ）、Ｎｂ，Ｎｔ…記憶ノード、ＰＴ１，ＰＴ１-1〜ＰＴ１-n，ＰＴ１１，ＰＴ２１，ＰＴ２２…トランジスタ（ＰチャネルＭＯＳＦＥＴ）、ＷＬ，ＷＬ０〜ＷＬｎ…ワード線

Claims (3)

  1. 相補的にデータを記憶する１対の記憶ノードを設けたメモリセルと、
    前記メモリセルに書き込まれるデータに基づいて相補的に駆動される１対のビット線と、
    前記メモリセルのロウ選択を行なうワード線と、
    前記ワード線を駆動するワード線ドライバと、
    前記ワード線ドライバの電源を断続制御可能な第１のスイッチ部と、
    を備え、
    前記第１のスイッチ部と前記ワード線ドライバを接続するノードを複数の各ワード線ドライバの間で共有する、半導体記憶装置。
  2. 前記ワード線ドライバは、前記第１のスイッチ部と前記ワード線ドライバを接続するノードの容量と前記ワード線の容量との比により、共有する数を決定する、
    請求項１記載の半導体記憶装置。
  3. 前記複数のワード線ドライバに所定の間隔で配置され、お互いの共有ノードの断続切替を可能として、前記第１のスイッチ部とワード線ドライバとを接続するノードの容量とワード線の容量との比を可変設定する第２のスイッチ部をさらに備える、
    請求項２記載の半導体記憶装置。
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