JP7196040B2

JP7196040B2 - 半導体記憶装置

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Publication number: JP7196040B2
Application number: JP2019159816A
Authority: JP
Inventors: グスル白
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2019-03-14
Filing date: 2019-09-02
Publication date: 2022-12-26
Anticipated expiration: 2039-09-02
Also published as: JP2020155196A

Description

本実施形態は、半導体記憶装置に関する。

ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の半導体記憶装置では、リード動作において、ダミーセルのセル電流を利用してビットセルに対するセンス動作のタイミングを制御することがある。このとき、ビットセルに対するセンス動作のタイミングを適正に制御することが望まれる。

特開２０１３－２０６５２９号公報

一つの実施形態は、ビットセルに対するセンス動作のタイミングを適正に制御できる半導体記憶装置を提供することを目的とする。

一つの実施形態によれば、ビットセルとダミーセルとワード線とダミーワード線とワード線ドライバとダミーワード線ドライバと第１の変調回路と第２の変調回路とを有する半導体記憶装置が提供される。ワード線は、ビットセルに電気的に接続されている。ダミーワード線は、ダミーセルに電気的に接続されている。ワード線ドライバは、ワード線に電気的に接続されている。ダミーワード線ドライバは、ダミーワード線に電気的に接続されている。第１の変調回路は、ワード線ドライバに電気的に接続されている。第２の変調回路は、ダミーワード線ドライバに電気的に接続されている。第１の変調回路は、第１のスイッチを有する。第１のスイッチは、ワード線ドライバの電源ノードを電源電位に電気的に接続する。第２の変調回路は、第２のスイッチと、第３のスイッチとを有する。第２のスイッチは、ダミーワード線ドライバの電源ノードを電源電位に電気的に接続する。第３のスイッチは、第２のスイッチの一端を第１のスイッチの一端に電気的に接続する。

図１は、実施形態にかかる半導体記憶装置の構成を示す図である。図２は、実施形態におけるビットセルの構成を示す図である。図３は、実施形態におけるダミーセルの構成を示す図である。図４は、実施形態にかかる半導体記憶装置の動作を示す波形図である。図５は、実施形態の第１の変形例におけるロウデコーダの構成を示す回路図である。図６は、実施形態の第１の変形例におけるロウデコーダの動作を示す波形図である。図７は、実施形態の第１の変形例におけるロウデコーダの実装形態を示す平面図である。図８は、実施形態の第２の変形例におけるロウデコーダの構成を示す回路図である。図９は、実施形態の第２の変形例におけるロウデコーダの実装形態を示す平面図である。図１０は、実施形態の第３の変形例にかかる半導体記憶装置の動作を示す波形図である。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体記憶装置は、例えばＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）であり、複数のビットセルを有する。複数のビットセルのそれぞれには、データを保持するために電力が継続的に供給され、低消費電力化・低電圧動作が要求され得る。各ビットセルへの電源電位が低電圧化すると、各ビットセルからデータをリードする際にデータが破壊されることがある。

具体的には、半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１の構成を示す図である。半導体記憶装置１は、ビットセルアレイ２、複数のワード線ＷＬ、複数の１対のビット線ＢＬｔ，ＢＬｂ、ロウデコーダ（ＲＤＥＣ）３、複数のセンスアンプ（Ｓ／Ａ）６、コントロールブロック７、ダミーワード線ＤＷＬ、ダミーセルＤＣ、ダミービット線ＤＢＬを有する。

図１では、図示の簡略化のため、ビットセルアレイ２において２ロウ×１カラムのビットセルＢＣの配列が示され、１カラム分のセンスアンプ６が示されている。ビットセルアレイ２では、ｎ，ｍをそれぞれ２以上の任意の整数とするとき、ｎロウ×ｍカラムのビットセルＢＣが配列されていてもよい。また、ｍカラムに対応してｍ個のセンスアンプ６が設けられてもよい。

ロウデコーダ３は、ワード線デコーダ（ＷＬＤＥＣ）３１、ダミーワード線ドライバ（ＤＷＬＤｒｉｖｅｒ）ＤＤＶ、複数のワード線ドライバ（ＷＬＤｒｉｖｅｒ）ＤＶ、及びワード線レベル変調回路（ＷＬレベル変調回路）３３を有する。コントロールブロック７は、内部パルス生成回路７１を有する。ワード線デコーダ３１は、内部パルス生成回路７１に電気的に接続された入力ノードを有する。ワード線デコーダ３１は、複数のワード線ドライバＤＶに電気的に接続された出力ノードを有する。内部パルス生成回路７１は、ダミービット線ＤＢＬに電気的に接続された第１の入力ノード、及びクロックＣＬＫを受ける第２の入力ノードを有する。内部パルス生成回路７１は、各センスアンプ６に電気的に接続された第１の出力ノード、及び、ワード線デコーダ３１及びダミーワード線ドライバＤＤＶに電気的に接続された第２の出力ノードを有する。複数のワード線ドライバＤＶは、複数のワード線ＷＬを介して複数のビットセルＢＣに接続されている。ダミーワード線ドライバＤＤＶは、ダミーワード線ＤＷＬを介してダミーセルＤＣに電気的に接続されている。

ワード線レベル変調回路３３は、各ワード線ドライバＤＶに電気的に接続されている。ワード線レベル変調回路３３は、各ワード線ドライバＤＶで生成される制御信号のレベルを変調する。ワード線レベル変調回路３３は、ワード線のレベルを段階的に変化させるように、各ワード線ドライバＤＶを制御してもよい。ワード線レベル変調回路３３は、各ワード線ドライバＤＶが後述するリードアシスト動作を行うように制御してもよい。

複数のワード線ＷＬは、それぞれロウ方向に延びているとともに、カラム方向に配列されている。各ワード線ＷＬは、同一ロウのビットセルＢＣに共通に接続される。ダミーワード線ＤＷＬは、ロウ方向に延びている。

各センスアンプ６は、一対のビット線ＢＬｔ，ＢＬｂを介して複数のビットセルＢＣに接続されている。センスアンプ６は、内部パルス生成回路７１からアクティブレベルのセンスアンプイネーブル信号ＳＡＥを受けた際に、カラムデコーダで選択されたカラムのデータを検知するセンス動作を行う。センスアンプ６は、ビット線ＢＬｔの電位とビットＢＬｂの電位との差分を取ることで、データを検知してもよい。センスアンプ６は、センス動作で検知されたデータを出力データＤａｔａＯｕｔとして出力する。

複数の一対のビット線ＢＬｔ，ＢＬｂは、それぞれカラム方向に延びているとともに、ロウ方向に配列されている。各一対のビット線ＢＬｔ，ＢＬｂは、同一カラムのビットセルＢＣに共通に接続される。ダミービット線ＤＢＬは、主として、カラム方向に延びている。

各ビットセルＢＣは、図２に示すように構成される。図２は、ビットセルＢＣの構成を示す図である。

ビットセルＢＣは、負荷トランジスタＴ３、Ｔ５、駆動トランジスタＴ４、Ｔ６及び転送トランジスタＴ１、Ｔ２を有する６トランジスタ型のＳＲＡＭセルである。負荷トランジスタＴ３と駆動トランジスタＴ４とはインバータＩＮＶ１を構成し、負荷トランジスタＴ５と駆動トランジスタＴ６とはインバータＩＮＶ２を構成する。インバータＩＮＶ１の出力端子は反転記憶ノードＮｃを介してインバータＩＮＶ２の入力端子に接続され、インバータＩＮＶ２の出力端子は記憶ノードＮｔを介してインバータＩＮＶ１の入力端子に接続されている。インバータＩＮＶ１とインバータＩＮＶ２は、フリップフロップを構成する。

フリップフロップの記憶ノードＮｔとビット線ＢＬｔとの間には、転送トランジスタＴ１が接続されている。フリップフロップの反転記憶ノードＮｃと反転ビット線ＢＬｂとの間には、転送トランジスタＴ２が接続されている。転送トランジスタＴ１、Ｔ２はそれぞれ、ワード線ドライバ４からワード線ＷＬにアクティブレベルの制御信号が供給された際にオンする。これにより、記憶ノードＮｔ及び反転記憶ノードＮｃとビット線ＢＬｔ及び反転ビット線ＢＬｂとがそれぞれ電気的に接続される。

また、ダミーセルＤＣは、図３に示すように構成される。図３は、ダミーセルＤＣの構成を示す図である。

ダミーセルＤＣは、ビットセルＢＣのレプリカであり、ビットセルＢＣに対応した構成を有する。ダミーセルＤＣは、負荷トランジスタＤＴ３、ＤＴ５、駆動トランジスタＤＴ４、ＤＴ６及び転送トランジスタＤＴ１、ＤＴ２を有する６トランジスタ型のＳＲＡＭセルに対応している。負荷トランジスタＤＴ３と駆動トランジスタＤＴ４とはインバータＤＩＮＶ１を構成し、負荷トランジスタＤＴ５と駆動トランジスタＤＴ６とはインバータＤＩＮＶ２を構成する。インバータＤＩＮＶ１の出力端子は反転記憶ノードＤＮｃを介してインバータＤＩＮＶ２の入力端子に接続され、インバータＤＩＮＶ２の出力端子は記憶ノードＤＮｔを介してインバータＤＩＮＶ１の入力端子に接続されている。インバータＤＩＮＶ１とインバータＤＩＮＶ２は、フリップフロップを構成する。

フリップフロップの記憶ノードＤＮｔとダミービット線ＤＢＬとの間には、転送トランジスタＤＴ１が接続されている。フリップフロップの反転記憶ノードＤＮｃと反転ビットノードＮ_ＢＬｂとの間には、転送トランジスタＤＴ２が接続されている。転送トランジスタＤＴ１、ＤＴ２はそれぞれ、ワード線ドライバ４からワード線ＷＬにアクティブレベルの制御信号が供給された際にオンする。これにより、記憶ノードＤＮｔ及び反転記憶ノードＤＮｃとダミービット線ＤＢＬ及び反転ビットノードＮ_ＢＬｂとがそれぞれ電気的に接続される。なお、反転ビットノードＮ_ＢＬｂは、ビットセルＢＣに接続される反転ビット線ＢＬｂに対応しており、フローティング状態になっていてもよい。

例えば、ビットセルＢＣにおいて、記憶ノードＮｔにＬレベルが保持され、反転記憶ノードＮｃにＨレベルが保持されている場合を例示する。リード動作において、転送トランジスタＴ１、Ｔ２がオンされると、記憶ノードＮｔ、Ｎｃに保持されたデータがビット線ＢＬｔ及び反転ビット線ＢＬｂへ転送される。これにより、ビットセルＢＣにより保持されたデータがビット線ＢＬｔ及び反転ビット線ＢＬｂを介してカラムデコーダ（図示せず）へ読み出される。

このとき、ビットセルＢＣへの電源電位が低電圧化すると、Ｈレベル及びＬレベルの判定レベルの電位も低電圧化する。これに伴い、転送トランジスタＴ１、Ｔ２がオンしてビット線ＢＬｔ及び反転ビット線ＢＬｂから記憶ノードＮｔ及び反転記憶ノードＮｃへ移動し得る電荷により、記憶ノードＮｔ及び／又は反転記憶ノードＮｃの電位が論理的に反転する可能性がある。すなわち、記憶ノードＮｔ及び／又は反転記憶ノードＮｃに保持されたデータが破壊される可能性がある。

それに対して、ワード線ドライバＤＶは、図４に実線の波形で示すように、リード動作期間ＴＰｒｄ中の期間ＴＰａｓｔにおいて、ワード線レベル変調回路３３の制御により、リードアシスト動作を行う。リードアシスト動作は、ビットセルＢＣに保持されたデータの破壊を抑制するための動作であり、転送トランジスタＴ１、Ｔ２のドライブ能力を下げるような動作を含む。図４は、半導体記憶装置１の動作を示す波形図である。

タイミングｔ１になると、ワード線ドライバＤＶは、ワード線ＷＬへ供給する制御信号のレベルをハイレベルＶ_Ｈ（例えば、１．２Ｖ）より低いリードアシストレベルＶ_ＲＡＳＴ（例えば、１．０Ｖ）に制御する。ワード線ドライバＤＶは、期間ＴＰａｓｔにおいて、ワード線ＷＬへ供給する制御信号のレベルをリードアシストレベルＶ_ＲＡＳＴに維持する。これにより、転送トランジスタＴ１、Ｔ２のゲート電圧が低く抑えられるので、転送トランジスタＴ１、Ｔ２のドライブ能力が下がる。これにより、ビット線ＢＬｔ及び反転ビット線ＢＬｂから記憶ノードＮｔ及び反転記憶ノードＮｃへの電荷の移動が抑制されるので、記憶ノードＮｔ及び／又は反転記憶ノードＮｃの電位が論理的に反転しにくくなる。すなわち、記憶ノードＮｔ及び／又は反転記憶ノードＮｃに保持されたデータの破壊を抑制できる。

ビット線ＢＬｔの電位がある程度下がったタイミングｔ２になると、記憶ノードＮｔ及び反転記憶ノードＮｃの電位が論理的に反転しにくくなっているため、ワード線ドライバＤＶは、ワード線ＷＬへ供給する制御信号のレベルをハイレベルＶ_Ｈに制御する。ワード線ドライバＤＶは、リード動作期間ＴＰｒｄ中の期間ＴＰｎｒｍにおいて、ワード線ＷＬへ供給する制御信号のレベルをハイレベルＶ_Ｈに維持する。これにより、記憶ノードＮｔ及び反転記憶ノードＮｃに保持されたデータがビット線ＢＬｔ及び反転ビット線ＢＬｂへ読み出され、反転ビット線ＢＬｂがＨレベルに維持されたままビット線ＢＬｔの電位がＬレベルに下がる。

このとき、ダミーセルＤＣのセル電流を利用してビットセルＢＣに対するセンス動作のタイミングを制御する。

例えば、ダミーワード線ドライバＤＤＶが、タイミングｔ１にダミーワード線へハイレベルＶ_Ｈの制御信号を供給し、リード動作期間ＴＰｒｄ中ダミーワード線をハイレベルＶ_Ｈに維持することが考えられる。この場合、ダミーセルＤＣにおける転送トランジスタＤＴ１、ＤＴ２のドライブ能力は下げていないので、ダミービットＤＢＬの電位は、ビット線ＢＬｔの電位よりも早くＬレベルに下がる。このため、ダミービットＤＢＬのセル電流に応じた電位をそのまま利用して内部パルス生成回路７１でセンスアンプイネーブル信号ＳＡＥを生成すると、ビット線ＢＬｔの電位と反転ビット線ＢＬｂの電位との差分がセンスアンプ６で検知するのに適切なレベルまで確保されないうちに、センスアンプイネーブル信号ＳＡＥがアクティブレベル（例えば、Ｈレベル）に立ち上がる。これにより、センスアンプ６が内部パルス生成回路７１からのセンスアンプイネーブル信号ＳＡＥに応じてセンス動作を行うと、センスアンプ６が適切にデータを検知することが困難になる（例えば、データ“１”を誤ってデータ“０”と検知してしまう）。

それに対して、ダミービット線ＤＢＬと内部パルス生成回路７１との間に、遅延素子の段数でその遅延量が予め設定され得るロジックディレイ回路を電気的に接続することが考えられる。この場合、ビットセルＢＣとロジックディレイ回路とは、製造プロセスによる回路素子のばらつきや電圧・温度などの動作環境の変動による変動特性が互いに異なるため、変動特性におけるワースト条件で動作できるような過剰なマージンが確保される。

すなわち、ロジックディレイ回路には、過剰なマージンに対応した過剰な遅延量が予め設定され得る。これにより、半導体記憶装置１におけるリード動作の開始から完了までのリード動作期間ＴＰｒｄが長時間化し、半導体記憶装置１の動作の高速化が困難になる可能性がある。

また、過剰に遅延されたタイミングでセンスアンプ６によるセンス動作が行われると、ビット線ＢＬｔの電位と反転ビット線ＢＬｂの電位との差分が適切なレベルを超えて大きくなり、センスアンプ６で無駄に電力が消費される可能性がある。

また、ロジックディレイ回路には、遅延量の設定可能な範囲を確保するために多数の遅延素子が搭載されることがあり、半導体記憶装置１の回路面積が増大する可能性がある。

そこで、本実施形態では、半導体記憶装置１において、ワード線ＷＬのレベルの変調時にダミーワード線ＤＷＬのレベルをワード線ＷＬのレベルに連動させて変調することで、ワード線ＷＬのレベルの変調時のセンス動作のタイミングの適切化を図る。

具体的には、半導体記憶装置１において、ロウデコーダ３は、ダミーワード線レベル変調回路（ＤＷＬレベル変調回路）３４をさらに有する。ダミーワード線レベル変調回路３４は、ダミーワード線ドライバＤＤＶに電気的に接続されている。ダミーワード線レベル変調回路３４は、ワード線レベル変調回路３３によるワード線ＷＬのレベルの変化パターンに対応した変化パターンでダミーワード線ＤＷＬを変化させるように、ダミーワード線ドライバＤＤＶを制御する。ダミーワード線レベル変調回路３４は、ダミーワード線ＤＷＬのレベルを段階的に変化させるように、ダミーワード線ドライバＤＤＶを制御してもよい。ダミーワード線レベル変調回路３４は、ダミーワード線ドライバＤＤＶがリードアシスト動作と同様の動作を行うように制御してもよい。

ダミーワード線ドライバＤＤＶは、図４に点線の波形で示すように、リード動作期間ＴＰｒｄ中の期間ＴＰａｓｔにおいて、ダミーワード線レベル変調回路３４の制御により、リードアシスト動作と同様の動作を行う。

タイミングｔ１になると、ダミーワード線ドライバＤＤＶは、ダミーワード線ＤＷＬへ供給する制御信号のレベルをハイレベルＶ_Ｈ（例えば、１．２Ｖ）より低いリードアシストレベルＶ_ＲＡＳＴ（例えば、１．０Ｖ）に制御する。ダミーワード線ドライバＤＤＶは、期間ＴＰａｓｔにおいて、ダミーワード線ＤＷＬへ供給する制御信号のレベルをリードアシストレベルＶ_ＲＡＳＴに維持する。これにより、ダミーセルＤＣにおける転送トランジスタＤＴ１，ＤＴ２のドライブ能力が下がり、ダミービット線ＤＢＬの電位は、ビット線ＢＬｔの電位と同様に緩やかに減少する。

ビット線ＢＬｔの電位がある程度下がったタイミングｔ２になると、ダミーワード線ドライバＤＤＶは、ダミーワード線ＤＷＬへ供給する制御信号のレベルをハイレベルＶ_Ｈに制御する。ダミーワード線ドライバＤＤＶは、リード動作期間ＴＰｒｄ中の期間ＴＰｎｒｍにおいて、ダミーワード線ＤＷＬへ供給する制御信号のレベルをハイレベルＶ_Ｈに維持する。これにより、ダミービット線ＤＢＬの電位は、ビット線ＢＬｔの電位と同様なやや急激な傾斜で減少する。

ビット線ＢＬｔ及びダミービット線ＤＢＬがほぼ同時にＬレベルに下がるタイミングｔ３の直前において、内部パルス生成回路７１は、センスアンプイネーブル信号ＳＡＥをノンアクティブレベル（例えば、Ｌレベル）からアクティブレベル（例えば、Ｈレベル）に立ち上げる。例えば、内部パルス生成回路７１は、Ｌレベルの判定閾値Ｖ_ｔｈＬを有し、ダミービット線ＤＢＬの電位と判定閾値Ｖ_ｔｈＬとをコンパレータ等で比較する。内部パルス生成回路７１は、ダミービット線ＤＢＬの電位が判定閾値Ｖ_ｔｈＬを下回ったことに応じて、センスアンプイネーブル信号ＳＡＥをアクティブレベルに立ち上げる。内部パルス生成回路７１は、センスアンプイネーブル信号ＳＡＥをセンスアンプ６へ供給する。

タイミングｔ３において、センスアンプ６は、アクティブレベルのセンスアンプイネーブル信号ＳＡＥに応じて、センス動作を行う。これにより、センスアンプ６は、適切にレベルに確保されたビット線ＢＬｔの電位と反転ビット線ＢＬｂの電位との差分を適切なタイミングで検知できる。

図４に示されるように、ダミーワード線ＤＷＬの変化パターンをワード線ＷＬの変化パターンに連動させることで、ダミーセルＤＣの動作をビットセルＢＣの動作に連動させることができ、それに応じて、ダミービット線ＤＢＬの電位変化をビット線ＢＬｔの電位変化にアナログ的に追従させることができる。すなわち、ビットセルＢＣとダミーセルＤＣとは、製造プロセスによる回路素子のばらつきや電圧・温度などの動作環境の変動による変動特性が互いに似ているため、確保すべきタイミングマージンを大幅に削減できる。これにより、半導体記憶装置１におけるリード動作の開始から完了までのリード動作期間ＴＰｒｄを短縮でき、半導体記憶装置１の動作を容易に高速化できる。

また、適切なタイミングでセンスアンプ６によるセンス動作を行うことができるので、ビット線ＢＬｔの電位と反転ビット線ＢＬｂの電位との差分が適切なレベルでセンス動作を行うことができ、センスアンプ６を低消費電力化できる。

また、ダミービット線ＤＢＬと内部パルス生成回路７１との間にロジックディレイ回路を設ける必要がないので、半導体記憶装置１の回路面積の増大を抑制できる。

以上のように、半導体記憶装置１において、ワード線ＷＬのレベルの変調時にダミーワード線ＤＷＬのレベルをワード線ＷＬのレベルに連動させて変調する。これにより、ワード線ＷＬのレベルの変調時のセンス動作のタイミングを適切化できる。

なお、図５に示すように、半導体記憶装置１ｉのロウデコーダ３ｉにおける複数のワード線ドライバＤＶ、ダミーワード線ドライバＤＶＶ、ワード線レベル変調回路３３、及びダミーワード線レベル変調回路３４は、チャージシェア型の回路で構成されてもよい。図５は、実施形態の第１の変形例におけるロウデコーダ３ｉの構成を示す回路図である。図５では、ワード線ＷＬが１２８本設けられる場合について例示しているが、ワード線ＷＬの本数は、１２８本より少なくてもよいし、１２８本より多くてもよい。

ロウデコーダ３ｉは、ダミードライバブロック３４１ｉ、ドライバブロック３３１ｉ、及びドライバブロック３３２ｉを有する。

ドライバブロック３３１ｉは、スイッチＳＷ１１及び複数のワード線ドライバＤＶ＜０＞～ＤＶ＜６３＞を含む。スイッチＳＷ１１は、ワード線ドライバＤＶ＜０＞～ＤＶ＜６３＞の各電源ノードを電源電位に接続する。複数のワード線ドライバＤＶ＜０＞～ＤＶ＜６３＞の電源ノードが共通接続された共通電源ノードは、寄生容量として容量Ｃｄｒｖを有する。これにより、共通電源ノードの容量Ｃｄｒｖには、電源電位に応じた電荷が蓄積され得る。スイッチＳＷ１１は、ＰＭＯＳトランジスタＴ１１を含む。ＰＭＯＳトランジスタＴ１１は、ソースが電源電位に電気的に接続され、ゲートがワード線デコーダ３１に電気的に接続され、ドレインがワード線ドライバＤＶ＜０＞～ＤＶ＜６３＞の共通電源ノードに電気的に接続されている。

ドライバブロック３３２ｉは、スイッチＳＷ１２及び複数のワード線ドライバＤＶ＜６４＞～ＤＶ＜１２７＞を含む。スイッチＳＷ１２は、ワード線ドライバＤＶ＜６４＞～ＤＶ＜１２７＞の各電源ノードを電源電位に接続する。複数のワード線ドライバＤＶ＜６４＞～ＤＶ＜１２７＞の電源ノードが共通接続された共通電源ノードは、寄生容量として容量Ｃｄｒｖを有する。これにより、共通電源ノードの容量Ｃｄｒｖには、電源電位に応じた電荷が蓄積され得る。スイッチＳＷ１２は、ＰＭＯＳトランジスタＴ１２を含む。ＰＭＯＳトランジスタＴ１２は、ソースが電源電位に電気的に接続され、ゲートがワード線デコーダ３１に電気的に接続され、ドレインがワード線ドライバＤＶ＜６４＞～ＤＶ＜１２７＞の共通電源ノードに電気的に接続されている。

ダミードライバブロック３４１ｉは、スイッチＳＷ２、スイッチＳＷ３、及びダミーワード線ドライバＤＤＶを含む。スイッチＳＷ２は、ダミーワード線ドライバＤＤＶの電源ノードを電源電位に接続する。ダミーワード線ドライバＤＤＶの電源ノードは、寄生容量として容量Ｃｄｄｒｖを有する。これにより、電源ノードの容量Ｃｄｄｒｖには、電源電位に応じた電荷が蓄積され得る。スイッチＳＷ２は、ＰＭＯＳトランジスタＤＴ１１を含む。ＰＭＯＳトランジスタＤＴ１１は、ソースが電源電位に電気的に接続され、ゲートがワード線デコーダ３１に電気的に接続され、ドレインがダミーワード線ドライバＤＤＶの電源ノードに電気的に接続されている。

スイッチＳＷ３は、ドライバブロック３３１ｉ及びドライバブロック３３２ｉのうちワード線の駆動に用いられていなドライバブロックを選択して接続する。

例えば、ドライバブロック３３１ｉがワード線の駆動に用いられている場合、スイッチＳＷ３は、一点鎖線で示す状態に切り替えられ、ダミードライバブロック３４１ｉにおけるダミーワード線ドライバＤＤＶの電源ノードをドライバブロック３３１ｉの共通電源ノードに電気的に接続する。これにより、ダミードライバブロック３４１ｉとドライバブロック３３２ｉとの間でチャージ（電荷）をシェアすることが可能である。

このとき、ダミードライバブロック３４１ｉ及びドライバブロック３３２ｉでは、スイッチＳＷ２、スイッチＳＷ３、スイッチＳＷ１２を含む構成がダミーワード線レベル変調回路３４として機能する。すなわち、容量Ｃｄｄｒｖ及び容量Ｃｄｒｖの合成容量とワード線ＷＬ＜６４＞～ＷＬ＜１２７＞の容量Ｃｗｌの合成容量との比に応じて電荷が再配分され、ワード線ＷＬの電位がハイレベルＶ_Ｈ（例えば、１．２Ｖ）より低いリードアシストレベルＶ_ＲＡＳＴ（例えば、１．０Ｖ）に制御される。また、ドライバブロック３３１ｉでは、容量Ｃｄｒｖとワード線ＷＬ＜０＞～ＷＬ＜６３＞の容量Ｃｗｌの合成容量との比に応じて電荷が再配分され、ワード線ＷＬの電位がハイレベルＶ_Ｈ（例えば、１．２Ｖ）より低いリードアシストレベルＶ_ＲＡＳＴ（例えば、１．０Ｖ）に制御される。

より具体的には、図６に示すように、タイミングｔ１１より前の期間において、トランジスタＴ１２，ＤＴ１１がオン状態に維持され、容量Ｃｄｄｒｖ，容量Ｃｄｒｖにそれぞれ電荷が蓄積され得る。

タイミングｔ１１において、トランジスタＴ１２，ＤＴ１１がオフする。

タイミングｔ１２において、ダミードライバブロック３４１ｉにおけるダミーワード線ドライバＤＤＶとドライバブロック３３１ｉにおける選択ワード線に対応したワード線ドライバＤＶとへＬレベルの制御信号が供給される。また、ダミードライバブロック３４１ｉにおけるスイッチＳＷ３が（例えば、図５に一点鎖線で示す状態に）オンされる。

タイミングｔ１３において、ダミードライバブロック３４１ｉ及びドライバブロック３３２ｉにおいて、容量Ｃｄｄｒｖ及び容量Ｃｄｒｖの合成容量とワード線ＷＬ＜６４＞～ＷＬ＜１２７＞の容量Ｃｗｌの合成容量との比に応じて電荷が再配分されるチャージシェア動作が行われる。これにより、ワード線ドライバＤＶの共通電源ノードとダミーワード線ドライバＤＤＶの電源ノードとが、例えばハイレベルＶ_Ｈより所定レベル低いリードアシストレベルＶ_ＲＡＳＴになる。これにより、例えば期間ＴＰａｓｔにおいて、ダミーワード線ドライバＤＤＶがリードアシスト動作と同様の動作を行う（図４参照）。また、ドライバブロック３３１ｉにおいて、容量Ｃｄｒｖとワード線ＷＬ＜０＞～ＷＬ＜６３＞の容量Ｃｗｌの合成容量との比に応じて電荷が再配分されるチャージシェア動作が行われる。これにより、ワード線ドライバＤＶの共通電源ノードが、例えばハイレベルＶ_Ｈより所定レベル低いリードアシストレベルＶ_ＲＡＳＴになる。これにより、例えば期間ＴＰａｓｔにおいて、ワード線ドライバＤＶがリードアシスト動作を行う（図４参照）。

タイミングｔ１４において、スイッチＳＷ３がオフし、トランジスタＴ１２，ＤＴ１１がオンする。

タイミングｔ１４より後の期間において、トランジスタＴ１２，ＤＴ１１がオン状態に維持され、ワード線ドライバＤＶの共通電源ノードとダミーワード線ドライバＤＤＶの電源ノードとが、例えばハイレベルＶ_Ｈになる。

図５に戻って、例えば、ドライバブロック３３２ｉがワード線の駆動に用いられている場合、スイッチＳＷ３は、点線で示す状態に切り替えられ、ダミードライバブロック３４１ｉにおけるダミーワード線ドライバＤＤＶの電源ノードをドライバブロック３３２ｉの共通電源ノードに電気的に接続する。これにより、ダミードライバブロック３４１ｉとドライバブロック３３１ｉとの間でチャージ（電荷）をシェアすることが可能である。

このとき、ダミードライバブロック３４１ｉ及びドライバブロック３３１ｉでは、スイッチＳＷ２、スイッチＳＷ３、スイッチＳＷ１１を含む構成がダミーワード線レベル変調回路３４として機能する。すなわち、容量Ｃｄｄｒｖ及び容量Ｃｄｒｖの合成容量とワード線ＷＬ＜０＞～ＷＬ＜６３＞の容量Ｃｗｌの合成容量との比に応じて電荷が再配分され、ワード線ＷＬの電位がハイレベルＶ_Ｈ（例えば、１．２Ｖ）より低いリードアシストレベルＶ_ＲＡＳＴ（例えば、１．０Ｖ）に制御される。また、ドライバブロック３３２ｉでは、容量Ｃｄｒｖとワード線ＷＬ＜６４＞～ＷＬ＜１２７＞の容量Ｃｗｌの合成容量との比に応じて電荷が再配分され、ワード線ＷＬの電位がハイレベルＶ_Ｈ（例えば、１．２Ｖ）より低いリードアシストレベルＶ_ＲＡＳＴ（例えば、１．０Ｖ）に制御される。

このように、ダミーワード線レベル変調回路３４（図１参照）は、スイッチＳＷ３の接続切替えに応じて、時分割的に、ワード線レベル変調回路３３の異なる一部の構成を共有して構成される。これにより、ロウデコーダ３ｉの回路面積を容易に低減できる。

また、この場合、ロウデコーダ３ｉにおけるダミードライバブロック３４１ｉ、ドライバブロック３３１ｉ、及びドライバブロック３３２ｉは、図７に示すように、ロウデコーダ３ｉの配置領域において、互いに近接して配置されてもよい。図７は、実施形態の第１の変形例におけるロウデコーダ３ｉの実装形態を示す平面図である。これにより、ロウデコーダ３ｉのレイアウト面積を容易に低減できる。

あるいは、半導体記憶装置１ｊのロウデコーダ３ｊにおける複数のワード線ドライバＤＶ、ダミーワード線ドライバＤＶＶ、ワード線レベル変調回路３３、及びダミーワード線レベル変調回路３４は、図８に示すようなチャージシェア型の回路で構成されてもよい。図８は、実施形態の第２の変形例におけるロウデコーダ３ｊの構成を示す回路図である。ロウデコーダ３ｊは、ダミードライバブロック３４１ｉ、ドライバブロック３３１ｊ、ドライバブロック３３２ｊ、及び複数のドライバブロック３３３ｊ－＜０＞～３３３ｊ－＜１２５＞を有する。ドライバブロック３３１ｊは、図５に示すドライバブロック３３１ｉにおける複数のワード線ドライバＤＶ＜０＞～ＤＶ＜６３＞をワード線ドライバＤＶ＜１２７＞で置き換えることで得られる。ドライバブロック３３２ｊは、図５に示すドライバブロック３３２ｉにおける複数のワード線ドライバＤＶ＜６４＞～ＤＶ＜１２７＞をワード線ドライバＤＶ＜１２６＞で置き換えることで得られる。

ドライバブロック３３３ｊ－＜０＞～３３３ｊ－＜１２５＞は、それぞれ、１つのワード線ドライバＤＶ＜０＞～ＤＶ＜１２５＞を含む。

ドライバブロック３３３ｊ－＜０＞～３３３ｊ－＜１２５＞のうち偶数番目のドライバブロック３３３ｊにおけるワード線ドライバＤＶの電源ノードは、ドライバブロック３３１ｉにおける共通電源ノードに電気的に接続されている。これにより、図５に示すドライバブロック３３１ｉと同様の回路構成が実現され得る。

ドライバブロック３３３ｊ－＜０＞～３３３ｊ－＜１２５＞のうち奇数番目のドライバブロック３３３ｊにおけるワード線ドライバＤＶの電源ノードは、ドライバブロック３３２ｉにおける共通電源ノードに電気的に接続されている。これにより、図５に示すドライバブロック３３２ｉと同様の回路構成が実現され得る。

また、この場合、ロウデコーダ３ｊにおけるダミードライバブロック３４１ｉ、ドライバブロック３３１ｊ、ドライバブロック３３２ｊ、及び複数のドライバブロック３３３ｊ－＜０＞～３３３ｊ－＜１２５＞は、図９に示すように、ロウデコーダ３ｊの配置領域において、互いに近接して配置されてもよい。図９は、実施形態の第２の変形例におけるロウデコーダ３ｊの実装形態を示す平面図である。すなわち、図９に示す構成では、ドライバブロック３３１ｉと同様の回路構成とドライバブロック３３２ｉと同様の回路構成とが交互に分割配置されていると見なすことができる。これにより、ドライバブロック３３１ｉと同様の回路構成とドライバブロック３３２ｉと同様の回路構成とで、ワード線デコーダ３１からの配線長を揃えることができ、配線の伝送遅延等の回路特性を均等化できる。

あるいは、図１０に示すように、ワード線レベル変調回路３３及びダミーワード線レベル変調回路３４でそれぞれ変調されるワード線ＷＬ及びダミーワード線ＤＷＬの電圧波形は、多段階的に変化する電圧波形であってもよい。図１０は、実施形態の第３の変形例にかかる半導体記憶装置の動作を示す波形図である。

図１０（ａ）では、期間ＴＰ１において、ＬレベルＶ_Ｌから徐々にＨレベルＶ_Ｈに上がっていき、期間ＴＰ２において、ＨレベルＶ_Ｈに維持され、期間ＴＰ３において、ＨレベルＶ_Ｈより高いライトアシストレベルＶ_ＷＡＳＴに制御される。あるいは、図１０（ｂ）では、期間ＴＰ１において、ＨレベルＶ_Ｈより低いリードアシストレベルＶ_ＲＡＳＴに制御され、期間ＴＰ２において、ＨレベルＶ_Ｈに維持され、期間ＴＰ３において、ＨレベルＶ_Ｈより高いライトアシストレベルＶ_ＷＡＳＴに制御される。このような変調についても、実施形態の考え方を適用可能であり、実施形態と同様の効果を実現できる。

なお、ライトアシストレベルＶ_ＷＡＳＴは、ライトアシスト動作が行われるようなレベルである。ライトアシスト動作は、ビットセルＢＣへのデータの書き込みを促進するための動作であり、転送トランジスタＴ１，Ｔ２，ＤＴ１，ＤＴ２のドライブ能力を上げるような動作を含む。すなわち、ライトアシスト動作により、ワード線ＷＬのレベルを上げることで転送トランジスタＴ１、Ｔ２のドライブ能力を上げることができ、ダミーワード線ＤＷＬのレベルを上げることで転送トランジスタＤＴ１、ＤＴ２のドライブ能力を上げることができる。これにより、ビットセルＢＣの記憶ノードＮｔ及び反転記憶ノードＮｃへのデータの書き込みを促進できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ｉ，１ｊ半導体記憶装置、６センスアンプ、３２内部パルス生成回路、３３ワード線レベル変調回路、３４ダミーワード線レベル変調回路、ＢＣビットセル、ＤＣダミーセル、ＤＤＶダミーワード線ドライバ、ＤＶワード線ドライバ、ＤＷＬダミーワード線、ＷＬワード線。

Claims

ビットセルと、
ダミーセルと、
前記ビットセルに電気的に接続されたワード線と、
前記ダミーセルに電気的に接続されたダミーワード線と、
前記ワード線に電気的に接続されたワード線ドライバと、
前記ダミーワード線に電気的に接続されたダミーワード線ドライバと、
前記ワード線ドライバに電気的に接続された第１の変調回路と、
前記ダミーワード線ドライバに電気的に接続された第２の変調回路と、
を備え、
前記第１の変調回路は、前記ワード線ドライバの電源ノードを電源電位に電気的に接続する第１のスイッチを有し、
前記第２の変調回路は、
前記ダミーワード線ドライバの電源ノードを電源電位に電気的に接続する第２のスイッチと、
前記第２のスイッチの一端を前記第１のスイッチの一端に電気的に接続する第３のスイッチと、
を有する
半導体記憶装置。
前記ビットセルに電気的に接続されたビット線と、
前記ダミーセルに電気的に接続されたダミービット線と、
前記ビット線に電気的に接続されたセンスアンプと、
入力側が前記ダミービット線に電気的に接続されるとともに入力側でクロックを受け、出力側が前記センスアンプ及び前記ダミーワード線ドライバに電気的に接続されたパルス生成回路と、
をさらに備えた
請求項１に記載の半導体記憶装置。
前記第１の変調回路は、前記ワード線のレベルを第１のパターンで変化させ、
前記第２の変調回路は、前記ダミーワード線のレベルを前記第１のパターンに対応した第２のパターンで変化させる
請求項１又は２に記載の半導体記憶装置。
前記第１の変調回路は、前記ワード線のレベルを段階的に変化させ、
前記第２の変調回路は、前記ダミーワード線のレベルを段階的に変化させる
請求項３に記載の半導体記憶装置。
前記半導体記憶装置は、複数の前記ワード線と複数の前記ワード線ドライバとを備え、
前記複数のワード線は、複数の第１のワード線と複数の第２のワード線とを含み、
前記複数のワード線ドライバは、
前記複数の第１のワード線に電気的に接続された第１のワード線ドライバ群と、
前記複数の第２のワード線に電気的に接続された第２のワード線ドライバ群と、
を含む
請求項１から４のいずれか１項に記載の半導体記憶装置。
前記ダミーワード線ドライバと前記第１のワード線ドライバ群と前記第２のワード線ドライバ群とは、互いに近接して配置されている
請求項５に記載の半導体記憶装置。
前記第１のワード線ドライバ群と前記第２のワード線ドライバ群とは、交互に分割配置されている
請求項６に記載の半導体記憶装置。