JP2007109325A - 半導体メモリデバイス - Google Patents

Abstract

【課題】動作の時間短縮、効率化を図る。
【解決手段】メモリセルアレイ１を構成する複数のメモリセルＭＣを相互接続する線として、複数の書き込みワード線ＷＷＬ、複数の読み出しワード線ＲＷＬ、複数の書き込みビット線ＷＢＬおよび複数の読み出しビット線ＲＢＬを備え、複数の読み出しビット線ＲＢＬごとに接続され、隣接する所定数の読み出しビット線ＲＢＬを単位として電圧センシングを行う複数の第１センスアンプ回路（読み出し回路７に内蔵）と、同一メモリセルが接続されている書き込みビット線ＷＢＬと読み出しビット線とのビット線対ごとに、当該ビット線対間に接続され、一度に全てのビット線対を電圧センスする複数の第２センスアンプ回路２０とを有する。
【選択図】図２

Description

本発明は、メモリセルアレイを構成する複数のメモリセルを相互接続する線として、複数の書き込みワード線、複数の読み出しワード線、複数の書き込みビット線および複数の読み出しビット線を備える半導体メモリデバイスに関する。

ワード線とビット線のそれぞれが、書き込み用と読み出し用に分かれているメモリセルとしては、メモリセル内の素子が３つのトランジスタ（Ｔ）からなる３Ｔ型ＤＲＡＭセルが知られている（たとえば特許文献１および２参照）。

この特許文献に記載されたメモリセルアレイは、書き込みワード線が、メモリセル行に共通なワード線（以下、グローバル書き込みワード線という）と、メモリセル行ごとに複数設けられているワード線（以下、ローカル書き込みワード線という）とからなる。グローバル書き込みワード線と、複数のローカル書き込みワード線との間に、各ローカル書き込みワード線を出力に接続し、上記共通のグローバル書き込みワード線が一方入力に接続されている２入力ＡＮＤゲート回路が複数設けられている。そして、ＡＮＤゲート回路の他方入力に列方向に配線されている選択線が接続され、これが行方向に間隔をおいて複数本設けられている。
複数の選択線はセレクタ回路により制御され、書き込み時に、その一部が活性化される。このため書き込みはメモリセル行の一部のセルに限定される。そして、この限定されるセル範囲を順次変えながら書き込みを行う。

通常、３Ｔ型ＤＲＡＭセルでは、書き込み動作を行うと、同一ワード線に接続されている他のメモリセルの記憶データを破壊することがある。
そのため上記特許文献ではワード線を分割して書き込み対象のローカル書き込みワード線のみ活性化することによって、メモリセルへの書き込み動作時にデータ破壊が生じない。よって、破壊データを再書き込みするために事前に行うセル記憶データを読み出す動作が不要になり、メモリセルへの書き込み動作簡易化、高速化が可能である。
特開平１０−１３４５６５号公報 米国特許ＵＳＰ５０２９１４１

このように、上記特許文献に記載されているメモリでは、メモリセルへの書き込み単位が、ローカル書き込みワード線が接続されている一部のメモリセルに限定される。このことは、他のメモリセル単位のデータを破壊しないという点では利点であるが、その一方で、リフレッシュ動作時に必須となる、メモリセルデータの一時読み出し、当該読み出しデータの再書き込み動作もローカル書き込みワード線が接続されている一部のメモリセル単位に限定される。
リフレッシュ動作はデータ保持時も定期的に行うため、その時間短縮、効率化は消費電力低減の面から重要である。しかし、上記特許文献に記載されている技術では、リフレッシュ動作に時間を要し、動作の時間短縮、効率化が不十分である。

本発明が解決しようとする課題は、ワード線とビット線が書き込み用と読み出し用に分かれているメモリセルを有する半導体メモリデバイスにおいて、動作の時間短縮、効率化を図ることである。

本発明に係る半導体メモリデバイスは、メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、アンプトランジスタ、選択トランジスタ、キャパシタおよびストレージノードを有し、前記書き込みトランジスタのソース・ドレイン領域の一方が前記書き込みビット線に接続され、他方が前記ストレージノードに接続され、ゲートが前記書き込みワード線に接続され、前記アンプトランジスタのドレインが前記選択トランジスタのソースに接続され、ソースがコモンソース線に接続され、ゲートが前記ストレージノードに接続され、前記選択トランジスタのドレインが前記読み出しビット線に接続され、ゲートが前記読み出しワード線に接続され、前記書き込みビット線と前記読み出しビット線のそれぞれが複数設けられて、前記メモリセルアレイ内で列方向に並ぶ複数のメモリセルを共通接続し、前記複数の読み出しビット線ごとに接続され、隣接する所定数の読み出しビット線を単位として電圧センシングを行う複数の第１センスアンプ回路と、同一メモリセルが接続されている書き込みビット線と読み出しビット線とのビット線対ごとに、当該ビット線対間に接続され、一度に全てのビット線対を電圧センスする複数の第２センスアンプ回路とを有する。
本発明では好適に、前記第１センスアンプ回路がシングルエンド型のセンスアンプ回路であり、前記第２センスアンプ回路がクロス・カップル・ラッチ型センスアンプ回路である。

本発明では好適に、前記第１センスアンプ回路を読み出し動作時に活性化させる第１センスアンプイネーブル信号と、前記第２センスアンプ回路をリフレッシュ動作時にのみに単独動作させる第２センスアンプイネーブル信号とを生成する制御回路をさらに有する。
本発明では好適に、前記メモリセルアレイと前記第２センスアンプ回路とが接続されている前記読み出しビット線と、前記第１センスアンプ回路との間に、書き込み動作期間にオンし、前記リフレッシュ動作中、オフする読み出しビット線のスイッチ手段と、前記書き込みビット線のスイッチ手段と前記読み出しビット線のスイッチ手段とを制御する選択信号を、書き込みおよび読み出しの動作時に活性可能とし、前記リフレッシュ動作中に活性不能とする選択信号生成回路とをさらに有する。
また、本発明では好適に、前記複数の書き込みワード線の各々が、１本のグローバル書き込みワード線と、前記メモリセルを共通接続する複数のローカル書き込みワード線とを含み、アドレス信号を入力してデコードし、複数のローカルワード線選択信号を生成するアドレスデコーダを有し、前記グローバル書き込みワード線が一方入力に接続され、１つのローカルワード線選択信号が他方入力に接続され、１つのローカル書き込みワード線が出力に接続されている２入力ＡＮＤゲート回路を複数設け、前記アドレスデコーダは、前記複数のローカルワード線選択信号の一部を活性化することによって、前記複数のローカル書き込みワード線の一部を活性化する。
前記アドレスデコーダは、好適に、前記第２センスアンプ回路を動作させる信号を入力し、当該信号の入力期間中は、前記複数のローカルワード線選択信号の全てを活性化する。

本発明によれば、動作の時間短縮、効率化を図ることできるという利点がある。

本発明は、ワード線とビット線が、それぞれデータの書き込み用と読み出し用に分離されているメモリセルを有する半導体メモリデバイスに広く適用可能である。このようなメモリセルとしては、いわゆるゲインセルと称される電荷増幅出力タイプのＤＲＡＭセル、２ポートＳＲＡＭなどがある。以下、ゲインセルを有する半導体メモリデバイスを例として、本発明の実施形態を、図面を参照して説明する。

＜セル構成＞
図１（Ａ）に、３Ｔ型メモリセル（ゲインセル）の等価回路を示す。
図示のメモリセルＭＣａは、１つの書き込みトランジスタＷＴと、２つの読み出しトランジスタ、すなわち選択トランジスタＳＴおよびアンプトランジスタＡＴとを有する。

書き込みトランジスタＷＴのソース・ドレイン領域の一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。
アンプトランジスタＡＴのソースが接地電圧（コモンソース線ＣＳＬ）に接続され、ドレインが選択トランジスタＳＴのソースに接続され、ゲートがストレージノードＳＮに接続されている。
選択トランジスタＳＴのドレインが読み出しビット線ＲＢＬに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。

この３Ｔ型ＤＲＡＭの動作について説明する。
書き込みは、書き込みワード線ＷＷＬをオン、すなわちハイレベルに立ち上げて、書き込みトランジスタＷＴを活性化する。セルに“１”データを格納する場合には、書き込みビット線ＷＢＬを電源電圧Ｖddに、セルに“０”データを格納する場合には、書き込みビット線ＷＢＬを０[Ｖ]に設定する。これによって、ストレージノードＳＮに所望の電圧が与えられる。
蓄積電荷は、主に書き込みトランジスタＷＴのソース側拡散層と基板およびゲート間の容量と、アンプトランジスタＡＴのＭＯＳゲート容量に蓄積される。

書き込み後は書き込みワード線ＷＷＬをオフ、すなわちローレベルに立ち下げて、書き込みトランジスタＷＴをオフする。これによって、ストレージノードＳＮはフローティングとなり、蓄積電荷は保持される。

読み出し時は、読み出しビット線ＲＢＬをプリチャージした後、読み出しワード線ＲＷＬを選択する。
セルに“１”データが書き込まれている場合には、アンプトランジスタＡＴと選択トランジスタＳＴの両方がオンとなることから、読み出しビット線ＲＢＬは、コモンソース線ＣＳＬの電圧、たとえば接地電圧に接続され、読み出しビット線ＲＢＬの電圧は低下する。
セルに“０”データが書き込まれている場合には、選択トランジスタＳＴはオン可能となるが、アンプトランジスタＡＴがオフ状態を維持することから、読み出しビット線ＲＢＬは接地電圧に接続されず、読み出しビット線ＲＢＬの電圧は変化しない。
読み出しビット線ＲＢＬの電圧の変化を、後述する第１センスアンプ回路で判別する。

図１（Ｂ）に、図１（Ａ）の変形例を示す。
このメモリセルＭＣｂは、図１（Ａ）に示す３Ｔ型メモリセルＭＣａに、可変容量キャパシタＣを追加したものである。
可変容量キャパシタＣは、図示例のものに限定されないが、ここではＮ型チャネルのＭＯＳ（ＮＭＯＳ）トランジスタから構成されている。
このＮＭＯＳトランジスタのゲートがストレージノードＳＮに接続され、２つのソース・ドレイン領域の一方が、読み出し時（データ出力時）にハイレベル電圧が印加される読み出しワード線ＲＷＬに接続されている。可変容量キャパシタＣを構成するＮＭＯＳトランジスタの２つのソース・ドレイン領域をショートしてもよいが、ここではオープンとなっている。

このメモリセルＭＣｂの基本動作は、図１（Ａ）と同様である。
読み出し時に読み出しワード線ＲＷＬがハイレベルに立ち上がるとき、可変容量キャパシタＣはストレージノードＳＮの昇圧キャパシタとして機能する。
可変容量キャパシタＣは“１”データ保持時と“０”データ保持時で、その容量値が可変となる。つまり、“１”データ保持時にはアンプトランジスタＡＴの電圧が相対的に高いことから、読み出しワード線ＲＷＬをハイレベルに立ち上げたとき、ＮＭＯＳトランジスタ（可変容量キャパシタＣ）にチャネルが形成される。一方、“０”データ保持時にはチャネル容量は生成されない。この差により、昇圧後にストレージノード電圧差ＳＮを拡大する作用があり、アンプトランジスタＡＴの動作マージンを拡大する。このため誤動作しにくいメモリセルが実現できる。

図２に、半導体メモリデバイスのブロック図を示す。
図２に示すメモリセルアレイ１は、メモリセルＭＣ（ＭＣａまたはＭＣｂ）をマトリクス状に多数配置している。なお、図ではメモリセルＭＣａの等価回路が示されている。

メモリセルアレイ１は通常１つのメモリセル行ごとに書き込みワード線および読み出しワード線を備えるが、ここでは書き込みワード線が、グローバル書き込みワード線ＧＷＷＬと、ローカル書き込みワード線ＬＷＷＬとに分けて設けられている。
グローバル書き込みワード線ＧＷＷＬは行方向に、メモリセルアレイ１内で長く配置されている。これに対し、ローカル書き込みワード線ＬＷＷＬは所定数ＫのメモリセルＭＣごとに設けられ、行方向に短い配線長を有する。
図２では上記所定数Ｋ＝４であり、以下、このようにローカル書き込みワード線ＬＷＷＬを共有するメモリセル群を“ブロック”と称する。また、列方向に並ぶブロック群は、カラムアドレス（Ｙアドレス）が同じであり、以下、当該ブロック群のメモリセルアレイ領域を“ローカルエリア”と称する。

ブロックごとに、グローバル書き込みワード線ＧＷＷＬとローカル書き込みワード線ＬＷＷＬとの接続（選択）を制御する２入力のＡＮＤゲート１３が設けられている。ＡＮＤゲート１３の一方入力が、対応するグローバル書き込みワード線ＧＷＷＬに接続され、他方入力が、同じＹアドレスのブロック群（ローカルエリア）を選択するためのローカルワード線選択信号ＷＷＬ＿ＳＥＬ０, ＷＷＬ＿ＳＥＬ１,…,ＷＷＬ＿ＳＥＬ０Ｎの何れかに接続されている。ＡＮＤゲート１３の出力にローカル書き込みワード線ＬＷＷＬが接続されている。
メモリセルＭＣは図１（Ａ）に示す回路構成を有するが、図１（Ａ）の書き込みワード線ＷＷＬに代えて、ここではローカル書き込みワード線ＬＷＷＬが用いられる。

図２に示す半導体メモリデバイスは、メモリセルアレイ１と、その動作を制御する周辺回路とを示す。

周辺回路は、デコード回路として、Ｘアドレス（メモリセル行のアドレス）をデコードするＸアドレスデコーダ（X-Add DEC）２、Ｙアドレス（メモリセル列（カラムともいう）のアドレス）をデコードするＹアドレスデコーダ（Y-Add DEC）３、および、Ｘアドレスデコーダ２のデコード結果（Ｘ選択信号Ｘ０,Ｘ１,…）からローカル書き込みワード線ＬＷＷＬのアドレスをデコードし、ローカルワード線選択信号ＷＷＬ＿ＳＥＬの何れかを活性化するローカルエリア・アドレスデコーダ(LA-Address DEC)４を有する。

周辺回路は、Ｘアドレスデコーダ２のデコード結果からローカルエリア内の書き込みブロックを選択する書き込みブロックセレクタ(Write Block Selector)５と、Ｘアドレスデコーダ２のデコード結果から読み出しワード線ＲＷＬおよびグローバル書き込みワード線ＧＷＷＬ（後述）を選択するロウデコーダ(RWL/GWWL DEC)１２と、Ｙアドレスデコーダ３のデコード結果（Ｙ選択信号Ｙ０,Ｙ１,…）からＹゲート回路（不図示）を選択するＹゲートセレクタ(Y-Gate Selector)６と、を有する。

周辺回路は、さらに、不図示のＹゲート回路にはローカルエリアごとに接続されている読み出し回路(Read Circuit)７、書き込みビット線ＷＢＬごとに設けられている書き込み回路(Write Circuit)８、および、Ｉ／Ｏバッファ(Input/Output Buffer)９を有する。
Ｉ／Ｏバッファ９は読み出し回路７および書き込み回路８と、入出力部（たとえば外部Ｉ／Ｏピン）との間に設けられ、データを一時蓄積する回路であり、Ｉ／Ｏバッファ９と書き込み回路８とはコモンデータ線ＩＯＤ,内部データ線ＩＮＤ等で接続されている。Ｎ個の読み出し回路７とＩ／Ｏバッファ９とはコモンデータ線ＩＯＤで接続されている。
内部データ線ＩＮＤは、外部から入力されＩ／Ｏバッファ９でバッファリングされた書き込みデータを書き込み回路８に送るためのラインである。また、コモンデータ線ＩＯＤは読み出し回路７から書き込み回路８にデータを転送するラインである。

周辺回路は、制御系回路として、アドレス制御回路(Address Control)１０および制御回路(control Circuit)１１を有する。
アドレス制御回路１０は、Ｘアドレス信号(X-Address)を入力してＸアドレスデコーダ２を制御する信号を生成し、Ｙアドレス信号(Y-Address)を入力してＹアドレスデコーダ３を制御する信号を生成する。

図２には示さないが、前述した読み出し回路７に、書き込みおよび読み出し時にデータを増幅する第１センスアンプ回路が内蔵されている。第１センスアンプ回路は、行方向のメモリセル数設けられ、その内の隣接した任意数（ここでは４個）を単位としてセンス動作を行う。
一方、本実施形態の特徴として、リフレッシュ時に全活性化されて全てがセンス動作する第２センスアンプ回路２０が設けられている。

第２センスアンプ回路２０は、クロス・カップル・ラッチ型センスアンプ回路から形成することが望ましい。
クロス・カップル・ラッチ型センスアンプ回路は、図示のように、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２からなるインバータの入力と出力が互いにクロス接続されている。
２つのＰＭＯＳトランジスタ２１の共通ソースと電源電圧線との間に、ローアクティブの第２センスアンプイネーブル信号（／ＲＳＡＥＰ）により制御されるＰＭＯＳトランジスタ２３が接続されている。また、２つのＮＭＯＳトランジスタ２２の共通ソースと接地電圧との間に、ハイアクティブの第２センスアンプイネーブル信号（ＲＳＡＥＮ）により制御されるＮＭＯＳトランジスタ２４が接続されている。
この２つの第２センスアンプイネーブル信号（／ＲＳＡＥＰ,ＲＳＡＥＮ）は、それぞれ、すべての第２センスアンプ回路２０で共有されている。
なお、信号の表記中“／”はローアクティブの信号であることを表す。このことは以下の他の信号でも同様である。

図３は、１つのビット線対（書き込みワード線ＷＷＬと読み出しワード線ＲＷＬ）に接続されているプリチャージ回路およびＹゲート回路の詳細を示す図である。
プリチャージ回路５０は、２つのトランスファゲート回路ＴＧ１,ＴＧ２からなる。トランスファゲート回路ＴＧ１,ＴＧ２のそれぞれは、プリチャージ信号（／ＰＲＥ）により制御されるＰＭＯＳトランジスタと、インバータを介して生成されたプリチャージ信号（／ＰＲＥ）の反転信号により制御されるＮＭＯＳトランジスタとを有し、それらのソース同士、ドレイン同士を接続した構成となっている。
トランスファゲート回路ＴＧ１の共通ソースが書き込みビット線ＷＢＬに接続され、共通ドレインが第１プリチャージ電圧（ＶＷＢＬ）の供給線に接続されている。
トランスファゲート回路ＴＧ２の共通ソースが読み出しビット線ＲＢＬに接続され、共通ドレインが第２プリチャージ電圧（ＶＲＢＬ）の供給線に接続されている。
ここで第１プリチャージ電圧（ＶＷＢＬ）電位は第２プリチャージ電圧（ＶＲＢＬ）よりも低い電圧であることが望ましい。

Ｙゲート回路６０は、同様な構成の２つのトランスファゲート回路ＴＧ３,ＴＧ４からなる。このトランスファゲート回路ＴＧ３,ＴＧ４はインバータを共用している。

なお、トランスファゲート回路ＴＧ３,ＴＧ４は、書き込みビット線ＷＢＬと読み出しビット線ＲＢＬを、それぞれ読み出し回路７と書き込み回路８に接続するために設けられている。ここで書き込み回路８とトランスファゲート回路ＴＧ３との接続線を便宜上、グローバル書き込みビット線ＧＷＢＬと称し、読み出し回路７とトランスファゲート回路ＴＧ４との接続線を便宜上、グローバル読み出しビット線ＧＲＢＬと称する。
トランスファゲート回路ＴＧ３,ＴＧ４はＹゲート選択信号（ＹＧ）により制御される。トランスファゲート回路ＴＧ３の共通ソースまたは共通ドレインの一方が、書き込みビット線ＷＢＬに接続され、他方がグローバル書き込みビット線ＧＷＢＬに接続されている。トランスファゲート回路ＴＧ４の共通ソースまたは共通ドレインの一方が、読み出しビット線ＲＢＬに接続され、他方がグローバル読み出しビット線ＧＲＢＬに接続されている。

図４は、プリチャージ回路の変更例を示す回路図である。
図４のプリチャージ回路５１は、前述したトランスファゲート回路ＴＧ１,ＴＧ２と同様な構成を有する３つのトランスファゲート回路ＴＧ２,ＴＧ５,ＴＧ６、２つの負論理入力ＡＮＤゲート５２,５３およびインバータ５４からなる。

トランスファゲート回路ＴＧ５の共通ドレインが第３プリチャージ電圧（ＶＷＢＬ０）の供給線に接続され、共通ソースが書き込みビット線ＷＢＬに接続されている。
トランスファゲート回路ＴＧ６の共通ドレインが第４プリチャージ電圧（ＶＷＢＬ１）の供給線に接続され、共通ソースが書き込みビット線ＷＢＬに接続されている。
トランスファゲート回路ＴＧ２の共通ドレインが第２プリチャージ電圧（ＶＲＢＬ）の供給線に接続され、共通ソースが読み出しビット線ＲＢＬに接続されている。

負論理入力ＡＮＤゲート５２の一方入力にプリチャージ信号（／ＰＲＥ）が印加され、他方入力にリフレッシュ動作信号（／ＲＥＦＥ）が印加され、出力はトランスファゲート回路ＴＧ５の制御ノードに接続されている。
負論理入力ＡＮＤゲート５３一方入力にインバータ５４を介してリフレッシュ動作信号（／ＲＥＦＥ）の反転信号が印加され、他方入力にリフレッシュ動作信号（／ＲＥＦＥ）が印加され、出力はトランスファゲート回路ＴＧ６の制御ノードに接続されている。
トランスファゲート回路ＴＧ２はプリチャージ信号（／ＰＲＥ）により制御される。

図５に、図３,図４のＡＮＤゲート１３に与えるローカルワード線選択信号ＷＷＬ＿ＳＥＬを生成するＹアドレスデコーダ３（図２）の回路図を示す。また、図６に、図２のＹゲートセレクタ６の回路図を示す。これらの回路図では、２つの選択信号から４つの出力の何れかをアクティブにする回路を例示する。

図５のＹアドレスデコーダ３は、４つのインバータ３１、４つのＮＡＮＤゲート３２、および、４つの負論理入力ＯＲゲート３３からなる。Ｙアドレスデコーダ３は、Ｘ選択信号Ｘ０,Ｘ１を入力し、ローカルワード線選択信号ＷＷＬ＿ＳＥＬ０,ＷＷＬ＿ＳＥＬ１,ＷＷＬ＿ＳＥＬ２,ＷＷＬ＿ＳＥＬ４の何れかをアクティブ（ハイレベル）にする回路である。

一般的なアドレスデコーダ構成は、最終段がバッファまたはインバータでよい。
これと比較すると本実施形態では、最終段が２入力の負論理入力ＯＲゲート３３からなり、その一方入力が前段のＮＡＮＤゲート３２の出力に接続され、他方入力にリフレッシュ動作時に活性化するローアクティブのリフレッシュ動作信号（／ＲＥＦＥ）が入力される。
この構成を採用した理由は、前述したように第２センスアンプ回路２０がリフレッシュ時に全活性化することに対応して、同一行の全てのブロックにおいてローカル書き込みワード線ＬＷＷＬを活性化するためである。
一方入力にリフレッシュ動作信号（／ＲＥＦＥ）が印加される負論理入力ＯＲゲート３３によりＹアドレスデコーダ３の最終段を形成していることが、本実施形態の回路の特徴の一つである。

図６のＹゲートセレクタ６は、４つのインバータ６１、４つのＮＡＮＤゲート６２、４つの負論理入力ＡＮＤゲート６３、および、１つのインバータ６４からなる。Ｙゲートセレクタ６は、Ｙ選択信号Ｙ０,Ｙ１を入力し、Ｙゲート選択信号ＹＧ０,ＹＧ１,ＹＧ２,ＹＧ３の何れかをアクティブ（ハイレベル）にする回路である。Ｙゲート選択信号ＹＧ０〜ＹＧ３は、図３,図４のＹゲート回路６０を選択し、書き込みビット線ＷＢＬとグローバル書き込みビット線ＧＷＢＬとの接続、ならびに、読み出しビット線ＲＢＬとグローバル読み出しビット線ＧＲＢＬとの接続を制御するための信号である。

一般的なアドレスデコーダ構成は、最終段がバッファまたはインバータでよい。
これと比較すると本実施形態では、最終段が２入力の負論理入力ＡＮＤゲート６３からなり、その一方入力に、インバータ６４を介してリフレッシュ動作信号（／ＲＥＦＥ）が入力可能となっている。
この構成を採用した理由は、前述したように書き込みおよび読み出し時にはＹゲート選択信号ＹＧ０〜ＹＧ３の何れかを活性化する動作を可能とし、読み出しビット線ＲＢＬと読み出し回路７との接続を可能とする一方で、リフレッシュ時には、Ｙゲート選択信号ＹＧ０〜ＹＧ３の活性化を不許可にし、第２センスアンプ回路２０を第１センスアンプ回路と切り離して、第２センスアンプ回路２０側でデータセンシングを行わせるためである。
リフレッシュ動作信号（／ＲＥＦＥ）の反転信号を生成するインバータ６４と、一方入力にリフレッシュ動作信号（／ＲＥＦＥ）の反転信号が印加される負論理入力ＡＮＤゲート６３を設けたことが、本実施形態の特徴の一つである。

図７は、読み出し回路７、書き込み回路８およびＩ／Ｏバッファ９の一部を示す回路図である。
図解した読み出し回路７内には、シングルエンド型の第１センスアンプ回路７０が設けられている。
第１センスアンプ回路７０は、２つのＰＭＯＳトランジスタ７１,７２と、３つのＮＭＯＳトランジスタ７３〜７５を有する差動アンプである。
ＰＭＯＳトランジスタ７１とＮＭＯＳトランジスタ７３が縦続接続され、ＰＭＯＳトランジスタ７２とＮＭＯＳトランジスタ７４が縦続接続され、ＰＭＯＳトランジスタ７１と７２のソース同士、ＮＭＯＳトランジスタ７３と７４のソース同士が接続されている。ＰＭＯＳトランジスタ７１,７２のゲートが接続され、かつ、ＮＭＯＳトランジスタ７３のドレインに接続されている。ＰＭＯＳトランジスタ７１と７２の共通ソースが電源電圧線に接続され、ＮＭＯＳトランジスタ７３と７４の共通ソースがＮＭＯＳトランジスタ７５を介して接地電圧線に接続されている。
ＮＭＯＳトランジスタ７３のゲートがグローバル読み出しビット線ＧＲＢＬに接続されて一方の差動入力を構成し、ＮＭＯＳトランジスタ７４のゲートに基準電圧ＶＲＥＦが供給される。ＮＭＯＳトランジスタ７５は、そのゲートに第１センスアンプイネーブル信号（ＳＡＥ）が供給されたときにオンし、当該第１センスアンプ回路７０を活性化する。

書き込み回路８はライトドライバ８０を含む。ライトドライバ８０は、図２の書き込みブロックセレクタ５から出力されるライトドライバイネーブル信号（ＤＲＶＥ）の入力に応じて、内蔵の書き込みラッチ回路の保持データを書き込みビット線ＷＢＬに出力する回路である。ライトドライバ８０は、２つのＰＭＯＳトランジスタ８１,８２、２つのＮＭＯＳトランジスタ８３,８４およびインバータ８５を有する。ＰＭＯＳトランジスタ８１,８２とＮＭＯＳトランジスタ８３,８４が、電源電圧線と基準電圧線との間に縦続接続されている。そのうちＰＭＯＳトランジスタ８２とＮＭＯＳトランジスタ８３は、ゲート同士が接続され、当該共通ゲートにコモンデータ線ＩＯＤが接続されている。ＰＭＯＳトランジスタ８２とＮＭＯＳトランジスタ８３の接続点がグローバル書き込みビット線ＧＷＢＬに接続されている。ＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ８４およびインバータ８５により、インバータ８５の入力に印加されるライトドライバイネーブル信号（ＤＲＶＥ）に応じて電源供給が制御される。

Ｉ／Ｏバッファ９は、書き込みまたは読み出し時にデータを一時的に保持するデータラッチ回路９０と、負論理で転送が制御される反転転送ゲート回路９１,９２と、出力バッファ９３とを有する。データラッチ回路９０と反転転送ゲート回路９１または反転転送ゲート回路９２とは、コモンデータ線ＩＯＤの途中に挿入されている。
データラッチ回路９０は２つのインバータの入力と出力を相互に接続した回路である。データラッチ回路９０の出力は出力バッファ９３を介して内部データ線ＩＮＤに接続され、そこから不図示の入出力部（外部Ｉ／Ｏピン等）にデータが取り出し可能となっている。

反転転送ゲート回路９１,９２は、それぞれ転送インバータ９５と、制御インバータ９６とを有する。
反転転送ゲート回路９１はデータラッチ回路９０とコモンデータ線ＩＯＤとの間に接続され、その転送インバータ９５は、第１センスアンプイネーブル信号（ＳＡＥ）により動作が制御される。転送インバータ９５の動作制御端子が制御インバータ９６を介した負論理接続となっているため、第１センスアンプイネーブル信号（ＳＡＥ）の非活性化（パルスの立ち下がり）により反転転送ゲート回路９１が動作する。
この反転転送ゲート回路９１は、転送インバータ９５の入力にコモンデータ線ＩＯＤが接続されていることから、第１センスアンプ回路７０によりセンスされた読み出しデータを、第１センスアンプイネーブル信号（ＳＡＥ）の非活性化に応じて、データラッチ回路９０の入力に転送する回路である。

同様に、反転転送ゲート回路９２は、データラッチ回路９０とコモンデータ線ＩＯＤとの間に接続され、その転送インバータ９５は、ハイアクティブのラッチ入力イネーブル信号（ＤＬＥ）により動作が制御される。転送インバータ９５の動作制御端子が制御インバータ９６を介した負論理接続となっているため、ラッチ入力イネーブル信号（ＤＬＥ）の非活性化（パルスの立ち下がり）により反転転送ゲート回路９２が動作する。
この反転転送ゲート回路９２は、転送インバータ９５の入力に内部データ線ＩＮＤが接続されていることから、ラッチ入力イネーブル信号（ＤＬＥ）の非活性化に応じて、内部データ線ＩＮＤから入力された書き込みデータをデータラッチ回路９０の入力に転送する回路である。

なお、図７には読み出しビット線ＲＢＬに接続されているプリチャージトランジスタ５５を示すが、これにより、図３,図４のトランスファゲート回路ＴＧ２を置き換え可能である。

以下、上記構成の半導体メモリデバイスの動作（読み出し、書き込みおよびリフレッシュ）を、図８に沿って説明する。また、この説明では適宜、図２〜図７を参照する。

図８（Ａ）〜図８（Ｓ）は、各種信号および信号線の電圧波形を示すタイミングチャートである。
図示の動作は、読み出しと書き込みを２回繰り返し、その後、リフレッシュする。１回目の読み出し(Read 0)は読み出しビット線ＲＢＬ０の読み出しであり、２回目の読み出し(Read 1)は読み出しビット線ＲＢＬ１の読み出しであり、１回目の書き込み(Write 0)は書き込みビット線ＷＢＬ０からの書き込みであり、２回目の書き込み(Write 1)は書き込みビット線ＷＢＬ１からの書き込みである。リフレッシュ動作は行内の全てのセルに対して一括して行う。
ここでプリチャージ回路の構成は図３を前提とし、適宜図４の動作も説明する。

＜データ読み出し＞
図２の制御回路１１に入力されるチップイネーブル信号（ＣＥ）に基づいて当該半導体メモリデバイスが動作可能になる。
まず、スタンバイ状態において、図８（Ｂ）に示すようにプリチャージ信号（／ＰＲＥ）が“Ｌ（ローレベル）”なので、図３においてトランスファゲート回路ＴＧ２がオンしている。このため、図８（Ｄ）,（Ｇ）に示すように、読み出しビット線ＲＢＬ０が第２プリチャージ電圧（ＶＲＢＬ）に保持されている。また、図８（Ｆ）,（Ｈ）に示すように、書き込みビット線ＷＢＬ０,ＷＢＬ１が、第２プリチャージ電圧（ＶＲＢＬ）よりも低い、たとえばＶdd／２の第１プリチャージ電圧（ＶＷＢＬ）で保持されている。

なお、図４の構成をとる場合、リフレッシュ動作時のみ活性化する信号（／ＲＥＦＥ）により、書き込みビット線ＷＢＬをリフレッシュ動作時に第３プリチャージ電圧（ＶＷＢＬ０）（例えばＶdd／２）にプリチャージし、リフレッシュ動作時以外は第４プリチャージ電圧（ＶＷＢＬ１）（例えば接地電位）にプリチャージするようにすることも可能である。このようにすることで、リフレッシュ動作時以外は書き込みワード線ＷＢＬの電圧を、例えば接地電位に固定することができるので、書き込みワード線ＷＢＬからの電流リークを最小化、最適化することが可能である。

つぎに時点Ｔ０にて以下の動作を行う。
（１）“０”データの読み出し動作が始まると、図２のＸアドレス信号(X-Address)がＸアドレスデコーダ２およびロウデコーダ１２によりデコードされ、その結果、図８（Ａ）に示すように、読み出しワード線ＲＷＬ０の電圧が立ち上がる。
（２）図８（Ｂ）に示すようにプリチャージ信号（／ＰＲＥ）を“Ｌ”から“Ｈ”にする。これにより、図３のトランスファゲート回路ＴＧ２がオフし、読み出しビット線ＲＢＬのプリチャージがオフ（終了）する。
（３）図２のＹアドレス信号(Y-Address)がＹアドレスデコーダ３によりデコードされ、その結果、図８（Ｓ）に示すＹゲート選択信号（ＹＧ）の電圧が立ち上がり、図３のＹゲート回路６０がオンして、グローバル読み出しビット線ＧＲＢＬと読み出しビット線ＲＢＬとを接続する。これにより、読み出しビット線ＲＢＬと第１センスアンプ回路７０とを接続する。

すると、メモリセルＭＣに蓄えられたストレージノードＳＮの電圧に応じて、図８（Ｄ）に示すように、読み出しビット線ＲＢＬのプリチャージ電荷がディスチャージされる。
一定期間ディスチャージした時点Ｔ０１にて、図８（Ｎ）の第１センスアンプイネーブル信号（ＳＡＥ）の電圧を立ち上げる。これにより、図７の第１センスアンプ回路７０が、読み出しビット線ＲＢＬの電圧と、たとえば制御回路１１で内部発生された基準電圧ＶＲＥＦ、たとえばＶdd／２とを差動センス動作する。第１センスアンプ回路７０の出力から、読み出しビット線ＲＢＬの電圧に応じて電源電圧レベルまたは接地電圧レベルに増幅された読み出しデータがコモンデータ線ＩＯＤに排出される。

つぎに時点Ｔ０２にて、以下の動作を行う。
（１）図８（Ｎ）の第１センスアンプイネーブル信号（ＳＡＥ）の電圧を立ち下げて第１センスアンプ回路７０をオフする。第１センスアンプイネーブル信号（ＳＡＥ）の電圧がたち下がると、図７の反転転送ゲート回路９１がオンする。すると、読み出しデータがデータラッチ回路９０に入力され、そこで保持（ラッチ）される。
このラッチされた読み出しデータ（ラッチデータ）は、内部データ線ＩＮＤから不図示の外部データ線に出力される。
（２）図８（Ｓ）のＹゲート選択信号（ＹＧ）の電圧も立ち下げる。
（３）図８（Ｂ）のプリチャージ信号（／ＰＲＥ）を再び“Ｌ”にする。これにより再度、読み出しビット線ＲＢＬを第２プリチャージ電圧（ＶＲＢＬ）にプリチャージする動作を開始する。
上記（１）〜（３）の動作が全て行われると、１回目の読み出し(Read 0)が終了する。

＜データ書き込み動作＞
１回目の読み出し(Read 0)の開始前と同様、時点Ｔ０２からＴ１の間に、読み出しビット線ＲＢＬを第２プリチャージ電圧（ＶＲＢＬ）、書き込みビット線ＷＢＬを第１プリチャージ電圧（ＶＷＢＬ）にプリチャージする。

図２の制御回路１１に入力される書き込みイネーブル信号（ＷＥ）により書き込み動作が活性化されると、時点Ｔ１において、以下の動作が実行される。
（１）図８（Ｅ）に示すように、書き込みデータ“ＷＤ０”が内部データ線ＩＮＤに出力される。
（２）図８（Ｑ）のラッチ入力イネーブル信号（ＤＬＥ）の電圧が立ち上がる。これにより、図７に示す回路において、書き込みデータ“ＷＤ０”が反転転送ゲート回路９２を通って、データラッチ回路９０に転送され、ここでラッチされる。
（３）図８（Ｒ）のライトドライバイネーブル信号（ＤＲＶＥ）の電圧が立ち上がり、同時に、図８（Ｓ）のＹゲート選択信号（ＹＧ）の電圧が立ち上がる。これにより、図７のライトドライバ８０と図３のＹゲート回路６０がオンする。すると、ラッチされた書き込みデータが、オンしたライトドライバ８０からグローバル書き込みビット線ＧＷＢＬに排出され、さらにＹゲート回路６０から書き込みビット線ＷＢＬに転送される。
（４）Ｘアドレス信号(X-Address)がＸアドレスデコーダ２とロウデコーダ１２によりデコーダされ、その結果、図８（Ｉ）のグローバル書き込みワード線ＧＷＷＬが活性化する。また、Ｘアドレス信号(X-Address)がＸアドレスデコーダ２とローカルエリア・アドレスデコーダ４によりデコーダされ、その結果、図８（Ｊ）のローカルワード線選択信号ＷＷＬ＿ＳＥＬが活性化する。この活性化した２種類の信号線を、図３のＡＮＤゲート１３で論理積を取った結果、図８（Ｋ）のローカル書き込みワード線ＬＷＷＬ＿０が活性化する。そして、前述の書き込みビット線ＷＢＬに印加された書き込み電圧をメモリセルＭＣのストレージノードＳＮに書き込む。

つぎに、時点Ｔ１１にて以下の動作を行う。
（１）図８（Ｉ）のグローバル書き込みワード線ＧＷＷＬを非活性にする。
（２）図８（Ｊ）のローカルワード線選択信号ＷＷＬ＿ＳＥＬの電圧を立ち下げ、書き込みワード線ＷＷＬを非活性にする。
（３）図８（Ｂ）のプリチャージ信号（／ＰＲＥ）を“Ｌ”にし、再度、書き込みビット線ＷＢＬを第１プリチャージ電圧（ＶＷＢＬ）にプリチャージする。
（４）図８（Ｑ）〜図８（Ｓ）のラッチ入力イネーブル信号（ＤＬＥ）、ライトドライバイネーブル信号（ＤＲＶＥ）およびＹゲート選択信号（ＹＧ）の各電圧を全て立ち下げる。
以上の（１）〜（４）の動作により、メモリセル書き込み動作は完了する。

本書き込み動作の特徴は、ローカル書き込みワード線ＬＷＷＬを活性化する領域をメモリセルアレイ内の一部に限定していることから、非活性領域に対して、書き込みの前に、事前にメモリセルのデータを退避させるための読み出しが不要であることである。

＜リフレッシュ動作＞
時点Ｔ３０〜Ｔ４間のスタンバイ状態では、読み出し時、書き込み時と同様、図８（Ｄ）,（Ｇ）の読み出しビット線ＲＢＬ０,ＲＢＬ１は第２プリチャージ電圧（ＶＲＢＬ）に、図８（Ｆ）,（Ｈ）の書き込みビット線ＷＢＬ０,ＷＢＬ１は第１プリチャージ電圧（ＶＷＢＬ）にプリチャージされている。

制御回路１１の制御によりリフレッシュ動作に遷移すると、以下の動作が行われる。
（１）リフレッシュ動作時のみ活性化する信号、すなわち図８（Ｃ）のリフレッシュ動作信号（／ＲＥＦＥ）の電圧が立ち下げる。これにより、読み出しビット線ＲＢＬのプリチャージをオフする。
（２）リフレッシュ動作信号（／ＲＥＦＥ）が図５のＹアドレスデコーダ３に入力されていることから、上記（１）の結果として、図８（Ｊ）,（Ｌ）に示すように、ローカルワード線選択信号ＷＷＬ＿ＳＥＬが全て活性化された状態となる。ただし、この時点ではグローバル書き込みワード線ＧＷＷＬが活性化していないことから、図３のＡＮＤゲート１３がオンできず、ローカル書き込みワード線ＬＷＷＬは活性化していない。
（３）図６のＹゲートセレクタ６にリフレッシュ動作信号（／ＲＥＦＥ）が入力されていることから、上記（１）の結果として、図８（Ｓ）に示すようにＹゲート選択信号（ＹＧ）は全て非活性の状態となる。
（４）リフレッシュ対象の読み出しワード線ＲＷＬ上のセルデータを読み出すため、図８（Ａ）に示すように、一定期間、読み出しワード線ＲＷＬの電圧を立ち上げる。これと同時に、図８（Ｂ）のプリチャージ信号（／ＰＲＥ）の電圧を“Ｈ”にする。すると、同一行の全メモリセルのストレージノード電圧に応じて、読み出しビット線ＲＢＬのプリチャージ電荷が図８（Ｄ）,（Ｇ）のようにディスチャージされる。

時点Ｔ５では、図８（Ａ）の読み出しワード線ＲＷＬの電圧を立ち下げ、これと同時に、図８（Ｏ）,（Ｐ）に示すように、第２センスアンプイネーブル信号（／ＲＳＡＥＰ,ＲＳＡＥＮ）を活性化する。これにより、図３のクロス・カップル・ラッチ型を有する第２センスアンプ回路２０が動作し、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬ間の電位差、たとえばＶdd／２から変化した電位差を増幅する。
このとき、センスアンプ動作はメモリセル読み出し動作並みに高速動作させる必要がない。このため、クロス・カップル・ラッチ型の第２センスアンプ回路２０は、そのトランジスタサイズを小さくすることが可能である。

ストレージノードＳＮの電圧が“Ｌ”のときに上記センスアンプ動作を行うと、書き込みビット線ＷＢＬには“Ｌ”電圧が出力される。ストレージノードＳＮの電圧が“Ｈ”のときに上記センスアンプ動作を行うと、書き込みビット線ＷＢＬには“Ｈ”電圧が出力される。このため、センス動作完了後、再書き込みデータが既に書き込みビット線ＷＢＬ線上に出力されている状態になっている。このとき、Ｙゲートセレクタ６内のＹゲート回路６０が全て非活性（オフ）となっていることから、書き込みビット線ＷＢＬ上の書き込みデータは、そこで保持される。

時点Ｔ６では、図８（Ｉ）,（Ｋ）に示すように、グローバル書き込みワード線ＧＷＷＬの電圧を一定期間立ち上げる。このとき、ローカルワード線選択信号ＷＷＬ＿ＳＥＬが全て“Ｈ”であることから、当該グローバル書き込みワード線ＧＷＷＬに対応する行の全てのローカル書き込みワード線ＬＷＷＬが全選択状態、すなわち“Ｈ”になる。これにより、同一グローバル書き込みワード線ＧＷＷＬ上の全てのメモリセルへの書き込みトランジスタＷＴがオンする。このとき書き込みビット線ＷＢＬには再書き込みデータが出力されて保持されている。したがって、オン状態の書き込みトランジスタＷＴからメモリセルＭＣの記憶ノードに再書き込みデータが書き込まれる。

この再書き込み動作完了後、時点Ｔ７にて、図８（Ｏ）,（Ｐ）に示すように第２センスアンプイネーブル信号（ＲＳＡＥＮ）の電圧を立ち下げ、第２センスアンプイネーブル信号（／ＲＳＡＥＰ）の電圧を立ち上げる。これによりセンスアンプ動作が終了する。
また、図８（Ｂ）に示すように、時点Ｔ７にて、プリチャージ信号（／ＰＲＥ）の電圧を立ち下げ、読み出しビット線ＲＢＬおよび書き込みビット線ＷＢＬをプリチャージする。
このプリチャージ完了後、グローバル書き込みワード線ＧＷＷＬのアドレスを遷移させることで、上記と同様なリフレッシュ動作を他のメモリセル行に対して繰り返すことが可能である。

本リフレッシュ動作の特徴として、ローカルワード線選択信号ＷＷＬ＿ＳＥＬを全活性化することと、Ｙゲート選択信号（ＹＧ）を全非活性にすることによって、リフレッシュ時の再書き込み対称を、グローバル書き込みワード線ＧＷＷＬに接続されている全てのメモリセルＭＣにすることができる。
これにより、グローバル書き込みワード線ＧＷＷＬの本数と同じ数だけ、上記再書き込みを実行することでメモリセルアレイのリフレッシュが可能となる。１つのグローバル書き込みワード線ＧＷＷＬに接続されているメモリセル行への書き込み動作をブロック数と同じ数だけ繰り返す必要がある対し、再書き込み動作は一括して行えることから、再書き込み時間、ひいてはリフレッシュ動作時間が大幅に高速化しているという利点がある。

また、リフレッシュ動作時のみ、第２センスアンプ回路２０を用いて、読み出しビット線電圧と書き込みビット線電圧との差動増幅動作を行う。このため、本動作では、通常メモリセルデータ読み出し時のセンスアンプ動作に対する制約がないという利点がある。

さらに、図３のＹゲート回路６０の動作が、クロス・カップル・ラッチ型の第２センスアンプ回路２０の動作を補助するという利点がある。以下、このセンスアンプ回路の補助的動作について説明する。

図３および図４ではＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるトランスファゲートＴＧ３,ＴＧ４を介して，読み出しビット線ＲＢＬとグローバル読み出しビット線ＧＲＢＬとの接続、ならびに、書き込みビット線ＷＢＬとグローバル書き込みビット線ＧＷＢＬとの接続が制御される。このようなトランスファゲートの構成は、しきい値電圧Ｖth相当の電圧が転送により損失するという不都合がなく、グローバル書き込みビット線ＧＷＢＬ電位を書き込みビット線ＷＢＬに効率よく伝播できるという利点がある。
しかし、素子数の増大、寄生容量の増大により回路構成素子面積および動作速度においては不利である。

図９は、この不利益がないＹゲート回路６０Ａを示す回路図である。
図９に示すように、Ｙゲート回路６０Ａは、ＮＭＯＳトランジスタのみで構成されている。
ただし、グローバル書き込みビット線ＧＷＢＬの電圧を書き込みビット線ＷＢＬへ伝播する際、“Ｈ”電圧を伝播しようとするとＮＭＯＳトランジスタのしきい値電圧Ｖthn分だけ電位損失が生じる。
しかし、このＹゲート回路６０Ａをオフさせたのち、第２センスアンプイネーブル信号（ＲＳＡＥＮ,／ＲＳＡＥＰ）を活性化し、第２センスアンプ回路２０を動作させると、そのセンスアンプ電源電圧から電荷が書き込みビット線ＷＢＬに供給され、損失した電位を補ってくれる。よって、Ｙゲート回路６０ＡをＮＭＯＳトランジスタのみで形成したことにより電位損失が生じても、そのことが動作上の不利益とならない。逆に、Ｙゲート回路の簡素化によって、グローバル読み出しビット線ＧＲＢＬおよびグローバル書き込みビット線ＧＷＢＬの負荷が減少し、回路構成素子面積に加えて、動作速度の改善が図られるという利益が生じる。

また、書き込み動作の利点に関し、Ｘ（Ｙ）アドレスデコーダにより、ローカルワード線選択信号ＷＷＬ＿ＳＥＬをデコードし、グローバル書き込みワード線ＧＷＷＬとローカルワード線選択信号ＷＷＬ＿ＳＥＬとの論理積を取って書き込みワード線の活性化領域を制限している。このため、書き込み時に、同一書き込みワード線上の全てのセルデータを一度読み出す動作が必要なくなることから、書き込み動作が簡潔、かつ高速化でき、低消費電力の面でも有利となる。

本発明が適用可能なメモリセルを２例示す等価回路図である。 本実施形態の半導体メモリデバイスのブロック図である。 プリチャージ回路およびＹゲート回路の詳細を示すための回路図である。 プリチャージ回路の変更例を示す回路図である。 Ｙアドレスデコーダの回路図である。 Ｙゲートセレクタの回路図である。 読み出し回路、書き込み回路８およびＩ／Ｏバッファの一部を示す回路図である。 各種信号および信号線の電圧波形を示すタイミングチャートである。 Ｙゲート回路の他の構成を示す回路図である。

符号の説明

１…メモリセルアレイ、２…Ｘアドレスデコーダ、３…Ｙアドレスデコーダ、４…ローカルエリア・アドレスデコーダ、５…書き込みブロックセレクタ、６…Ｙゲートセレクタ、７…読み出し回路、８…書き込み回路、９…Ｉ／Ｏバッファ、１１…制御回路、１２…ロウデコーダ、１３…ＡＮＤゲート、２０…第２センスアンプ回路、３３…負論理入力ＯＲゲート、５０,５１…プリチャージ回路、６０,６０Ａ…Ｙゲート回路、６３…負論理入力ＡＮＤゲート、６４…インバータ、７０…第１センスアンプ回路、ＭＣ…メモリセル、ＷＷＬ…書き込みワード線、ＧＷＷＬ…グローバル書き込みワード線、ＬＷＷＬ…ローカル書き込みワード線、ＷＢＬ…書き込みビット線、ＲＷＬ…読み出しワード線、ＲＢＬ…読み出しビット線、ＣＳＬ…コモンソース線、ＳＮ…ストレージノード、ＷＷＬ＿ＳＥＬ…ローカルワード線選択信号、（ＳＡＥ）…第１センスアンプイネーブル信号、（／ＲＳＡＥＰ,ＲＳＡＥＮ）…第２センスアンプイネーブル信号、（／ＰＲＥ）…プリチャージ信号、ＩＯＤ…コモンデータ線、ＩＮＤ…内部データ線

Claims (10)

1. メモリセルアレイを構成する各メモリセルが、書き込みトランジスタ、アンプトランジスタ、選択トランジスタ、キャパシタおよびストレージノードを有し、
   前記書き込みトランジスタのソース・ドレイン領域の一方が前記書き込みビット線に接続され、他方が前記ストレージノードに接続され、ゲートが前記書き込みワード線に接続され、
   前記アンプトランジスタのドレインが前記選択トランジスタのソースに接続され、ソースがコモンソース線に接続され、ゲートが前記ストレージノードに接続され、
   前記選択トランジスタのドレインが前記読み出しビット線に接続され、ゲートが前記読み出しワード線に接続され、
   前記書き込みビット線と前記読み出しビット線のそれぞれが複数設けられて、前記メモリセルアレイ内で列方向に並ぶ複数のメモリセルを共通接続し、
   前記読み出しビット線ごとに接続され、隣接する所定数の読み出しビット線を単位として電圧センシングを行う複数の第１センスアンプ回路と、
   同一メモリセルが接続されている前記書き込みビット線と前記読み出しビット線とのビット線対ごとに、当該ビット線対間に接続され、一度に全てのビット線対を電圧センスする複数の第２センスアンプ回路と、
   を有する半導体メモリデバイス。
2. 前記第１センスアンプ回路がシングルエンド型のセンスアンプ回路であり、
   前記第２センスアンプ回路がクロス・カップル・ラッチ型センスアンプ回路である
   請求項１に記載の半導体メモリデバイス。
3. 前記第１センスアンプ回路を読み出し動作時に活性化させる第１センスアンプイネーブル信号と、前記第２センスアンプ回路をリフレッシュ動作時にのみに単独動作させる第２センスアンプイネーブル信号とを生成する制御回路を、
   さらに有する請求項１に記載の半導体メモリデバイス。
4. 前記書き込みビット線を第１プリチャージ電圧に充電し、前記読み出しビット線を第２プリチャージ電圧に充電するプリチャージ回路をさらに有し、
   前記第２センスアンプ回路は、前記メモリセルの記憶データに応じて、前記読み出しビット線のプリチャージ電荷を一定期間ディスチャージしたときの当該読み出しビット線と前記書き込みビット線との電位差を増幅する
   請求項１に記載の半導体メモリデバイス。
5. 前記第１プリチャージ電圧は、前記第２プリチャージ電圧より低い電圧であり、
   前記第２センスアンプ回路は、前記ディスジャージで前記第２プリチャージ電圧から低下した前記読み出しビット線の電圧と、前記書き込みビット線の電圧との大小関係が逆転するか否かを検出する
   請求項４に記載の半導体メモリデバイス。
6. 書き込みデータを入力し、当該書き込みデータの出力を制御する書き込み回路と、
   前記メモリセルアレイと前記第２センスアンプ回路とが接続されている前記書き込みビット線と、前記書き込み回路との間に、書き込み動作期間にオンし、前記第２センスアンプ回路が電圧センシングするリフレッシュ動作中、オフする書き込みビット線のスイッチ手段を
   さらに有する請求項１に記載の半導体メモリデバイス。
7. 前記書き込みビット線のスイッチ手段が単一のＮＭＯＳトランジスタから形成されている
   請求項６に記載の半導体メモリデバイス。
8. 前記メモリセルアレイと前記第２センスアンプ回路とが接続されている前記読み出しビット線と、前記第１センスアンプ回路との間に、書き込み動作期間にオンし、前記リフレッシュ動作中、オフする読み出しビット線のスイッチ手段と、
   前記書き込みビット線のスイッチ手段と前記読み出しビット線のスイッチ手段とを制御する選択信号を、書き込みおよび読み出しの動作時に活性可能とし、前記リフレッシュ動作中に活性不能とする選択信号生成回路と、
   をさらに有する請求項６に記載の半導体メモリデバイス。
9. 前記複数の書き込みワード線の各々が、１本のグローバル書き込みワード線と、前記メモリセルを共通接続する複数のローカル書き込みワード線とを含み、
   アドレス信号を入力してデコードし、複数のローカルワード線選択信号を生成するアドレスデコーダを有し、
   前記グローバル書き込みワード線が一方入力に接続され、１つのローカルワード線選択信号が他方入力に接続され、１つのローカル書き込みワード線が出力に接続されている２入力ＡＮＤゲート回路を複数設け、
   前記アドレスデコーダは、前記複数のローカルワード線選択信号の一部を活性化することによって、前記複数のローカル書き込みワード線の一部を活性化する
   請求項１に記載の半導体メモリデバイス。
10. 前記アドレスデコーダは、前記第２センスアンプ回路を動作させる信号を入力し、当該信号の入力期間中は、前記複数のローカルワード線選択信号の全てを活性化する
    請求項９に記載の半導体メモリデバイス。
    

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