CN113012738B - 一种存储单元、存储器阵列和全数字静态随机存储器 - Google Patents

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Abstract

本申请公开了一种存储单元，包括写入控制电路、存储电路、读取控制电路、节点Q、节点VVDD和节点QB，控制电路用于将信号连接端WBL输入的所述第一写入数据信号通过节点Q输出给所述存储电路，或将信号连接端WBL_B输入的所述第二写入数据信号通过节点QB输出给存储电路，存储电路用于存储数据信号，读取控制电路用于读取存储单元存储数据的信号。其中，存储电路包括两个写入线路，读取控制电路包括两个读取线路。由于存储单元包括两个写入线路和两个读取线路，使得存储单元的读取和存储分开，进而保证存储单元的数据存储稳定性。

Description

一种存储单元、存储器阵列和全数字静态随机存储器
技术领域
本发明涉及存储设备技术领域，具体涉及一种存储单元、存储器阵列和全数字静态随机存储器。
背景技术
近年来，随着无线移动设备、无线传感器网络和生物医疗应用的发展，催生了对芯片尽量降低功耗需求，尤其作为现代各种嵌入式芯片中的高速缓存，对降低功耗的需求更为迫切。如静态随机存储器（Static Random Access Memory,SRAM）是芯片面积和功耗资源消耗的重要组成部分，一般都通过降低电压实现低功耗，但电源电压的降低会导致静态随机存储器中的数据错误率不断提高，还有存储芯片尺寸的不断缩小，也会导致工艺参数波动比例逐渐增大，造成晶体管阈值电压等参数的波动程度提高，带来存储器稳定性的衰减，上述两个因素都导致SRAM存储器在低电压下的信噪比明显降低，已经成为低功耗SRAM存储器设计的瓶颈。
发明内容
本发明提供一种用于SRAM存储器的存储单元，来解决SRAM存储器在低电压下稳定性低的技术问题。
根据第一方面，提供一种存储单元，包括写入控制电路、存储电路、读取控制电路、节点Q、节点VVDD和节点QB；
所述写入控制电路分别与节点Q、节点VVDD和节点QB连接，用于所述存储单元的写入；所述写入控制电路包括信号连接端CWL、信号连接端WWL_B、信号连接端WBL和信号连接端WBL_B，信号连接端CWL用于列写入控制信号的输入，信号连接端WWL_B用于行写入控制信号的输入，信号连接端WBL用于第一写入数据信号的输入，信号连接端WBL_B用于第二写入数据信号的输入；当信号连接端WWL_B和信号连接端CWL分别输入的行写入控制信号和列写入控制信号都有效时，所述写入控制电路用于将信号连接端WBL输入的所述第一写入数据信号通过节点Q输出给所述存储电路，或将信号连接端WBL_B输入的所述第二写入数据信号通过节点QB输出给所述存储电路；
所述存储电路分别与节点Q、节点VVDD和节点QB连接，所述存储电路用于保持节点Q输入的所述第一写入数据信号或节点QB输入的所述第二写入数据信号，以作为所述存储单元的存储数据信号；
所述读取控制电路与节点QB连接，用于所述存储单元的读取；所述读取控制电路包括信号连接端RBL、信号连接端RWL_B和信号连接端RWL，信号连接端RBL用于读取控制信号的输入，信号连接端RWL_B和信号连接端RWL用于读取数据信号的输出；当信号连接端RBL输入的读取控制信号有效时，所述读取控制电路通过节点QB获取所述存储电路保持的所述存储数据信号，并通过信号连接端RWL_B或信号连接端RWL输出。
根据第二方面，提供一种存储器阵列，包括N行M列个如第一方面所述的存储单元；其中，N和M为自然数。
根据第三方面，提供一种全数字静态随机存储器，包括第二方面所述的存储器阵列。
依据上述实施例的存储单元，包括写入控制电路、存储电路、读取控制电路、节点Q、节点VVDD和节点QB，控制电路用于将信号连接端WBL输入的所述第一写入数据信号通过节点Q输出给所述存储电路，或将信号连接端WBL_B输入的所述第二写入数据信号通过节点QB输出给存储电路，存储电路用于存储数据信号，读取控制电路用于读取存储单元存储数据的信号。其中，存储电路包括两个写入线路，读取控制电路包括两个读取线路。由于存储单元包括两个写入线路和两个读取线路，使得存储单元的读取和存储分开，进而保证存储单元的数据存储稳定性。
附图说明
图1为传统的SRAM的存储单元结构示意图；
图2为传统的SRAM的存储阵列示意图；
图3为一种实施例中存储单元的电路示意图；
图4为一种实施例中存储单元的信号波形图；
图5为一种实施例中存储单元的写操作时晶体管工作示意图；
图6为一种实施例中存储单元的写操作时晶体管工作示意图；
图7为另一种实施例中存储器阵列的结构示意图；
图8为另一种实施例中全数字静态随机存储器的结构示意图；
图9为另一种实施例中全数字静态随机存储器的多路选择器连接示意图；
图10为16管T-SRAM的存储单元电路结构示意图；
图11为16管L-SRAM的存储单元电路结构示意图；
图12为18管OAI-SRAM的存储单元电路结构示意图；
图13为一种实施例中四种SRAM仿真的HSNM随电源电压变化趋势示意图；
图14为一种实施例中四种RSAM仿真的HSNM随电源电压变化趋势示意图；
图15为一种实施例中四种RSAM仿真的WM随电源电压变化趋势示意图；
图16为一种实施例中四种SRAM仿真的存储单元漏电流比较趋势示意图；
图17为一种实施例中四种SRAM的存储单元性能比较示意图；
图18为一种实施例中四种SRAM的整体性能比较示意图。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。
请参考图1，为传统的SRAM的存储单元结构示意图，该存储单元采用普通的六管单元，由6个场效应晶体管（metal oxide semiconductor,MOS）构成，其中MOS场效应晶体管简称MOS管，如图1所示的存储单元包括两个反相门和两个MOS管。两个反相门包括四个MOS管，构成锁存器，用于存储数据，另外两个MOS管用于门控访问。由两个反相门循环相连的锁存器存在两种稳定状态，0和1。其中，A和B为两个状态相反的存储位，例如，当存储位A为逻辑0时，存储位B为逻辑1；当存储位A为逻辑1时，存储位B为逻辑0。使用字线(word_line，WL)来控制存储单元的门控访问，使用位线(bit_line，BL)来进行存储单元的读写。读时拉高WL，从BL中读出位即可。写时拉高WL，拉高或者拉低BL，由于BL的驱动能力比存储单元强，会强制覆盖原来的状态。图1中的bit和nbit均代表位线，位线bit用于读取存储位A的数据，位线nbit用于读取存储位B的数据，通过两者读取的存储单元的数据相反。
请参考图2，为传统的SRAM的存储阵列示意图，包括3×3的图1所示的存储单元。针对传统的SRAM进行数据读取时，通常只能读取某一地址的数据，如果想要获取该地址关于矩阵对角线对称地址的数据，需要通过在SRAM外围数字电路的代码中写入算法来处理，这种方式速度慢且功耗和工作负载均较高。
下面先对本申请所涉及到的一些术语作一个说明。
本申请中的晶体管可以是任何结构的晶体管，比如双极型晶体管（BJT）或者场效应晶体管（FET）。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的栅极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极，在实际应用过程中，“发射极”和“集电极”可以依据信号流向而互换；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极，在实际应用过程中，“源极”和“漏极”可以依据信号流向而互换。需要说明的是，为了描述方便，也为了使本领域技术人员更清楚地理解本申请的技术方案，本申请文件中引入节点Q、节点VVDD、节点QB和节点EN对电路结构相关部分进行标识，不能认定为电路中额外引入的端子。为描述方便，电位采用VDD表示，单元接地端为GND，实际接地端采用GND表示，虚接地端采用VSS表示。
在本发明实施例中，存储单元包括两个写入线路和两个读取线路，使得存储单元的读取和存储分开，进而保证存储单元的数据存储稳定性。
实施例一
请参照图3，为一种实施例中存储单元的电路示意图，存储单元包括写入控制电路2、存储电路1、读取控制电路3、节点Q、节点VVDD和节点QB。写入控制电路2分别与节点Q、节点VVDD和节点QB连接，用于存储单元的写入。写入控制电路2包括信号连接端CWL、信号连接端WWL_B、信号连接端WBL和信号连接端WBL_B，信号连接端CWL用于列写入控制信号的输入，信号连接端WWL_B用于行写入控制信号的输入，信号连接端WBL用于第一写入数据信号的输入，信号连接端WBL_B用于第二写入数据信号的输入。当信号连接端WWL_B和信号连接端CWL分别输入的行写入控制信号和列写入控制信号都有效时，写入控制电路用于将信号连接端WBL输入的第一写入数据信号通过节点Q输出给所述存储电路，或将信号连接端WBL_B输入的第二写入数据信号通过节点QB输出给存储电路。存储电路1分别与节点Q、节点VVDD和节点QB连接，存储电路1用于保持节点Q输入的第一写入数据信号或节点QB输入的第二写入数据信号，以作为存储单元的存储数据信号。读取控制电路2与节点QB连接，用于存储单元的读取。读取控制电路2包括信号连接端RBL、信号连接端RWL_B和信号连接端RWL，信号连接端RBL用于读取控制信号的输入，信号连接端RWL_B和信号连接端RWL用于读取数据信号的输出，当信号连接端RBL输入的读取控制信号有效时，读取控制电路2通过节点QB获取存储电路1保持的存储数据信号，并通过信号连接端RWL_B或信号连接端RWL输出。
存储电路1包括锁存器，锁存器包括晶体管P11、晶体管P12、晶体管N11和晶体管NP12。晶体管P11的控制极与节点Q连接，晶体管P11的第一极与节点VVDD连接，晶体管P11的第二极与节点QB连接。晶体管P12的控制极与节点QB连接，晶体管P12的第一极与节点VVDD连接，晶体管P12的第二极与节点Q连接。晶体管N11的控制极与节点Q连接，晶体管N11的第一极与节点QB连接，晶体管N11的第二极接地。晶体管N12的控制极与节点QB连接，晶体管N12的第一极与节点Q连接，晶体管N12的第二极接地。
写入控制电路2包括晶体管P13、晶体管P14、晶体管N10、晶体管N13、晶体管N14和节点EN。晶体管P13的控制极与节点EN连接，晶体管P13的第一极用于电源信号VDD的输入，晶体管P13的第二极与节点VVDD连接。晶体管P14的控制极与信号连接端WWL_B连接，晶体管P14的第一极与信号连接端CWL连接，晶体管P14的第二极与节点EN连接。晶体管N10的控制极与节点EN连接，晶体管N10的第一极与信号连接端WBL连接，晶体管N10的第二极与节点Q连接。晶体管N13的控制极与节点EN连接，晶体管N13的第一极与信号连接端WBL_B连接，晶体管N13的第二极与节点QB连接。晶体管N14的控制极与信号连接端WWL_B连接，晶体管N14的第一极与节点EN连接，晶体管N14的第二极接地。
读取控制电路3包括晶体管N15、晶体管N16、晶体管P15和晶体管P16。晶体管P15的控制极与节点QB连接，晶体管P15的第一极用于电源信号VDD的输入，晶体管15的第二极与晶体管P16的第一极连接。晶体管P16的控制极与信号连接端RWL_B连接，晶体管P16的第二极与信号连接端RBL连接。晶体管N15的控制极与信号连接端RWL连接，晶体管N15的第一极与信号连接端RBL连接，晶体管N15的第二极与晶体管N16的第一极连接。晶体管N16的控制极与节点OB连接，晶体管N16的第二极接地。
为降低存储器的漏电功耗并且保证存储器的存取速度，在本申请一实施例中的存储单元使用了多阈值电压设计，同时使用了标准阈值（RVT）晶体管和高阈值（HVT）晶体管。在存储单元的内部，晶体管P11、晶体管P12和晶体管P13构成PMOS的堆叠结构（stacking）使电路漏电电流进一步下降。为保证数据写入速度，晶体管P14和晶体管N14均采用标准阈值晶体管。读取控制电路3的晶体管采用标准阈值晶体管以保证数据读取的速度。一实施例中，晶体管N10、晶体管N11、晶体管N12、晶体管N13、晶体管N14和晶体管N15为NMOS晶体管，晶体管P11、晶体管P12、晶体管P13、晶体管P14和晶体管P15为PMOS晶体管。一实施例中，晶体管N10、晶体管N11、晶体管N12、晶体管N13、晶体管P11和晶体管P12为高阈值晶体管。存储单元的晶体管P13、晶体管P14、晶体管P15、晶体管P16、晶体管N14、晶体管N15和晶体管N16为标准阈值晶体管。一实施例中，存储单元的晶体管都采用了工艺所允许的最小尺寸，例如UMC-55nm工艺下PMOS/NMOS的最小尺寸W/L=120nm/60nm，以降低存储单元的面积，从而降低SRAM存储器整体版图面积资源消耗。
请参考图4，为一种实施例中存储单元的信号波形图，包括时钟信号CLK、列写入控制信号CWL、行写入控制信号WWL_B、第一写入数据信号WBL、第二写入数据信号WBL_B、读取控制信号RBL、读取数据信号RWL_B和读取数据信号RWL，依据流经节点Q、节点EB和节点QB的数据信号。存储单元支持同时读写操作，其读写操作均在时钟信号CLK信号的一个时钟周期内完成。其中，电压号信号VDD表示电源信号的电压值，电压信号VTHN表示写入控制电路2和读取控制电路3的晶体管的导通电压值。
请参考图5，为一种实施例中存储单元的写操作时晶体管工作示意图，对存储单元进行写入操作时，行地址和列地址都选中才能对该存储单元进行写入操作。一实施例中，列写入控制信号CWL为1，行写入控制信号WWL_B为0，则晶体管P14导通，节点EN的信号为1，晶体管N10和晶体管N13导通，数据从信号连接端WWL_B或信号连接端WBL输入存储电路1。
请参考图6，为一种实施例中存储单元的写操作时晶体管工作示意图，当只有行地址或列地址选中时，即列写入控制信号CWL为1而行写入控制信号WWL_B为1时，或列写入控制信号CWL为0而行写入控制信号WWL_B为0时，晶体管N14导通，写入控制电路2的晶体管N10和晶体管N13关闭，使得存储电路1存储的数据得到保护。
存储单元读取时，即信号连接端RWL的信号为1，信号连接端RWL_B的信号为0表示该行需要读取，通过读取控制电路3的信号连接端RBL读取存储单元存储的数据。由于读取控制电路3的三态门具有数据单向传输的特点，不论存储单元在数据读取或写入期间，其数据单元的数据稳定性均不会受到影响。
本实施例公开的存储单元通过信号连接端WWL_B、信号连接端RWL、列写入控制信号CWL、读取控制信号RBL、读取数据信号RWL_B实现存储单元的读写分离，使得存储单元的静态噪声容限SNM得到提升，其中静态噪声容限SNM是衡量SRAM性能的一个指标。而传统的SRAM的存储单元只有一条写字线和一对读位线，且读写共享。本实施例公开的存储单元在写入操作过程中，只被选中行地址或列地址时，存储单元的村粗电路不会受到影响。而传统的SRAM的存储单元只被选中行地址的单元激活时，内部存储的数据会受到影响。本实施例公开的存储单元从读取控制信号RBL读取出来的数据是数字信号，可以直接用于软件的自动布局布线中。传统的SRAM的存储单元读取出来的数据是模拟信号，不可直接用于软件的自动布局布线。虽然本实施例中公开的存储单元比传统的SRAM的存储单元的晶体管数目增加，但其可工作于更低的电压，而传统的SRAM的存储单元的晶体管数目少，但在低电压下无法正常工作。所以低电压下，本实施例中公开的存储单元比传统的SRAM的存储单元的能耗更低。
本申请公开了一种存储单元，包括写入控制电路、存储电路、读取控制电路、节点Q、节点VVDD和节点QB，控制电路用于将信号连接端WBL输入的所述第一写入数据信号通过节点Q输出给所述存储电路，或将信号连接端WBL_B输入的所述第二写入数据信号通过节点QB输出给存储电路，存储电路用于存储数据信号，读取控制电路用于读取存储单元存储数据的信号。其中，存储电路包括两个写入线路，读取控制电路包括两个读取线路。由于存储单元包括两个写入线路和两个读取线路，使得存储单元的读取和存储分开，进而保证存储单元的数据存储稳定性。
实施例二
请参考图7，为另一种实施例中存储器阵列的结构示意图，包括N行M列个如上所述的存储单元，N和M为自然数,信号WWL_B、信号RWL、信号RWL_B和信号CWL分别表示信号连接端WWL_B、信号连接端RWL、信号连接端RWL_B和信号连接端CWL输入的信号。一实施例中，M值为128，N值为4。与传统的SRAM存储器架构相比，本实施例公开的存储器阵列，移除了原有的模拟模块，例如移除了灵敏放大器模块（SA）和预充电模块（PRE），存储器阵列完全由数字模块构成。
请参考图8，为另一种实施例中全数字静态随机存储器的结构示意图，包括如上所述的存储器阵列10、写行地址译码器20、读行地址译码器60、写列地址译码器30、数据输入模块40和数据输出模块50。写行地址译码器20分别与存储器阵列10中每个存储单元的信号连接端WWL_B连接，读行地址译码器60分别与存储器阵列10中每个存储单元的信号连接端RWL连接，写列地址译码器30分别与存储器阵列10中每个存储单元的信号连接端CWL连接，数据输入模块40分别与存储器阵列10中每个存储单元的信号连接端WBL和/或信号连接端WBL_B连接，数据输出模块50分别与存储器阵列10中每个存储单元的信号连接端RBL连接。一实施例中，存储器阵列采用Bit-interleaving结构排布。Bit-interleaving结构排布是将不同数据字节交叉存储，以用于增大单个字节中存储相邻数据的物理间距。一实施例中，存储器阵列使用全定制存储单元，以保证半选数据稳定性。考虑到亚阈值区间模拟信号传输严重受到工艺参数波动影响，全数字静态随机存储器架构中所有节点均采用数字信号，以保证存储器在亚阈值区间的稳定性。
请参考图9，为另一种实施例中全数字静态随机存储器的多路选择器连接示意图，全数字静态随机存储器还包括L个多路选择器HSB，L为自然数。每个多路选择器HSB包括控制信号连接端、数据输出端和P个存储单元连接端，P为自然数。存储单元连接端与一个存储单元的信号连接端RWL_B或信号连接端RWL连接，数据输出端与数据输出模块50连接，控制信号连接端用于选通多路选择器的控制信号的输入。多路选择器HSB用于依据预读取数据的地址读取一个与多路选择器HSB的存储单元连接的存储数据信号输出给数据输出模块50，其中，M*N=L*P。一实施例中，P的值为16，L的值为8。为解决SRAM存储器在数据读取过程中驱动能力不足的问题，同时减小RBL数据线上的能耗，全数字静态随机存储器使用两级数据读取结构，原有RBL以16个存储单元为一组分为多段子数据线sub-RBL，子数据线末端插入一组多路选择器（由三态门和逻辑门构成），之后通过buffer连接到外部端口Global-RBL。多路选择器的控制信号为行地址信号的高位地址（HSBs: High-Significant Bits）译码而成。数据保持操作（HOLD）期间，所有子数据线sub-RBL都保持在悬空状态（floating），而所插入的多路选择器的控制端都维持在关闭状态，悬空状态的sub-RBL信号未传递到下一级，从而避免了下一级电路因输入为中间信号而导致电路漏电功耗增大的问题。在数据读取操作期间，如需对第一组存储单元的数据进行读取，其单元内部三态门被打开，数据从内部数据节点转移到子数据线sub-RBL1上。根据高位地址译码，控制信号HSB（1）被打开，sub-RBL（0）后多路选择器导通，数据从sub-RBL（0）经过多路选择器和数据buffer传输到外部端口Global-RBL上。在此期间，其它子数据线sub-RBL（2）至 sub-RBL（8）因其前后的控制电路保持关闭，依然维持在悬空状态。
下面对四种不同存储单元的SRAM进行仿真参数进行比较，四种SRAM包括实施一中的13管存储单元的SRAM、16管T-SRAM、16管L-SRAM和18管OAI-SRAM作为比较对象。其中，所有存储单元均用Virtuoso实现，采用工业65nmCMOS工艺。使用HSPICE仿真和MATLAB软件联合进行性能评估。请参考图10、图11和图11，其中，图10为16管T-SRAM的存储单元电路结构示意图，图11为16管L-SRAM的存储单元电路结构示意图，图12为18管OAI-SRAM的存储单元电路结构示意图。
请参考图13、图14和图15，图13为一种实施例中四种SRAM仿真的HSNM随电源电压变化趋势示意图，图14为一种实施例中四种RSAM仿真的HSNM随电源电压变化趋势示意图，图15为一种实施例中四种RSAM仿真的WM随电源电压变化趋势示意图。其中，曲线13T SRAM表示SRM的存储单元为实施例一中公开的存储单元，曲线T-SRAM表示16管T-SRAM，曲线L-SRAM表示16管L-SRAM，曲线OAI-SRAM表示18管OAI-SRAM，HSNM表示SRAM的保持噪声容限，HSNM表示SRAM的读噪声容限，WM表示SRAM的写噪声容限。在高电压（1.2 V）下13T SRAM存储单元的HSNM高约70 mV，表现了更高的数据稳定性。随着电源电压的降低，4种SRAM存储单元都遵循近似线性下降的趋势。当电源电压降低至400 mV时，4种HSNM值基本相同，差距约8mV。因此，高阈值晶体管的使用可以使得存储单元在高电压下表现更好的数据稳定性。在数据读取期间，SRAM存储单元的数据稳定性使用RSNM来衡量。由于四种SRAM存储单元均采用了单独的读出端口，且读出端口均由CMOS逻辑门构成，因此不同于传统6晶体管的SRAM存储单元，在数据读取期间四种存储单元的噪声容限均未出现下降情况。在数据写入期间，四种存储单元的WM最低值在相同电源电压下基本相同，且都随电压下降呈线性趋势降低。本申请实施一中的存储单元较于其它三种采取单数据线写入结构的存储单元表现了最高的WM均值（976 mV@1.2 V），约比其它种SRAM存储单元提高了30%，显示了双数据线写入结构对噪声的良好抗性。
请参考图16，为一种实施例中四种SRAM仿真的存储单元漏电流比较趋势示意图，四种存储单元的漏电流都随电源电压降低而逐渐下降。标准阈值晶体管的使用造成L-SRAM和OAI-SRAM存储单元呈现最高的漏电流。OAI-SRAM存储单元内部的晶体管堆叠效应使其漏电流较L-SRAM存储单元低于12%。借助高阈值晶体管的使用，13T SRAM和T-SRAM存储单元的漏电流显著降低，在不同电源电压下，13T SRAM存储单元ILeak比OAI-SRAM存储单元低66%-70%(约1.2-0.2V)。T-SRAM存储单元由于完全由高阈值晶体管搭建，其漏电流最低，比13TSRAM存储单元低3%-47%(约1.2-0.2V)。
请参考图17，为一种实施例中四种SRAM的存储单元性能比较示意图。13T SRAM存储结构的最小数据保持/读取电压比同样使用高阈值晶体管的T-SRAM降低30 mV，写入电压下降40 mV。另外，13T SRAM存储结构支持bit-interleaving结构且不需预充电操作，实现SRAM存储器的完全数字化。而相比于OAI-SRAM存储结构，13T SRAM存储结构在保证相当的最小电压的同时使漏电流显著下降，确保了低电压下更低的存储器静态功耗。
请参考图18，为一种实施例中四种SRAM的整体性能比较示意图，其中，13T SRAM结果来自于HSPICE仿真，其它三种存储结构的结果来自于原出处中的数据。13T SRAM相比于其它三种存储器结构，显示了更低的单元晶体管数量和更低的数据读写电压。在最低能耗点，13T SRAM存储器中数据读取结构的优化使得其数据读写速度基本一致，在0.4 V电压下工作频率达到1.5 MHz，为T-SRAM存储器的15倍。多阈值晶体管的使用又使其保持功耗维持在较低水平。相比于同样支持bit-interleaving结构的OAI-SRAM存储器，13T SRAM存储器由于移除了预充电模块实现了完全数字化，其写操作能耗得到明显下降，较OAI-SRAM存储器下降了63.85% @ 0.5 V。同时，13T SRAM存储器实现了在更低的电压下更高的工作频率。尤其是OAI-SRAM存储器在阵列层面使用了子模块划分、 全局/局部数据线划分、电源门控等多项低功耗技术，而13T SRAM存储器在阵列层面未采取任何低功耗技术。本申请实施例中公开的13T SRAM存储器完全采用数字信号传递数据，移除了灵敏放大器和预充电模块，并采用两级数据读取结构在保证存储单元对数据线驱动能力的同时，加快低电压下的数据读取速度。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (8)

1.一种存储单元，其特征在于，包括写入控制电路、存储电路、读取控制电路、节点Q、节点VVDD和节点QB；
所述写入控制电路分别与节点Q、节点VVDD和节点QB连接，用于所述存储单元的写入；所述写入控制电路包括信号连接端CWL、信号连接端WWL_B、信号连接端WBL和信号连接端WBL_B，信号连接端CWL用于列写入控制信号的输入，信号连接端WWL_B用于行写入控制信号的输入，信号连接端WBL用于第一写入数据信号的输入，信号连接端WBL_B用于第二写入数据信号的输入；当信号连接端WWL_B和信号连接端CWL分别输入的行写入控制信号和列写入控制信号都有效时，所述写入控制电路用于将信号连接端WBL输入的所述第一写入数据信号通过节点Q输出给所述存储电路，或将信号连接端WBL_B输入的所述第二写入数据信号通过节点QB输出给所述存储电路；
所述存储电路分别与节点Q、节点VVDD和节点QB连接，所述存储电路用于保持节点Q输入的所述第一写入数据信号或节点QB输入的所述第二写入数据信号，以作为所述存储单元的存储数据信号；
所述读取控制电路与节点QB连接，用于所述存储单元的读取；所述读取控制电路包括信号连接端RBL、信号连接端RWL_B和信号连接端RWL，信号连接端RBL用于读取控制信号的输入，信号连接端RWL_B和信号连接端RWL用于读取数据信号的输出；当信号连接端RBL输入的读取控制信号有效时，所述读取控制电路通过节点QB获取所述存储电路保持的所述存储数据信号，并通过信号连接端RWL_B或信号连接端RWL输出；
所述存储电路包括锁存器，所述锁存器包括晶体管P11、晶体管P12、晶体管N11和晶体管NP12；
晶体管P11的控制极与节点Q连接，晶体管P11的第一极与节点VVDD连接，晶体管P11的第二极与节点QB连接；
晶体管P12的控制极与节点QB连接，晶体管P12的第一极与节点VVDD连接，晶体管P12的第二极与节点Q连接；
晶体管N11的控制极与节点Q连接，晶体管N11的第一极与节点QB连接，晶体管N11的第二极接地；
晶体管N12的控制极与节点QB连接，晶体管N12的第一极与节点Q连接，晶体管N12的第二极接地；
所述写入控制电路包括晶体管P13、晶体管P14、晶体管N10、晶体管N13、晶体管N14和节点EN；
晶体管P13的控制极与节点EN连接，晶体管P13的第一极用于电源信号VDD的输入，晶体管P13的第二极与节点VVDD连接；
晶体管P14的控制极与信号连接端WWL_B连接，晶体管P14的第一极与信号连接端CWL连接，晶体管P14的第二极与节点EN连接；
晶体管N10的控制极与节点EN连接，晶体管N10的第一极与信号连接端WBL连接，晶体管N10的第二极与节点Q连接；
晶体管N13的控制极与节点EN连接，晶体管N13的第一极与信号连接端WBL_B连接，晶体管N13的第二极与节点QB连接；
晶体管N14的控制极与信号连接端WWL_B连接，晶体管N14的第一极与节点EN连接，晶体管N14的第二极接地。
2.如权利要求1所述的存储单元，其特征在于，所述读取控制电路包括晶体管N15、晶体管N16、晶体管P15和晶体管P16；
晶体管P15的控制极与节点QB连接，晶体管P15的第一极用于所述电源信号VDD的输入，晶体管15的第二极与晶体管P16的第一极连接；
晶体管P16的控制极与信号连接端RWL_B连接，晶体管P16的第二极与信号连接端RBL连接；
晶体管N15的控制极与信号连接端RWL连接，晶体管N15的第一极与信号连接端RBL连接，晶体管N15的第二极与晶体管N16的第一极连接；
晶体管N16的控制极与节点OB连接，晶体管N16的第二极接地。
3.如权利要求2所述的存储单元，其特征在于，晶体管N10、晶体管N11、晶体管N12、晶体管N13、晶体管N14和晶体管N15为NMOS晶体管，晶体管P11、晶体管P12、晶体管P13、晶体管P14和晶体管P15为PMOS晶体管。
4.一种存储器阵列，其特征在于，包括N行M列个如权利要求1至3中任一项所述的存储单元；其中，N和M为自然数。
5.一种全数字静态随机存储器，其特征在于，包括如权利要求4所述的存储器阵列。
6.如权利要求5所述的全数字静态随机存储器，其特征在于，还包括写行地址译码器、读行地址译码器、写列地址译码器、数据输入模块和数据输出模块；
所述写行地址译码器分别与所述存储器阵列中每个存储单元的信号连接端WWL_B连接，所述读行地址译码器分别与所述存储器阵列中每个存储单元的信号连接端RWL连接，所述写列地址译码器分别与所述存储器阵列中每个存储单元的信号连接端CWL连接，所述数据输入模块分别与所述存储器阵列中每个存储单元的信号连接端WBL和信号连接端WBL_B连接，所述数据输出模块分别与所述存储器阵列中每个存储单元的信号连接端RBL连接。
7.如权利要求6所述的全数字静态随机存储器，其特征在于，所述存储器阵列采用Bit-interleaving结构排布。
8.如权利要求6所述的全数字静态随机存储器，其特征在于，还包括L个多路选择器，L为自然数；每个多路选择器包括控制信号连接端、数据输出端和P个存储单元连接端，P为自然数；所述存储单元连接端与一个所述存储单元的信号连接端RWL_B或信号连接端RWL连接，所述数据输出端与所述数据输出模块连接，所述控制信号连接端用于选通所述多路选择器的控制信号的输入；所述多路选择器用于依据预读取数据的地址读取一个与所述多路选择器的存储单元连接的存储数据信号输出给所述数据输出模块；其中，M*N=L*P。
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