CN109684665B - 基于FinFET的三值SRAM单元电路及控制方法 - Google Patents
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Abstract
本发明涉及基于FinFET的三值SRAM单元电路，包括：由FinFET晶体管构成的两个三值反相器交叉耦合所组成的逻辑值存储基本元件，所述逻辑值存储基本元件包含两个三值反相器，包括两个P沟道FinFET晶体管M1和M3，四个N沟道FINFET晶体管M2、M4、M5和M6；两个由FinFET晶体管构成的传输门作为存取管，所述两个存取管分别由N沟道FinFET晶体管M11、P沟道FinFET晶体管M12N沟道晶体管M9、P沟道晶体管M10构成。本发明的有益效果是：本发明电路通过两个三值反相器交叉耦合所组成的逻辑值存储基本元件、由传输门构成的存取管以及两个和内部节点分开的晶体管组建的三值SRAM单元电路，采用隔离和交叉耦合技术，实现了SRAM的三值存储，并增强三值数据存储的稳定性。
Description
技术领域
本发明属于电路设计开发领域，涉及一种低功耗的SRAM单元电路，更具体说，它涉及一种可以有效降低芯片复杂度并提高芯片性能的能进行三值存储的SRAM单元电路。
背景技术
SRAM单元是VLSI芯片中必不可少的部分，作为嵌入式存储器用于芯片中数据或指令的缓存，经过不断的发展，芯片中SRAM的面积已经超过芯片总面积的90％，因此，SRAM的性能将直接影响到整个芯片的性能。传统存储单元的基本结构为CMOS 6T SRAM，由于存取管和下拉管之间的分压作用，使得读/写操作容易受到外部噪声的影响，导致数据稳定性差。同时，随着芯片的集成度不断提高，器件尺寸不断缩小，单位芯片面积上集成的元件数目大量增加，SRAM漏电流变得越来越严重，使得整个芯片的功耗增加，另外传统CMOS 6TSRAM单元需要占用比较大的面积，限制了芯片集成度的提高。
发明内容
本发明的目的在于克服传统CMOS 6T SRAM单元电路中技术的不足，提供一种结构合理，读/写稳定，单线信息携带量高，空间利用率充分，功耗低的基于FinFET的三值SRAM单元电路及控制方法。
基于FinFET的三值SRAM单元电路，包括：
由FinFET晶体管构成的两个三值反相器交叉耦合所组成的逻辑值存储基本元件，所述逻辑值存储基本元件包含两个三值反相器，包括两个P沟道FinFET晶体管M1和M3，四个N沟道FINFET晶体管M2、M4、M5和M6；
两个由FinFET晶体管构成的传输门作为存取管，所述两个存取管分别由N沟道FinFET晶体管M11、P沟道FinFET晶体管M12N沟道晶体管M9、P沟道晶体管M10构成；
两个和内部节点分开的FinFET晶体管组建上述基于FinFET的三值SRAM单元电路，所述与内部节点分开的FinFET晶体管由P沟道FinFET晶体管M7、N沟道FinFET晶体管M8构成；
所述P沟道FinFET晶体管M1、M3、M7的源级接工作电压Vdd，N沟道FinFET晶体管M2、M4、M8的源级接地；所述N沟道FinFET晶体管M5、M6的漏级接电压Vddl，其中Vddl＝Vdd/2；
所述与内部节点分开的FinFET晶体管其中P沟道FinFET晶体管M8和N沟道FinFET晶体管M7的栅极接逻辑值存储单元中节点QB，漏极接右侧存取管的输出。
作为优选：所述两个存取管，一个存取管输入接位线BL，输出接逻辑值存储单元中的节点Q，另一个存取管输入接位线BLB，输出接与内部节点分开的两个FinFET晶体管M7和M8的漏极；其中N沟道FinFET晶体管M9、M11的栅极接字线W，P沟道FinFET晶体管M10、M12的栅极接字线WB。
基于FinFET的三值SRAM单元电路的控制方法，包括如下步骤：
1)读操作前先将位线BL、BLB预充电到Vddl＝Vdd/2。
2)当SRAM存储数据为“0”，节点Q的电压为0，逻辑值为“0”，QB节点电压为Vdd，逻辑值为“2”。此时晶体管M7导通，晶体管M8关闭，字线信号W和WB分别为高电平和低电平，传输门导通，位线BL读得Q点的电压为0，逻辑值为“0”，BLB电压为Vdd，读得信号为逻辑值“2”；
3)当SRAM存储数据为“1”，节点Q的电压为Vdd/2，逻辑值为“1”，QB节点电压为Vdd/2,，逻辑值为“1”。此时晶体管M7、M8关闭，位线BL和BLB电压保持不变，逻辑值为“1”；
4)当SRAM存储数据为“2”，节点Q的电压为Vdd，逻辑值为“2”，QB节点电压为0，逻辑值为“0”。此时晶体管M8导通，晶体管M7关闭，字线信号W和WB分别为高电平和低电平，传输门导通，位线BL电压为Vdd，读得Q点的信号为“2”，BLB电压为0，读得信号为逻辑值“0”；
5)写操作时，位线BL与BLB准备好待写信号。
6)写“0”时，BL电压为0，逻辑值为“0”，字线信号W和WB分别为高电平和低电平，传输门导通，此时，晶体管M2、M3导通，M1、M4关闭，Q节点放电为0，逻辑值为“0”，QB节点被上拉为Vdd，逻辑值“2”；
7)写“1”时，BL电压为Vdd/2，逻辑值为“1”，字线信号W和WB分别为高电平和低电平，传输门导通，此时，晶体管M1、M2、M3、M4关闭，Q、QB节点电压为Vdd/2,逻辑值为“1”；
8)写“2”时，BL电压为Vdd，逻辑值为“2”，字线信号W和WB分别为高电平和低电平，传输门导通，此时，晶体管M1、M4导通，M2、M3关闭，Q点被上拉为Vdd，逻辑值为“2”，QB节点放电为0，逻辑值为“0”；
9)保持状态时，字线信号W和WB分别为低电平和高电平，传输门关闭，则Q、QB所存信号以及M1、M2、M3、M4晶体管开关状态保持不变，信息长期保存。
本发明的有益效果是:本发明电路通过两个三值反相器交叉耦合所组成的逻辑值存储基本元件、由传输门构成的存取管以及两个和内部节点分开的晶体管组建的三值SRAM单元电路，采用隔离和交叉耦合技术，实现了SRAM的三值存储，并增强三值数据存储的稳定性，使得电路中单线信息携带量高，空间或时间利用率充分，能有效地增加整个芯片的存储容量，提高电路的集成度。另外采用FinFET晶体管来代替传统的CMOS管，能有效的降低SRAM读写操作的时延，提高SRAM的读写速度，也能降低SRAM的漏电流，降低电路的功耗，提高整个芯片的性能。
附图说明
图1为本发明基于FinFET的三值SRAM电路框图；
图2为本发明电路的写操作功能仿真图，其中横坐标是时间，单位是ns，纵坐标是电压，单位是V；
图3为本发明电路的读操作功能仿真图，其中横坐标是时间，单位是ns，纵坐标是电压，单位是V。
具体实施方式
下面结合实施例对本发明做进一步描述。下述实施例的说明只是用于帮助理解本发明。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
图1中的晶体管M1、M2、M3……M12均为FinFET晶体管，并采用SG模式的连接方式。图2为本发明电路的写操作功能仿真图，其中横坐标是时间，单位是ns，纵坐标是电压，单位是V。图3为本发明电路的读操作功能仿真图，其中横坐标是时间，单位是ns，纵坐标是电压，单位是V。
如图1所示，新型的基于FinFET的三值SRAM由12个晶体管构成，主要的设计思路是：读端口隔离，使用单端读写，意味着读操作和写操作分开，其中，右边是读操作过程，晶体管M7和M8可以和内部节点分开，不受读过程影响，显著增大读操作阈值，左边使用传输门结构可以降低写操作延时，并有很大的写操作阈值。
这种基于FinFET的三值SRAM单元电路，其包括：两个由FinFET晶体管构成的三值反相器交叉耦合所组成的逻辑值存储基本元件，用于当存储单元保存数据时，交叉耦合反相器能有效的保存逻辑值，当存储单元写入或读出数据时，位线的电压能更新存储节点的数据、同时存储节点的数据也能改变位线电压；两个由FinFET晶体管构成传输门作为存取管，用于将外部数据写入SRAM单元时，增大写操作阈值，降低写操作延时；两个和内部节点分开FinFET晶体管，用于将SRAM内部数据读出时，使内部结点不受读操作过程的影响，避免读操作破坏，提高读操作阈值；
本实施例的基于FinFET的三值SRAM单元电路的具体连接结构为：
1)利用由FinFET晶体管构成的两个三值反相器交叉耦合所组成的逻辑值存储基本元件、两个由FinFET晶体管构成的传输门作为存取管，两个和内部节点分开的FinFET晶体管组建上述基于FinFET的三值SRAM单元电路；
2)所述逻辑值存储基本元件包含两个三值反相器，包括两个P沟道FinFET晶体管M1和M3，四个N沟道FINFET晶体管M2、M4、M5、M6。
3)所述的两个存取管分别由N沟道FinFET晶体管M11、P沟道FinFET晶体管M12和N沟道晶体管M9、P沟道晶体管M10构成。
4)所述与内部节点分开的晶体管由P沟道FinFET晶体管M7、N沟道FinFET晶体管M8构成。
5)所述P沟道FinFET晶体管M1、M3、M7的源级接工作电压Vdd，N沟道FinFET晶体管M2、M4、M8的源级接地。
6)所述N沟道FinFET晶体管M5、M6的漏级接电压Vddl，其中Vddl＝Vdd/2。
7)所述与内部节点分开的晶体管其中P沟道FinFET晶体管M8和N沟道FinFET晶体管M7的栅极接逻辑值存储单元中节点QB，漏极接右侧存取管的输出。
8)所述两个存取管一个存取管输入接位线BL，输出接逻辑值存储单元中的节点Q，另一个存取管输入接位线BLB，输出接与内部节点分开的两个FINFET晶体管M7和M8的漏极。其中N沟道FinFET晶体管M9、M11的栅极接字线W，P沟道FinFET晶体管M10、M12的栅极接字线WB。
9)调节电路中每个FinFET晶体管的尺寸宽长比，保证电路中每条线路中FinFET晶体管能力相当，平衡整个电路的性能。
本实施例的基于FinFET的三值SRAM单元电路的控制方法，包括如下步骤：
1)读操作前先将位线BL、BLB预充电到Vddl＝Vdd/2；
2)当SRAM存储数据为“0”，节点Q的电压为0，逻辑值为“0”，QB节点电压为Vdd，逻辑值为“2”；此时晶体管M7导通，晶体管M8关闭，字线信号W和WB分别为高电平和低电平，传输门导通，位线BL读得Q点的电压为0，逻辑值为“0”，BLB电压为Vdd，读得信号为逻辑值“2”；
3)当SRAM存储数据为“1”，节点Q的电压为Vdd/2，逻辑值为“1”，QB节点电压为Vdd/2,，逻辑值为“1”；此时晶体管M7、M8关闭，位线BL和BLB电压保持不变，逻辑值为“1”；
4)当SRAM存储数据为“2”，节点Q的电压为Vdd，逻辑值为“2”，QB节点电压为0，逻辑值为“0”；此时晶体管M8导通，晶体管M7关闭，字线信号W和WB分别为高电平和低电平，传输门导通，位线BL电压为Vdd，读得Q点的信号为“2”，BLB电压为0，读得信号为逻辑值“0”；
5)写操作时，位线BL与BLB准备好待写信号；
6)写“0”时，BL电压为0，逻辑值为“0”，字线信号W和WB分别为高电平和低电平，传输门导通，此时，晶体管M2、M3导通，M1、M4关闭，Q节点放电为0，逻辑值为“0”，QB节点被上拉为Vdd，逻辑值“2”；
7)写“1”时，BL电压为Vdd/2，逻辑值为“1”，字线信号W和WB分别为高电平和低电平，传输门导通，此时，晶体管M1、M2、M3、M4关闭，Q、QB节点电压为Vdd/2,逻辑值为“1”；
8)写“2”时，BL电压为Vdd，逻辑值为“2”，字线信号W和WB分别为高电平和低电平，传输门导通，此时，晶体管M1、M4导通，M2、M3关闭，Q点被上拉为Vdd，逻辑值为“2”，QB节点放电为0，逻辑值为“0”；
9)保持状态时，字线信号W和WB分别为低电平和高电平，传输门关闭，则Q、QB所存信号以及M1、M2、M3、M4晶体管开关状态保持不变，信息得以长期保存。
上述实例基于FinFET的三值SRAM单元，通过利用晶体管M7和M8来将读操作和写操作分开，与外界噪声隔离，提高读写的稳定性。
上述实例基于FinFET的三值SRAM单元，还可以通过利用改变FinFET晶体管的连接方式来如LP模式，IGn模式以及IGPS模式等来改变FinFET晶体管的阈值，提高晶体管对阈值的控制，来提高整个SRAM的性能。
采用PTM预测模型16nm FinFET LSTP工艺，并取电源电压为Vdd＝1V，Vddl＝Vdd/2＝0.5V，图2给出了经Hspice仿真所得到的结果，显示了其写操作功能的正确性。图3显示了其读操作功能的正确性。
Claims (1)
1.一种基于FinFET的三值SRAM单元电路的控制方法，其特征在于，基于FinFET的三值SRAM单元电路由FinFET晶体管构成的两个三值反相器交叉耦合所组成的逻辑值存储基本元件，所述逻辑值存储基本元件包含两个三值反相器，包括两个P沟道FinFET晶体管M1和M3，四个N沟道FINFET晶体管M2、M4、M5和M6；
两个由FinFET晶体管构成的传输门作为存取管，所述两个存取管分别由N沟道FinFET晶体管M11、P沟道FinFET晶体管M12 N沟道晶体管M9、P沟道晶体管M10构成；
两个和内部节点分开的FinFET晶体管组建上述基于FinFET的三值SRAM单元电路，所述与内部节点分开的FinFET晶体管由P沟道FinFET晶体管M7、N沟道FinFET晶体管M8构成；
所述P沟道FinFET晶体管M1、M3、M7的源级接工作电压Vdd，N沟道FinFET晶体管M2、M4、M8的源级接地；所述N沟道FinFET晶体管M5、M6的漏级接电压Vddl，其中Vddl=Vdd/2；
所述与内部节点分开的FinFET晶体管其中P沟道FinFET晶体管M8和N沟道FinFET晶体管M7的栅极接逻辑值存储单元中节点QB，漏极接右侧存取管的输出；包括如下步骤：
1）读操作前先将位线BL、BLB预充电到Vddl=Vdd/2；
2）当SRAM存储数据为“0”，节点Q的电压为0，逻辑值为“0”，QB节点电压为Vdd，逻辑值为“2”；此时晶体管M7导通，晶体管M8关闭，字线信号W和WB分别为高电平和低电平，传输门导通，位线BL读得Q点的电压为0，逻辑值为“0”，BLB电压为Vdd，读得信号为逻辑值“2”；
3）当SRAM存储数据为“1”，节点Q的电压为Vdd/2，逻辑值为“1”，QB节点电压为Vdd/2，逻辑值为“1”；此时晶体管M7、M8关闭，位线BL和BLB电压保持不变，逻辑值为“1”；
4）当SRAM存储数据为“2”，节点Q的电压为Vdd，逻辑值为“2”，QB节点电压为0，逻辑值为“0”；此时晶体管M8导通，晶体管M7关闭，字线信号W和WB分别为高电平和低电平，传输门导通，位线BL电压为Vdd，读得Q点的信号为“2”，BLB电压为0，读得信号为逻辑值“0”；
5）写操作时，位线BL与BLB准备好待写信号；
6）写“0”时，BL电压为0，逻辑值为“0”，字线信号W和WB分别为高电平和低电平，传输门导通，此时，晶体管M2、M3导通，M1、M4关闭，Q节点放电为0，逻辑值为“0”，QB节点被上拉为Vdd，逻辑值“2”；
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Non-Patent Citations (1)
| Title |
|---|
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