CN105531767A - 电阻式存储器的低功率写和读操作的装置 - Google Patents

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Abstract

描述用于提高电阻式存储器能量效率的装置。装置执行数据驱动写以利用write0与write1操作之间的不对称写开关能量。装置包括：电阻式存储器单元，其耦合于位线和选择性；第一通路门，其耦合于位线；第二通路门，其耦合于选择线；和复用器，其可由输入数据操作，复用器根据输入数据的逻辑水平向第一和第二通路门或写驱动器提供控制信号。装置包括用于在写操作之前执行读的电路，其避免初始低功率读操作的不必要写。装置包括用于执行自控写操作的电路，位单元一翻转则电路停止写操作。装置包括用于执行自控读操作的电路，一检测到数据则电路停止读操作。

Description

电阻式存储器的低功率写和读操作的装置
背景技术
具有非易失性的片上嵌入式存储器可以实现能量和计算效率。若干新型固态高密度非易失性存储器使用具有可变电阻的存储器元件来存储信息。自旋转移力矩-磁性随机存取存储器（STT-MRAM）的电阻取决于两个磁性层的相对磁化极性。其他可变电阻存储器包括电阻式RAM（ReRAM）和传导桥接RAM（CbRAM），其的电阻取决于传导路径通过电介质或电解质的形成和消除。还存在相变存储器（PCM），对于其单元的电阻率取决于硫族化物的结晶态或无定形态。
图1图示对于STT-MRAM的双端1T-1MTJ（磁性隧道结）位单元100。位单元100包括存取晶体管M1和MTJ设备。MTJ设备是STT-MRAM的存储元件，其包括钉扎磁性层和自由磁性层。自由磁性层磁化取向可以随着写电流方向而改变。如果写电流从自由磁性层流到钉扎磁性层，自由磁性层磁化与钉扎磁性层对准并且MTJ设备处于具有低电阻的并行态（RP）。如果写电流从钉扎磁性层流到自由磁性层，自由磁性层磁化方向与钉扎磁性层相对并且MTJ设备处于具有高电阻的反并行（RAP）态。
对于这些电阻性存储器，读操作一般比写操作更快，并且写电流一般大于读电流。与消耗瞬态写功率的SRAM（静态随机存取存储器）和DRAM（动态随机存取存储器）不同，电阻式存储器仍消耗静态写功率而不管单元在写操作期间是否被翻转。这些电阻式存储器的读功率根据读传感器的实现而也可以是静态的。减少读和写能量以便满足高性能和低功率应用的目标对于电阻式存储器是个挑战。
附图说明
将从下文给出的详细描述以及本发明的各种实施例的附图更充分地理解本发明的实施例，然而，它们不应视为使本公开局限于特定实施例，而只是为了解释和理解。
图1图示对于STT-MRAM的双端1T-1MTJ位单元。
图2是对于电阻式存储器的常规写路径。
图3是根据本公开的一个实施例的时域中的数据驱动写路径。
图4是根据本公开的一个实施例的电流域（currentdomain）中的数据驱动写路径。
图5是根据本公开的一个实施例对于电流域中的据驱动写路径的可变强度写驱动器。
图6是根据本公开的一个实施例使图3-5的任何或全部实施例与在写操作之前执行读操作的逻辑结合的阵列架构。
图7是根据本公开的一个实施例具有自控写操作的写路径架构。
图8是根据本公开的一个实施例具有自控读操作的读路径架构。
图9A是根据本公开的一个实施例具有自控读操作的读路径架构的源线逻辑。
图9B是根据本公开的一个实施例具有自控读操作的读路径架构的超前/滞后检测器。
图10是示出根据本公开的一个实施例具有自控读操作的读路径架构的操作的标绘图。
图11是根据本公开的一个实施例具有参考图3-10描述的读和写设计架构中的任一个的智能设备或计算机系统或SoC（片上系统）。
具体实施例
实施例描述对于低功耗的电阻式存储器的写和读操作及设计技术。在一个实施例中，数据驱动写装置用于降低电阻式存储器中的写操作功率。在这样的实施例中，Write0与Write1之间的不对称写开关电流用于降低写操作的功率。例如，写操作中在总写能量的25%与37%之间的功率节省由装置实现。
在下列实施例中，术语“Write0”指将逻辑低写入存储器元件的写操作，并且“Write1”指将逻辑高写入存储器元件的写操作。在一个实施例中，装置用于在写操作之前执行读操作。在这样的实施例中，不必要的写通过使用初始低功率读操作而避免。例如在30%范围内的功率节省可在读/写比是50/50时实现。
在一个实施例中，提供装置来执行自控写操作。在该实施例中，位单元（即，选择要写入的位单元）一翻转就停止写操作。在一个实施例中，提供装置来执行自控读操作。在该实施例中，一检测到数据就停止读操作。在读功率中例如在10%-25%范围内的功率节省可由装置实现来执行自控读操作。
尽管对于电阻式存储器技术的基础存储器元件变化，用于读和写的方法在电气上相似并且被实施例所包含。实施例可以组合来对电阻式存储器实现最佳能量节省。
在下列描述中，阐述许多细节以提供对本公开的实施例的更全面的解释。然而，本公开的实施例可在没有这些具体细节的情况下实践，这对于本领域内技术人员将是明显的。在其它实例中，以框图的形式而不详细地示出众所周知的结构和设备，以便避免掩盖本公开的实施例。
注意在实施例的对应图中，信号用线表示。一些线可更粗，用于指示更多的组成信号路径，并且/或在一个或多个端处具有箭头，用于指示主要信息流方向。这样的指示不意在为限制性的。相反，这些线结合一个或多个示范性实施例使用以便于更容易地理解电路或逻辑单元。任何表示的信号，如由设计需要或偏好指定的，实际上可包括一个或多个信号，其可在两者中的任一方向上行进并且可用任何适合类型的信号方案实现。
在整个说明书和权利要求中，术语“连接”意指连接的事物之间没有任何中间设备的直接电气连接。术语“耦合”意指连接的事物之间的直接电气连接或通过一个或多个被动或主动中间设备的间接连接。术语“电路”意指设置成彼此合作来提供期望功能的一个或多个被动和/或主动部件。术语“信号”意指至少一个电流信号、电压信号或数据/时钟信号。“一”、“一个”和“该”的意思包括复数个参考。“在…中”的意思包括“在…中”和“在…上”。
术语“标度”一般指将设计（示意图和布局）从一个工艺技术转换成另一个工艺技术。术语“标度”一般也指在相同技术节点内缩小布局和设备。术语“标度”还可指相对于另一个参数（例如，电力供应水平）调整信号频率（使之减慢）。术语“大致”、“接近”、“近似”、“靠近”和“大约”一般指在目标值的+/-20%内。
如本文使用的，除非另外规定，用于描述公共对象的序数词“第一”、“第二”、“第三”等的使用仅仅指示所参考的类似对象的不同实例，并且不意在暗指这样描述的对象必须在时间上、空间上采用排序或采用任何其它方式处于给定序列中。
为了实施例的目的，晶体管是金属氧化物半导体（MOS）晶体管，其包括漏极、源极、栅极和块状端子。晶体管还包括三栅极和FinFet晶体管、圆柱体全包围栅极晶体管或实现晶体管功能性的其他设备（像碳纳米管或自旋电子器件）。源极和漏极端子可以是等同元件并且在本文能互换地使用。本领域内技术人员将意识到可使用其他晶体管（例如双极结晶体管-BJT、PNP/NPN、BiCMOS、CMOS、eFET等）而不偏离本公开的范围。术语“MN”指示n型晶体管（例如，NMOS、NPNBJT等）并且术语“MP”指示p型晶体管（例如，PMOS、PNPBJT等）。
图2是对于电阻式存储器的常规写路径200。该写路径200由写使能通路门（pass-gates）201和202、写驱动缓冲区203和204以及与它们相应的存取（或选择）晶体管耦合的电阻式存储器元件（即RME0-M10至RMEn-M1n）组成，其中‘n’是等于或大于1的整数。字线（WL）被每个晶体管接收。例如，M10接收WL<0>，并且Mln接收WL<n>，其中‘n’是大于零的整数。WREN（写使能）用于控制通路门201和202。位单元的一个端子耦合于位线（BL）并且位单元的另一端耦合于源或选择线（SL）。写数据DATAIN被生成wrdata_b和wrdata的写驱动器203和204接收，其中wrdata_b是wrdata的逆。根据WREN的逻辑水平，wrdata_b和wrdata分别耦合于BL和SL。
当WREN为高并且DATAIN也为高时，跨所选的位单元的电流使它从RP状态切换到RAP状态（即，Write1）。当WREN为高并且DATAIN为低时，所选的位单元从RAP切换到RP（即，Write0）。RAP与RP状态之间所需的写能量是不对称的，即从RAP切换到RP（即，Write0）所需要的能量可以大大小于从RP切换到RAP（即，Write1）所需要的能量。常规设计200总是对Write1消耗最坏情况能量，并且这在Write0期间浪费能量。
图3是根据本公开的一个实施例的时域中的数据驱动写路径300。指出图3的具有与任何其他图的元件相同的标号（或名字）的那些元件可以采用与描述的那个相似但不限于这样的任何方式操作或起作用。
对于电阻式存储器，Write0和Write1切换能量是不对称的。例如，从RAP到RP（即，Write0）的STT-MRAM切换能量大大小于从RP到RAP状态（即，Write1）的切换能量。另外，源极跟随器效应使单元对于Write1操作所看到的电流减少。因此，Write1能量比Write0能量大得多。不管是执行Write0还是Write1，现有设计（例如，写路径200）耗尽最坏情况写能量（即，Write1所需要的能量）。这在Write0操作期间浪费能量。
图3的实施例使用“数据驱动写”技术来使总写能量明显减少。这可以在时域中或在电流域中进行。根据一个实施例，在如参考图3和图4论述的时域中，对于Write1比对于Write0应用更长写脉冲。根据一个实施例，在如参考图5和图6论述的电流域中，写时间是固定的并且对于Write1比对于Write0寻求更大写电流。
参考图3，在一个实施例中，写路径300包括选择单元301，其可由DATAIN操作。在一个实施例中，选择单元301是复用器，其接收至少两个写使能信号-用于实现写逻辑一的wren1，和用于实现将逻辑零写入电阻式存储器的所选位单元的wren0。为了不掩盖实施例，之前论述的元件和特征可不重复。
在一个实施例中，数据驱动写架构300用写使能脉冲使时域中的能量减少。在一个实施例中，wren1是具有比wren0的脉冲持续时间更长的脉冲持续时间的脉冲。在该实施例中，与彼此相比，wren1导致更长的写电流持续时间并且wren0导致更短的写电流持续时间。在一个实施例中，对于Write0操作，DATAIN为低并且选择wren0。在一个实施例中，对于Write1操作，DATAIN为高并且选择wren1。在一个实施例中，对于wren1和wren0的脉宽可由软件或硬件编程。在一个实施例中，对于wren1和wren0的脉宽通过融合而预定。
图4是根据本公开的一个实施例的电流域中的数据驱动写路径400。指出图4的具有与任何其他图的元件相同的标号（或名称）的那些元件可以采用与描述的那个相似但不限于这样的任何方式操作或起作用。
在一个实施例中，写数据驱动器401和402具有相对于彼此的倾斜电流驱动强度。在一个实施例中，写数据驱动器401和402在它们的驱动端处包括逆变器。在一个实施例中，每个写缓冲区中的设备（例如，p型设备MP1、n型设备MN1、p型设备MP2和n型设备MN2）大小适于使得Write0电流小于Write1电流。在一个实施例中，与传统驱动器203和204相比，MN1和MP2对于Write1操作在尺寸上（即，W/L）变得更大以与对于Write0的电流相比对将逻辑一写入所选位单元提供更多电流。在一个实施例中，与传统驱动器203和204中的相同晶体管相比，MN2和MP1对于Write0操作在尺寸上（即，W/L）变得更小，以与对于Write1的电流相比对将逻辑零写入所选位单元提供更少电流。
在一个实施例中，如果电阻式存储器元件（例如，MJT）的取向改变或MTJ和存取设备的位置互换，对于每个写缓冲区中的MP1、MN1、MP2和MN2的大小被调整大小以适应于Write0和Write1的不对称功耗，例如Write0电流小于Write1电流。
在一个实施例中，对于写驱动器401和402，对设备大小的调整可以根据DATAIN和DATAIN#动态进行。例如，当DATAIN是这样的（其使得逻辑零被写入位单元）时，则设备MP1、MN1、MP2和MN2的导通强度被调整，即与传统驱动器203和204中的相同晶体管相比，MN2和MP1在尺寸上（即，W/L）变得更大。在一个实施例中，写数据驱动器401和402（加上在前面的逆变器403）分别替换写路径架构200的写数据驱动器203和204。
图5是根据本公开的一个实施例对于电流域中的数据驱动写路径的可变强度写驱动器500。指出图5的具有与任何其他图的元件相同的标号（或名称）的那些元件可以采用与描述的那个相似但不限于这样的任何方式操作或起作用。
在一个实施例中，可变强度写驱动器500包括差分驱动器501、选择单元502和参考发生器503。在一个实施例中，差分驱动器501包括具有可调整电流强度的p型电流源PH、具有可调整电流强度的n型电流源NF、p型设备MPcd1和MPcd2以及n型设备MNcd1和MNcd2。在一个实施例中，DATAIN（Din）被MPcd1和MNcd1的栅极端子接收。在一个实施例中，DATAIN#（Din#，即Din的逆）被MPcd2和MNcd2的栅极端子接收。
在一个实施例中，MPcd1和MNcd1与提供输出（即，wrdata_b（也称为wrdata#））的公共节点串联耦合。在一个实施例中，MPcd1的源极端子耦合于PH的漏极端子（即，iVCC）。在一个实施例中，MNcd1的源极端子耦合于NF的漏极端子（即，iVSS）。在一个实施例中，PH的源极端子耦合于电力供应VCC。在一个实施例中，NF的源极端子耦合于地面。在一个实施例中，MPcd2和MNcd2与提供输出（即，wrdata）的公共节点串联耦合。在一个实施例中，MPcd2的源极端子耦合于PH的漏极端子（即，iVCC）。在一个实施例中，MNcd2的源极端子耦合于NF的漏极端子（即，iVSS）。
在一个实施例中，DATAIN（即，Din）用于确定对于PH的偏置电压Vph以及对于NF的偏置电压Vnh。在一个实施例中，选择单元502是一个或多个复用器，其接收多个电压参考，这些电压参考用于响应于DATAIN和信号“设定值”为Vph和/或Vnh选择偏置电压水平。在一个实施例中，选择单元502是模拟复用器，其包括通路门。在一个实施例中，选择单元502接收参考电压，例如Vcc、v1、v2、v3、v4和Vss（即，接地），其中v1小于Vcc但大于v2，v2大于v3，v3大于v4，v4大于Vss。尽管实施例图示参考（Vcc、v1、v2、v3、v4和Vss），选择单元502可以接收更少或更多的参考。
在一个实施例中，参考电压（例如，Vcc、v1、v2、v3、v4和Vss）由参考发生器503生成。在一个实施例中，参考发生器503是分压器。在一个实施例中，分压器包括耦合在一起来形成分压器以生成偏置电压v1、v2、v3和v4的一系列电阻R1-R5。在其他实施例中，参考发生器是任何已知参考发生器，例如带隙参考发生器等。Vph和Vnh经由DATAIN而调整以对Write0和Write1操作实现最佳写电流。在一个实施例中，Vph在0V至0.5V之间变化。在一个实施例中，Vnh在1V至0.5V之间变化。
在一个实施例中，对于Write1，Din设置成Vcc并且Din#设置成Vss。在一个实施例中，在Vph和Vnh处应用相对较强的偏置。例如，Vph可设置成Vss，并且Vnh可设置成Vcc。在这样的实施例中，wrdata#通过设备NF中相对强的页脚而耦合于Vss，并且wrdata通过设备PH中的相对强的页眉而耦合于Vcc。在这样的实施例中，生成更大写电流。
在一个实施例中，对于Write0，Din设置成Vss并且Din#设置成Vcc。在一个实施例中，在Vph和Vnh处应用相较弱的偏置。例如，Vph可设置成v3并且Vnh可设置成v2。在这样的实施例中，wrdata#通过设备PH中相对弱的页眉耦合于Vcc，并且wrdata通过设备NF中相对弱的页脚耦合于Vss。在这样的实施例中，生成更小的写电流。在一个实施例中，如果发现特定设计（制造后）可以以较弱偏置设定值来写并且从而对于Write0或Write1实现较低电流和较低功率，对于复用器502的设定值可在运行中（即，动态）调整。在一个实施例中，可由复用器502进行选择以匹配最高的那个写电流，例如在MTJ翻转或与存取设备M1互换位置的情况下。
现有设计使用满足Write1操作的最坏情境的写电流幅度和写持续时间-不管它们是在执行Write0还是Write1。对于任何指定应用，对于“数据驱动写”技术的功率节省根据Write0和Write1操作的分布而变化。典型使用情况可限定为其中Write0和Write1操作等可能并且每个出现50%的时间的情况。在该情况下，能量节省比现有技术要好25%。对于其中Write0比Write1更可能的计算机架构和应用，功率节省提高。例如，如果75%的总写操作是Write0操作，则写能量节省提高到37%。
表1：具有不同百分比的Write0操作和不同写时间或写电流比的归一化写能量
表1示出对于不同百分比的Write0操作和对于Write0和Write1的不同写时间或写电流比的示范性归一化写能量结果。当Write0构成总写操作的50%时，从图5的实施例的能量节省比常规设计要好25%。对于一些计算机架构和应用，Write0比Write1更可能，并且能量节省提高。例如，如果Write0操作在总写操作的75%期间出现，与常规设计相比，能量节省从图5的实施例是37%。在一个实施例中，写路径架构200的写数据驱动器203和204用写驱动器500来替换。
图6是根据本公开的一个实施例使图3-5的任何或全部实施例与在写操作之前执行读操作的逻辑结合的阵列架构600。指出图6的具有与任何其他图的元件相同的标号（或名称）的那些元件可以采用与描述的那个相似但不限于这样的任何方式操作或起作用。
对于电阻式存储器，读时间比写时间快得多。因此，读能量比写能量小得多。例如，在当代工艺技术中，读能量对于STT-MRAM是写能量的大约5%。在一个实施例中，在每个写操作期间，架构600首先读取数据。例如，如果输出读数据与输入写数据等同，写不必浪费能量。
对于电阻式存储器，读电流是相对小的，以避免读干扰，并且读时间典型地也快得多。因此，读电路耗散的能量比在写期间耗散的要小得多。另外，读操作的持续时间与写操作的持续时间相比是小的。在一个实施例中，在每个写操作期间，首先以在延迟（例如，10%-20%）和能量（例如，5%）方面最小开销来读取数据。如果输出读数据与输入写数据等同，在写操作上不必浪费时间和能量。从跳过不必要写操作的总能量节省大大补偿读操作引起的小的开销。
图5的“数据驱动写”和图6的“写之前读”的实施例可以组合以对于电阻式存储器提高能量节省。阵列架构600是结合这些技术的一个实施例。图3和4的其他技术也可以与图6的实施例组合。
在一个实施例中，架构600包括数据阵列601、参考阵列602、比较单元603、逻辑门604、写驱动器605（wrdrv）、感测放大器（SA）606、参考复用器607、写使能复用器301、列选择单元608、写使能通路门M201（例如，图2的通路门201的晶体管）、参考使能通路门M601、由rden控制的读使能晶体管和由refrden控制的参考读使能晶体管。
为了不掩盖实施例，单个晶体管为了说明目的用于代表复用器（例如，202）。在一个实施例中，wren0和wren1脉冲提供给复用器301，并且脉冲中的一个（根据DATAIN）应用于数据阵列601和参考阵列602两者。对于参考写，基于DATAIN选择单个wren0/1信号。
在一个实施例中，在操作的读部分期间，rden和refrden两者都促使它们相应的晶体管导通。在这样的实施例中，rddataout通过SA电路606生成。在一个实施例中，在数据写操作期间，操作的读部分首先被执行，并且由比较单元603将rddataout与DATAIN比较。在一个实施例中，比较单元603包括异或（XOR）逻辑。在其他实施例中，其他逻辑单元可用于实现比较单元603。在一个实施例中，当rddataout和DATAIN匹配时，比较单元603的输出“cmp”是‘0’，wren是“0”并且不需要写操作。在该实施例中，wren0和wren1不是0。在一个实施例中，当rddataout和DATAIN不匹配时，比较单元603的输出cmp是‘1’，并且wren0/1中的一个根据DATAIN的极性来选择。
尽管实施例结合图3的装置，架构600可仅具有在写操作之前执行读操作所需要的装置。在一个实施例中，架构600结合（以任何组合）论述的所有实施例。
图7是根据本公开的一个实施例具有自控写操作的写路径架构700。指出图7的具有与任何其他图的元件相同的标号（或名称）的那些元件可以采用与描述的那个相似但不限于这样的任何方式操作或起作用。
在一个实施例中，无论是执行Write1还是Write0，在任何指定时间对于任何指定位单元的写时间遵循分配使得一些位单元比其他位单元花费更长时间来写。现有设计持续一定持续时间地寻求通过存储器元件的电流，其保证以远在平均值以上的写时间来对单元写，而不管写该特定单元所必需的实际时间如何。例如，在当代工艺技术中在MTJ存储器元件中，10ns的标称写时间确保以5-sigma写时间来对单元的成功写。利用由写路径架构700实现的自控写，聚集写时间减少到写平均位单元实际所化的时间。该写时间减少转化成电流流动时间量的减少，并且因此转化成功耗的减少。
在一个实施例中，写路径架构700包括电流传感器701和逻辑单元702。为了不掩盖实施例，之前论述的元件/特征不重复。在一个实施例中，电流传感器701经由写驱动器203和/或204的感测线703来感测电流（即，通过写驱动器203、204的电流）以确定写驱动器是在写相同数据还是不同数据，并且存储器单元因为它们串联耦合在一起而应全部相同。例如，写路径架构700监测位单元电流（经由写驱动器203和/或204）来检测由于存储器元件的电阻改变所引起的任何改变。
如果位单元电流明显改变，这意指位单元翻转并且写操作可以停止。在电流明显增加或减小时，电流传感器701块输出‘0’，其禁止写通路门201和202。例如MTJ的电阻可在切换状态时改变2x；它应是整个路径（写驱动器204→写通路门202→存取设备M1→MTJ→写通路门201→写驱动器203）中的总电阻的至少1/2，因此在该示例中，“明显”将是电流幅度中25%的改变。
在一个实施例中，如果电流传感器701指示已经执行写操作，写通路门201和202经由逻辑门702而被阻断。在一个实施例中，逻辑门702是AND门。在另一个实施例中，逻辑门702是NAND门。在其他实施例中，其他逻辑门可用于执行描述的功能。在一个实施例中，写路径架构700在最坏情况5-sigma单元之前避免对翻转的位单元浪费功率，并且它在与其他实施例一起使用时提供补充功率节省。在这样的实施例中，自控写方案使聚集写功率耗散减少。在一个实施例中，架构700结合（以任何组合）论述的所有实施例。
图8是根据本公开的一个实施例具有自控读操作的读路径架构800。指出图8的具有与任何其他图的元件相同的标号（或名称）的那些元件可以采用与描述的那个相似但不限于这样的任何方式操作或起作用。
在读操作（无论是感测电流、电压还是RC（电阻-电容器）时间常数）期间，电流跨存储器元件流动。尽管总读能量一般小于总写能量，读能量对系统功耗仍具有明显且取决于应用的影响。使读能量减少还可在使用参考图8描述的“写之前读”方法时节省写能量。对于自控读，读路径架构800在感测元件中实现“读完成”功能。该输出在当前读操作期间使电流流动停止。
在一个实施例中，在读取时，分辨任何指定芯片上的任何指定单元的状态所需要的时间可比其他芯片上的其他单元花费得更长或更短。现有设计持续一定持续时间地寻求通过存储器元件的电流，其保证以远在平均值以上的读时间来成功读取单元和传感器-而不管特定传感器读取特定单元所必需的实际时间如何。例如，在当代工艺技术中在MTJ存储器元件中，电流流动持续多至2ns以便以6-sigma读时间成功读取单元和传感器。如由读路径架构800的实施例描述的自控读使聚集读时间降至对于平均单元和传感器的读时间。这转化成电流在读期间流动的时间量的减少并且因此转化成功耗的减少。
读时间通常由5-sigma单元确定，然而，平均读时间更小。如由读路径架构800的实施例所描述的，与利用对所有单元使用5-sigma读时间的常规方法相比，自控读允许有总计更短的读时间。
存储器阵列包括M行和N列的数据位单元840，每个具有电阻式存储器元件890，其呈现具有电阻RL的较低电阻状态或具有电阻RH的较高电阻状态。对于每N列的数据位单元840，存在固定到较低电阻状态850的单个M行列的参考位单元和固定到较高电阻状态860的单个M行列的参考位单元。在读操作期间，解码器805选择存储器阵列的一个行和一个列来对单个数据位单元840寻址：YSELECT信号选择列，并且WORDLINE信号选择行。
同样，对于参考位单元850/860，WORDLINE选择与数据单元840相同的行，并且REFSELECT选择两个参考列。RDSEL信号对于参考和数据列两者都使能读操作。选择激活存取设备830，其使源线逻辑810电连接到BITLINE上的数据传感器880。存取设备830可以是NMOS晶体管、PMOS晶体管或CMOS通路门。
图9A是根据本公开的一个实施例对于具有自控读操作的读路径架构800的源线逻辑810的脉冲驱动器。图9B是根据本公开的一个实施例对于具有自控读操作的读路径架构800的时域超前/滞后检测器（或数据传感器）880。
指出图9A-B的具有与任何其他图的元件相同的标号（或名称）的那些元件可以采用与描述的那个相似但不限于这样的任何方式操作或起作用。
在一个实施例中，源线逻辑810包括三个缓冲区911-913，其每个通过数据列和参考列发送脉冲。对于处于RH（RAP）状态的数据单元840，脉冲将遇到比通过参考列的并行组合的延迟更长的RC延迟。相似地，对于处于RL（RP）状态的数据单元840，脉冲将遇到比通过参考列的并行组合的延迟更短的RC延迟。在一个实施例中，为了检测数据单元的状态，数据传感器880感测数据脉冲相对于参考脉冲的时间位置。在一个实施例中，超前/滞后检测器880包括REFERENCE981和数据982路径上的高增益D触发器，后跟在REFERENCE983和DATA984路径上的高增益交叉耦合NAND门。
在一个实施例中，在RESET(重置)后，触发器保持DATA(数据)和REFERENCE脉冲的上升沿的顺序并且防止下降沿干扰DATAOUT输出。在一个实施例中，如果首先到达REFERENCE沿，交叉耦合的NAND门锁存DATAOUT信号上的数据‘0’直到RESET。在一个实施例中，如果首先到达DATA沿，交叉耦合的NAND门锁存DATAOUT信号上的数据‘1’直到RESET。在一个实施例中，当DATAOUT或DATAOUTB上升时，不再需要通过数据840和参考单元850/860引发电流。
READCOMPLETE（读完成）信号的激活是DATAOUT和DATAOUTB信号的逻辑函数（例如“异或”（XOR））。在一个实施例中，READCOMPLETE用作DFT（设计用于测试）特征来确认传感器实际上被激发而不是恰巧与读数据相同的传感器的初始DATAOUT状态。在一个实施例中，READCOMPLETE信号然后可以通过禁止存取设备830来使SOURCELINE（源线）与BITLINE（位线）断开。这使电流停止从数据单元840和参考单元850/860流动。在一个实施例中，READCOMPLETE信号还可以使SOURCELINE逻辑810中的脉冲驱动器三态化并且禁止超前/滞后检测器880中的触发器981/982上的输入缓冲区985/986。这防止这些块中的任何撬棒电流流动。
图10是标绘图100，其示出根据本公开的一个实施例具有自控读操作的读路径架构800的操作。指出图10的具有与任何其他图的元件相同的标号（或名称）的那些元件可以采用与描述的那个相似但不限于这样的任何方式操作或起作用。
标绘图1001中从2ns到10ns的第一次读取是没有图8的实施例的基线读取，并且标绘图1001中从10ns到18ns的第二次读取使用图8的自控读来节省读功率。READCOMPLETE信号实现为DATAOUT和DATAOUTB的逻辑异或（XOR）函数。在标绘图1002中示出的READCOMPLETE信号使SOURCELINELOGIC驱动器911-913以及LEAD/LAG输入缓冲区985/986三态化，并且它通过禁止如在标绘图1003中示出的RDEN信号而使SOURCELINE与BITLINE电断开。
这节省功率。例如，它使在SOURCELINELOGIC驱动器911-913中和LEAD/LAG输入缓冲区985/986中的任何撬棒电流停止；BITLINE未充分放电到Vss，因此后续预充电使用较少功率；并且RDEN复用器（或通路门）在SOURCELINE和BITLINE处于不同电势时防止电流跨存储器流动。在一个实施例中，架构800结合（以任何组合）论述的所有实施例。
图11是根据本公开的一个实施例具有参考图3-10描述的读和写设计架构中的任一个的智能设备或计算机系统或SoC（片上系统）。指出图11的具有与任何其他图的元件相同的标号（或名称）的那些元件可以采用与描述的那个相似但不限于这样的任何方式操作或起作用。
图11图示其中可以使用平坦表面接口连接器的移动设备的实施例的框图。在一个实施例中，计算设备1600代表移动计算设备，例如计算平板、移动电话或智能电话、支持无线的电子阅读器或其他无线移动设备。将理解大体示出某些部件，并且不是这样的设备的所有部件都在计算设备1600中示出。
在一个实施例中，根据论述的实施例，计算设备1600包括第一处理器1610，其具有参考图3-10的实施例描述的读和写设计架构中的任一个。计算设备1600的其他块还可包括参考图3-10描述的读和写设计架构中的任一个。本公开的各种实施例还可包括1670内的网络接口（例如无线接口）使得系统实施例可并入无线设备，例如蜂窝电话或个人数字助理。
在一个实施例中，处理器1610（和处理器1690）可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑设备或其他处理工具。由处理器1610执行的处理操作包括执行应用和/或设备功能所在的操作平台或操作系统的执行。处理操作包括与人类用户或其他设备的I/O（输入/输出）有关的操作、与功率管理有关的操作和/或与使设备1600连接到另一个设备有关的操作。处理操作还可包括与音频I/O和/或显示I/O有关的操作。
在一个实施例中，计算设备1600包括音频子系统1620，其代表与向计算设备提供音频功能关联的硬件（例如，音频硬件和音频电路）和软件（例如，驱动器、编解码器）部件。音频功能可以包括扬声器和/或耳机输出，以及麦克风输入。对于这样的功能的设备可以集成到设备计算设备1600内，或连接到计算设备1600。在一个实施例中，用户通过提供音频命令（其由处理器1610接收并且处理）而与计算设备1600交互。
显示子系统1630代表硬件（例如显示设备）和软件（例如驱动器）部件，其提供视觉和/或触觉显示器以供用户与计算设备1600交互。显示子系统1630包括显示界面1632，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示界面1632包括与处理器1610分离以执行与显示有关的至少一些处理的逻辑。在一个实施例中，显示子系统1630包括触摸屏（或触控板）设备，其向用户提供输出和输入两者。
I/O控制器1640代表与用户的交互有关的硬件设备和软件部件。I/O控制器1640可操作以管理这样的硬件，其是音频子系统1620和/或显示子系统1630的部分。另外，I/O控制器1640图示对于连接到计算设备1600的额外设备的连接点，用户可通过该连接点与系统交互。例如，可以附连到计算设备1600的设备可包括麦克风设备、扬声器或立体音响系统、视频系统或其他显示设备、键盘或小键盘设备，或其他I/O设备以与特定应用（例如读卡器或其他设备）一起使用。
如上文提到的，I/O控制器1640可与音频子系统1620和/或显示子系统1630交互。例如，通过麦克风或其他音频设备的输入可以对计算设备1600的一个或多个应用或功能提供输入或命令。另外，代替显示输出或除显示输出外，可以提供音频输出。在另一个示例中，如果显示子系统1630包括触摸屏，显示设备也充当输入设备，其可以至少部分由I/O控制器1640管理。在计算设备1600上还可以存在额外的按钮或开关，用于提供由I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640管理例如加速计、拍摄装置、光传感器或其他环境传感器等设备，或计算设备1600中可以包括的其他硬件。输入可以是直接用户交互的部分，以及向系统提供环境输入来影响它的操作（例如对于噪声的过滤、调整显示器用于亮度检测、对拍摄装置应用闪光灯，或其他特征）。
在一个实施例中，计算设备1600包括功率管理1650，其管理电池电力使用、电池的充电和与电力节省操作有关的特征。存储器子系统1660包括用于将信息存储在计算设备1600中的存储器设备。存储器可以包括非易失性（如果中断对存储器设备的电力则状态不改变）和/或易失性（如果中断对存储器设备的电力则状态不确定）存储器设备。存储器子系统1660可以存储应用数据、用户数据、音乐、照片、文档或其他数据，以及与计算设备1600的应用和功能的执行有关的系统数据（无论是长期还是暂时的）。
实施例的元件还作为用于存储计算机可执行指令（例如，实现本文论述的任何其他进程的指令）机器可读介质（例如，存储器1660）而提供。该机器可读介质（例如，存储器1660）可包括但不限于闪速存储器、光盘、CD-ROM、DVDROM、RAM、EPROM、EEPROM、磁或光卡、相变存储器（PCM）或适合于存储电子或计算机可执行指令的其他类型的机器可读介质。例如，本公开的实施例可作为计算机程序（例如，BIOS）而下载，其可通过数据信号经由通信链路（例如，调制解调器或网络连接）从远程计算机（例如，服务器）传输到请求计算机（例如，客户端）。
连接性1670包括硬件设备（例如，无线和/或有线连接器和通信硬件）和软件部件（例如，驱动器、协议栈），用于使计算设备1600能够与外部设备通信。计算设备1600可以是独立设备，例如其他计算设备、无线接入点或基站以及例如耳机、打印机或其他设备等外设。
连接性1670可以包括多个不同类型的连接性。为了泛化，计算设备1600图示有蜂窝连接性1672和无线连接性1674。蜂窝连接性1672一般指由无线载体提供的蜂窝网络连接性，例如经由GSM（全球移动通信系统）或变化或衍生、CDMA（码分多址）或变化或衍生、TDM（时分复用）或变化或衍生或其他蜂窝服务标准提供的。无线连接性（或无线接口）1674指不是蜂窝的无线连接性，并且可以包括个人区域网（例如蓝牙、近场等）、局域网（例如Wi-Fi）和/或广域网（例如WiMax）和其他无线通信。
外围连接1680包括硬件接口和连接器，以及软件部件（例如，驱动器、协议栈），用于进行外围连接。将理解计算设备1600既可以是到其他计算设备（“到”1682）的外围设备，又具有连接到它的外围设备（“从”1684）。计算设备1600通常具有“对接”连接器，用于连接到其他计算设备用于例如管理（例如，下载和/或上传、改变或同步）计算设备1600上的内容等目的。另外，对接连接器可以允许计算设备1600连接到某些外设，其允许计算设备1600控制例如到视听或其他系统的内容输出。
除外围对接连接器或其他外围连接硬件外，计算设备1600可以经由公共或基于标准的连接器来进行外围连接1680。常见类型可以包括通用串行总线（USB）连接器（其可以包括许多不同的硬件接口中的任一个）、DisplayPort（其包括MiniDisplayPort（MDP））、高清晰度多媒体接口（HDMI）、Firewire或其他类型。
在说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的引用意指结合实施例描述的特定特征、结构或特性包括在至少一些实施例中，而不一定是所有实施例。“实施例”、“一个实施例”或“一些实施例”的各种表现不一定都指相同的实施例。如果说明书规定部件、特征、结构、过程或特性“可”、“可能”或“可以”被包括，则该特定部件、特征、结构、过程或特性不需要被包括。如果说明书或权利要求指“一个”元件，这不意指仅存在描述的元件中的一个。如果说明书或权利要求指“额外的”元件，这不排除存在超过一个额外的元件。
此外，特定特征、结构、功能或特性可采用任何适合的方式在一个或多个实施例中组合。例如，第一实施例可与任何地方与第二实施例组合，与这两个实施例关联的特定特征、结构、功能或特性不互相排斥。
尽管本公开已经结合其特定实施例描述，鉴于前面的描述，这样的实施例的许多备选、修改和变化对于本领域内技术人员将是明显的。例如，其他存储器架构（例如，动态RAM（DRAM））可使用论述的实施例。本公开的实施例意在包含所有这样的备选、修改和变化，它们落入附上的权利要求的广泛范围内。
另外，为了简化说明和论述，并且为了不掩盖本公开，众所周知的到集成电路（IC）芯片和其他部件的电力/接地连接可在或可不在图内示出。此外，设置可采用框图形式示出以避免掩盖本公开，并且还鉴于关于这样的框图设置的实现的细节高度取决于实现本公开所在的平台（即，这样的细节应该完全在本领域内技术人员的视野内）这一事实。在阐述特定细节（例如，电路）以便描述本公开的示例实施例的情况下，可以在没有这些特定细节或具有这些特定细节的变化形式的情况下实践本公开，这对本领域内技术人员应该是明显的。从而描述被视为说明性而非限制性的。
下列示例关于另外的实施例。示例中的细节可在一个或多个实施例中在任何地方使用。本文描述的装置的所有可选特征也可关于方法或进程实现。
例如，在一个实施例中，装置包括：电阻式存储器单元，其耦合于位线和选择线；第一通路门，其耦合于位线；第二通路门，其耦合于选择线；和可由输入数据操作的复用器，该复用器根据输入数据的逻辑水平向第一和第二通路门提供控制信号。在一个实施例中，复用器接收具有不同脉宽的至少两个输入。在一个实施例中，装置进一步包括用于调整至少两个输入的脉宽的逻辑。在一个实施例中，至少两个输入是第一和第二写使能脉冲，该第一写使能脉冲用于控制将逻辑高写入电阻式存储器的持续时间，并且该第二写使能脉冲用于控制将逻辑低写入电阻式存储器的持续时间。
在一个实施例中，电阻式存储器是以下中的至少一个：STT-MRAM；ReRAM；或CBRAM。在一个实施例中，装置进一步包括：第一写驱动器，用于驱动到第一通路门的输入数据；和第二写驱动器，用于驱动到第二通路门的输入数据的逆。在一个实施例中，电阻式存储器是STT-MRAM位单元，其包括：可由字线控制的选择晶体管；和与该选择晶体管串联耦合的磁隧道结（MTJ）设备。
在另一个示例中，装置包括：电阻式存储器单元，其耦合于位线和选择线；第一通路门，其耦合于位线；第二通路门，其耦合于选择线；第一写驱动器，用于驱动到第一通路门的输入数据，该第一写驱动器具有第一驱动倾斜；和第二写驱动器，用于驱动到第二通路门的输入数据的逆，该第二写驱动器具有第二驱动倾斜，其中第一驱动倾斜与第二驱动倾斜不同。
在一个实施例中，装置进一步包括用于调整第一和第二写驱动器的第一和第二驱动倾斜的逻辑。在一个实施例中，逻辑用于根据输入数据动态调整第一和第二写驱动器的第一和第二驱动倾斜。在一个实施例中，装置进一步包括：可由输入数据操作的复用器，该复用器根据输入数据的逻辑水平向第一和第二通路门提供控制信号。在一个实施例中，复用器接收具有不同脉宽的至少两个输入。在一个实施例中，装置进一步包括用于调整至少两个输入的脉宽的逻辑。
在一个实施例中，至少两个输入是第一和第二写使能脉冲，该第一写使能脉冲用于控制将逻辑高写入电阻式存储器的持续时间，该第二写使能脉冲用于控制将逻辑低写入电阻式存储器的持续时间。在一个实施例中，电阻式存储器是以下中的至少一个：STT-MRAM；ReRAM；PCM；或CBRAM。在一个实施例中，电阻式存储器是STT-MRAM位单元，其包括：可由字线控制的选择晶体管；和与该选择晶体管串联耦合的磁隧道结（MTJ）设备。
在另一个示例中，在一个实施例中，装置包括：电阻式存储器单元，其耦合于位线和选择线；第一通路门，其耦合于位线；第二通路门，其耦合于选择线；和差分写驱动器，用于接收差分输入并且驱动到第一和第二通路门的差分输出，其中差分写驱动器促使差分输出的第一输出具有与差分输出的第二输出不同的驱动强度。在一个实施例中，差分写驱动器包括可调整p型电流源。
在一个实施例中，装置进一步包括：可变电压发生器，用于根据第一或第二输出或两者对可调整p型电流源提供偏置。在一个实施例中，差分写驱动器包括可调整n型电流源。在一个实施例中，装置进一步包括可变电压发生器，用于根据第一或第二输出或两者对可调整n型电流源提供偏置。在一个实施例中，可变电压发生器包括：可由第一或第二输出或两者控制的复用器；和分压器，用于向复用器提供多个不同水平的电压。
在一个实施例中，装置进一步包括可由输入数据操作的复用器，该复用器根据输入数据的逻辑水平向第一和第二通路门提供控制信号。在一个实施例中，复用器接收具有不同脉宽的至少两个输入。在一个实施例中，装置进一步包括用于调整至少两个输入的脉宽的逻辑。在一个实施例中，至少两个输入是第一和第二写使能脉冲，该第一写使能脉冲用于控制将逻辑高写入电阻式存储器的持续时间，并且该第二写使能脉冲用于控制将逻辑低写入电阻式存储器的持续时间。在一个实施例中，电阻式存储器是以下中的至少一个：STT-MRAM；ReRAM；PCM；或CBRAM。在一个实施例中，电阻式存储器是STT-MRAM位单元，其包括：可由字线控制的选择晶体管；和与该选择晶体管串联耦合的磁隧道结（MTJ）设备。
在另一个示例中，在一个实施例中，电阻式存储器单元；比较器，用于比较读数据和写数据，并且用于生成指示读数据是否与写数据相同的输出；和用于从比较器接收输出的逻辑，该逻辑生成写使能以用于控制直接或间接耦合于电阻式存储器单元的通路门。在一个实施例中，如果比较器的输出指示读数据与写数据不同，逻辑使能写操作。在一个实施例中，如果比较器的输出指示读数据与写数据相同，逻辑禁止写操作。
在一个实施例中，装置进一步包括用于在写操作之前导致读操作的逻辑。在一个实施例中，通路门耦合于位线，其耦合于电阻式存储器，其中通路门是第一通路门，并且其中装置进一步包括：第二通路门，其耦合于选择线，该选择线耦合于电阻式存储器；和差分写驱动器，用于接收差分输入并且驱动到第一和第二通路门的差分输出，其中差分写驱动器促使差分输出的第一输出具有与差分输出的第二输出不同的驱动强度。
在一个实施例中，装置进一步包括：可由输入数据操作的复用器，该复用器根据写数据的逻辑水平向逻辑单元提供控制信号。在一个实施例中，复用器接收具有不同脉宽的至少两个输入。在一个实施例中，装置进一步包括用于调整至少两个输入的脉宽的逻辑。在一个实施例中，至少两个输入是第一和第二写使能脉冲，该第一写使能脉冲用于控制将逻辑高写入电阻式存储器的持续时间，并且该第二写使能脉冲用于控制将逻辑低写入电阻式存储器的持续时间。
在一个实施例中，通路门耦合于位线，其耦合于电阻式存储器，其中通路门是第一通路门，并且其中装置进一步包括：第二通路门，其耦合于选择线，该选择线耦合于电阻式存储器；第一写驱动器，用于驱动到第一通路门的输入数据，该第一写驱动器具有第一驱动倾斜；和第二写驱动器，用于驱动到第二通路门的输入数据的逆，该第二写驱动器具有第二驱动倾斜，其中该第一驱动倾斜与该第二驱动倾斜不同。
在一个实施例中，装置进一步包括用于调整第一和第二写驱动器的第一和第二驱动倾斜的逻辑。在一个实施例中，逻辑根据输入数据来动态调整第一和第二写驱动器的第一和第二驱动倾斜。在一个实施例中，通路门耦合于位线，其耦合于电阻式存储器，其中通路门是第一通路门，并且其中装置进一步包括：第二通路门，其耦合于选择线，该选择线耦合于电阻式存储器；和差分写驱动器，用于接收差分输入并且驱动到第一和第二通路门的差分输出，其中差分写驱动器促使差分输出的第一输出具有与差分输出的第二输出不同的驱动强度。
在一个实施例中，差分写驱动器包括可调整p型电流源。在一个实施例中，装置进一步包括可变电压发生器，用于根据第一或第二输出或两者对可调整p型电流源提供偏置。在一个实施例中，差分写驱动器包括可调整n型电流源。在一个实施例中，装置进一步包括可变电压发生器，用于根据第一或第二输出或两者对可调整n型电流源提供偏置。
在一个实施例中，可变电压发生器包括：可由第一或第二输出或两者控制的复用器；和分压器，用于向复用器提供多个不同水平的电压。在一个实施例中，电阻式存储器是以下中的至少一个：STT-MRAM；ReRAM；PCM；或CBRAM。在一个实施例中，电阻式存储器是STT-MRAM位单元，其包括：可由字线控制的选择晶体管；和与该选择晶体管串联耦合的磁隧道结（MTJ）设备。
在另一个示例中，装置包括：电阻式存储器单元；写驱动器，用于接收输入数据以用于写入电阻式存储器单元；电流传感器，用于感测写驱动器中的电流；和用于从电流传感器接收输出的逻辑，该逻辑生成写使能以用于控制直接或间接耦合于电阻式存储器单元的通路门。在一个实施例中，如果电流传感器的输出指示写电流改变在阈值内，逻辑使能写操作。
在一个实施例中，如果电流传感器的输出指示写电流改变在阈值以上，逻辑禁止写操作。在一个实施例中，装置进一步包括：比较器，用于比较读数据和写数据，并且生成指示读数据是否与写数据相同的输出，其中输入数据与写数据相同；以及用于从比较器接收输出的逻辑，该逻辑生成写使能以用于控制直接或间接耦合于电阻式存储器单元的通路门。
在一个实施例中，如果比较器的输出指示读数据与写数据不同，逻辑使能写操作。在一个实施例中，如果比较器的输出指示读数据与写数据相同，逻辑禁止写操作。在一个实施例中，装置进一步包括在写操作之前导致读操作的逻辑。
在一个实施例中，装置进一步包括通路门，其耦合于位线，该位线耦合于电阻式存储器，其中通路门是第一通路门，并且其中装置进一步包括：第二通路门，其耦合于选择线，该选择线耦合于电阻式存储器；和差分写驱动器，用于接收差分输入并且驱动到第一和第二通路门的差分输出，其中差分写驱动器促使差分输出的第一输出具有与差分输出的第二输出不同的驱动强度。
在一个实施例中，装置进一步包括：可由输入数据操作的复用器，该复用器根据写数据的逻辑水平向逻辑单元提供控制信号。在一个实施例中，复用器接收具有不同脉宽的至少两个输入。在一个实施例中，装置进一步包括用于调整至少两个输入的脉宽的逻辑。在一个实施例中，至少两个输入是第一和第二写使能脉冲，该第一写使能脉冲用于控制将逻辑高写入电阻式存储器的持续时间，并且该第二写使能脉冲用于控制将逻辑低写入电阻式存储器的持续时间。
在一个实施例中，装置进一步包括通路门，其耦合于位线，该位线耦合于电阻式存储器，其中通路门是第一通路门，并且其中装置进一步包括：第二通路门，其耦合于选择线，该选择线耦合于电阻式存储器；第一写驱动器，用于驱动到第一通路门的输入数据，该第一写驱动器具有第一驱动倾斜；和第二写驱动器，用于驱动到第二通路门的输入数据的逆，该第二写驱动器具有第二驱动倾斜，其中该第一驱动倾斜与该第二驱动倾斜不同。
在一个实施例中，装置进一步包括用于调整第一和第二写驱动器的第一和第二驱动倾斜的逻辑。在一个实施例中，逻辑根据输入数据来动态调整第一和第二写驱动器的第一和第二驱动倾斜。在一个实施例中，装置进一步包括通路门，其耦合于位线，该位线耦合于电阻式存储器，其中通路门是第一通路门，并且其中装置进一步包括：第二通路门，其耦合于选择线，该选择线耦合于电阻式存储器；和差分写驱动器，用于接收差分输入并且驱动到第一和第二通路门的差分输出，其中差分写驱动器促使差分输出的第一输出具有与差分输出的第二输出不同的驱动强度。
在一个实施例中，差分写驱动器包括可调整p型电流源。在一个实施例中，装置进一步包括可变电压发生器，用于根据第一或第二输出或两者对可调整p型电流源提供偏置。在一个实施例中，其中差分写驱动器包括可调整n型电流源。在一个实施例中，装置进一步包括可变电压发生器，用于根据第一或第二输出或两者对可调整n型电流源提供偏置。
在一个实施例中，可变电压发生器包括：可由第一或第二输出或两者控制的复用器；和分压器，用于向复用器提供多个不同水平的电压。在一个实施例中，电阻式存储器是以下中的至少一个：STT-MRAM；ReRAM；PCM；或CBRAM。在一个实施例中，电阻式存储器是STT-MRAM位单元，其包括：可由字线控制的选择晶体管；和与该选择晶体管串联耦合的磁隧道结（MTJ）设备。
在另一个示例中，在一个实施例中，装置包括：电阻式存储器阵列，用于包含数据；参考电阻式存储器位单元；检测器，用于比较来自参考位单元（来自参考电阻式存储器位单元之中）的数据读取和来自电阻式存储器单元阵列的电阻式存储器单元的数据读取；和用于在检测器的输出指示数据已经从电阻式存储器单元阵列的电阻式存储器单元读取时禁止读操作的逻辑。
在一个实施例中，用于在检测器的输出指示数据已经从电阻式存储器单元的电阻式存储器单元读取时进一步禁止检测器。在一个实施例中，逻辑可操作成使耦合于来自电阻式存储器单元阵列的电阻式存储器单元的源线三态化。在一个实施例中，电阻式存储器是以下中的至少一个：STT-MRAM；ReRAM；PCM；或CBRAM。
在一个实施例中，电阻式存储器是STT-MRAM位单元，其包括：可由字线控制的选择晶体管；和与该选择晶体管串联耦合的磁隧道结（MTJ）设备。
在另一个示例中，在一个实施例中，系统包括：处理器；无线接口，用于允许处理器与另一个设备通信；存储器，其耦合于处理器，该存储器根据上文论述的装置中的任一个；和显示单元，用于显示由处理器处理的内容。在一个实施例中，显示单元是触摸屏。
提供摘要，其允许读者弄清技术公开的本质和要点。认为并且理解它将不用于限制权利要求的范围或含义。下列权利要求由此并入详细描述内，其中每个权利要求立足于它自身作为独立的实施例。

Claims (88)

1.一种装置，其包括：
电阻式存储器单元，其耦合于位线和选择线；
第一通路门，其耦合于所述位线；
第二通路门，其耦合于所述选择线；和
复用器，其可由输入数据操作，所述复用器根据所述输入数据的逻辑水平向所述第一和第二通路门提供控制信号。
2.如权利要求1所述的装置，其中所述复用器接收不同脉宽的至少两个输入。
3.如权利要求2所述的装置，其进一步包括用于调整所述至少两个输入的脉宽的逻辑。
4.如权利要求2所述的装置，其中所述至少两个输入是第一和第二写使能脉冲，所述第一写使能脉冲用于控制将逻辑高写入所述电阻式存储器的持续时间，并且所述第二写使能脉冲用于控制将逻辑低写入所述电阻式存储器的持续时间。
5.如权利要求1所述的装置，其中所述电阻式存储器是以下中的至少一个：
STT-MRAM；
ReRAM；或
CBRAM。
6.如权利要求1所述的装置，其进一步包括：
第一写驱动器，用于驱动到所述第一通路门的输入数据；和
第二写驱动器，用于驱动到所述第二通路门的输入数据的逆。
7.如权利要求1所述的装置，其中所述电阻式存储器是STT-MRAM位单元，其包括：
可由字线控制的选择晶体管；和
与所述选择晶体管串联耦合的磁隧道结（MTJ）设备。
8.一种系统，其包括：
处理器；
无线接口，用于允许所述处理器与另一个设备通信；
存储器，其耦合于所述处理器，所述存储器根据装置权利要求1至7中的任一个；以及
显示单元，用于显示由所述处理器处理的内容。
9.如权利要求8所述的系统，其中所述显示单元是触摸屏。
10.一种装置，其包括：
电阻式存储器单元，其耦合于位线和选择线；
第一通路门，其耦合于所述位线；
第二通路门，其耦合于所述选择线；
第一写驱动器，用于驱动到所述第一通路门的输入数据，所述第一写驱动器具有第一驱动倾斜；和
第二写驱动器，用于驱动到所述第二通路门的所述输入数据的逆，所述第二写驱动器具有第二驱动倾斜，其中所述第一驱动倾斜与所述第二驱动倾斜不同。
11.如权利要求10所述的装置，其进一步包括用于调整所述第一和第二写驱动器的第一和第二驱动倾斜的逻辑。
12.如权利要求11所述的装置，其中所述逻辑用于根据所述输入数据动态调整所述第一和第二写驱动器的第一和第二驱动倾斜。
13.如权利要求10所述的装置，其进一步包括：
可由所述输入数据操作的复用器，所述复用器根据所述输入数据的逻辑水平向所述第一和第二通路门提供控制信号。
14.如权利要求13所述的装置，其中所述复用器接收不同脉宽的至少两个输入。
15.如权利要求14所述的装置，其进一步包括用于调整所述至少两个输入的脉宽的逻辑。
16.如权利要求14所述的装置，其中所述至少两个输入是第一和第二写使能脉冲，所述第一写使能脉冲用于控制将逻辑高写入所述电阻式存储器的持续时间，所述第二写使能脉冲用于控制将逻辑低写入所述电阻式存储器的持续时间。
17.如权利要求10所述的装置，其中所述电阻式存储器是以下中的至少一个：
STT-MRAM；
ReRAM；
PCM；或
CBRAM。
18.如权利要求10所述的装置，其中所述电阻式存储器是STT-MRAM位单元，其包括：
可由字线控制的选择晶体管；和
与所述选择晶体管串联耦合的磁隧道结（MTJ）设备。
19.一种系统，其包括：
处理器；
无线接口，用于允许所述处理器与另一个设备通信；
存储器，其耦合于所述处理器，所述存储器根据装置权利要求10至18中的任一个；以及
显示单元，用于显示由所述处理器处理的内容。
20.如权利要求19所述的系统，其中所述显示单元是触摸屏。
21.一种装置，其包括：
电阻式存储器单元，其耦合于位线和选择线；
第一通路门，其耦合于所述位线；
第二通路门，其耦合于所述选择线；和
差分写驱动器，用于接收差分输入并且驱动到所述第一和第二通路门的差分输出，其中所述差分写驱动器促使所述差分输出的第一输出具有与所述差分输出的第二输出不同的驱动强度。
22.如权利要求21所述的装置，其中所述差分写驱动器包括可调整p型电流源。
23.如权利要求22所述的装置，其进一步包括可变电压发生器，用于根据所述第一或第二输出或两者对所述可调整p型电流源提供偏置。
24.如权利要求21所述的装置，其中所述差分写驱动器包括可调整n型电流源。
25.如权利要求24所述的装置，其进一步可变电压发生器，用于根据所述第一或第二输出或两者对所述可调整n型电流源提供偏置。
26.如权利要求25所述的装置，其中所述可变电压发生器包括：
可由所述第一或第二输出或两者控制的复用器；和
分压器，用于向所述复用器提供多个不同水平的电压。
27.如权利要求21所述的装置，其进一步包括可由所述输入数据操作的复用器，所述复用器根据所述输入数据的逻辑水平向所述第一和第二通路门提供控制信号。
28.如权利要求27所述的装置，其中所述复用器接收不同脉宽的至少两个输入。
29.如权利要求28所述的装置，其进一步包括用于调整所述至少两个输入的脉宽的逻辑。
30.如权利要求28所述的装置，其中所述至少两个输入是第一和第二写使能脉冲，所述第一写使能脉冲用于控制将逻辑高写入所述电阻式存储器的持续时间，并且所述第二写使能脉冲用于控制将逻辑低写入所述电阻式存储器的持续时间。
31.如权利要求21所述的装置，其中所述电阻式存储器是以下中的至少一个：
STT-MRAM；
ReRAM；
PCM；或
CBRAM。
32.如权利要求21所述的装置，其中所述电阻式存储器是STT-MRAM位单元，其包括：
可由字线控制的选择晶体管；和
与所述选择晶体管串联耦合的磁隧道结（MTJ）设备。
33.一种系统，其包括：
处理器；
无线接口，用于允许所述处理器与另一个设备通信；
存储器，其耦合于所述处理器，所述存储器根据装置权利要求21至32中的任一个；以及
显示单元，用于显示由所述处理器处理的内容。
34.如权利要求33所述的系统，其中所述显示单元是触摸屏。
35.一种装置，其包括：
电阻式存储器单元；
比较器，用于比较读数据和写数据，并且用于生成指示读数据是否与写数据相同的输出；和
用于从所述比较器接收输出的逻辑，所述逻辑生成写使能以用于控制直接或间接耦合于所述电阻式存储器单元的通路门。
36.如权利要求35所述的装置，其中如果所述比较器的输出指示所述读数据与所述写数据不同，所述逻辑使能写操作。
37.如权利要求35所述的装置，其中如果所述比较器的输出指示所述读数据与所述写数据相同，所述逻辑禁止写操作。
38.如权利要求35所述的装置，其进一步包括在写操作之前导致读操作的逻辑。
39.如权利要求35所述的装置，其中所述通路门耦合于位线，其耦合于所述电阻式存储器，其中所述通路门是第一通路门，并且其中所述装置进一步包括：
第二通路门，其耦合于选择线，所述选择线耦合于所述电阻式存储器；和
差分写驱动器，用于接收差分输入并且驱动到所述第一和第二通路门的差分输出，其中所述差分写驱动器促使所述差分输出的第一输出具有与所述差分输出的第二输出不同的驱动强度。
40.如权利要求35所述的装置，其进一步包括：
可由所述输入数据操作的复用器，所述复用器根据所述写数据的逻辑水平向所述逻辑单元提供控制信号。
41.如权利要求40所述的装置，其中所述复用器接收具有不同脉宽的至少两个输入。
42.如权利要求41所述的装置，其进一步包括用于调整所述至少两个输入的脉宽的逻辑。
43.如权利要求41所述的装置，其中所述至少两个输入是第一和第二写使能脉冲，所述第一写使能脉冲用于控制将逻辑高写入所述电阻式存储器的持续时间，并且所述第二写使能脉冲用于控制将逻辑低写入所述电阻式存储器的持续时间。
44.如权利要求35所述的装置，其中所述通路门耦合于位线，其耦合于电阻式存储器，其中通路门是第一通路门，并且其中所述装置进一步包括：
第二通路门，其耦合于选择线，所述选择线耦合于所述电阻式存储器；
第一写驱动器，用于驱动到所述第一通路门的输入数据，所述第一写驱动器具有第一驱动倾斜；和
第二写驱动器，用于驱动到所述第二通路门的所述输入数据的逆，所述第二写驱动器具有第二驱动倾斜，其中所述第一驱动倾斜与所述第二驱动倾斜不同。
45.如权利要求44所述的装置，其进一步包括用于调整所述第一和第二写驱动器的第一和第二驱动倾斜的逻辑。
46.如权利要求45所述的装置，其中所述逻辑根据所述输入数据来动态调整所述第一和第二写驱动器的第一和第二驱动倾斜。
47.如权利要求35所述的装置，其中所述通路门耦合于位线，所述位线耦合于所述电阻式存储器，其中所述通路门是第一通路门，并且其中所述装置进一步包括：
第二通路门，其耦合于选择线，所述选择线耦合于所述电阻式存储器；和
差分写驱动器，用于接收差分输入并且驱动到所述第一和第二通路门的差分输出，其中所述差分写驱动器促使所述差分输出的第一输出具有与所述差分输出的第二输出不同的驱动强度。
48.如权利要求47所述的装置，其中所述差分写驱动器包括可调整p型电流源。
49.如权利要求48所述的装置，其进一步包括可变电压发生器，用于根据所述第一或第二输出或两者对所述可调整p型电流源提供偏置。
50.如权利要求47所述的装置，其中所述差分写驱动器包括可调整n型电流源。
51.如权利要求50所述的装置，其进一步包括可变电压发生器，用于根据所述第一或第二输出或两者对所述可调整n型电流源提供偏置。
52.如权利要求51所述的装置，其中所述可变电压发生器包括：
可由所述第一或第二输出或两者控制的复用器；和
分压器，用于向所述复用器提供多个不同水平的电压。
53.如权利要求35所述的装置，其中所述电阻式存储器是以下中的至少一个：
STT-MRAM；
ReRAM；
PCM；或
CBRAM。
54.如权利要求35所述的装置，其中所述电阻式存储器是STT-MRAM位单元，其包括：
可由字线控制的选择晶体管；和
与所述选择晶体管串联耦合的磁隧道结（MTJ）设备。
55.一种系统，其包括：
处理器；
无线接口，用于允许所述处理器与另一个设备通信；
存储器，其耦合于所述处理器，所述存储器根据装置权利要求35至54中的任一个；以及
显示单元，用于显示由所述处理器处理的内容。
56.如权利要求55所述的系统，其中所述显示单元是触摸屏。
57.一种装置，其包括：
电阻式存储器单元；
写驱动器，用于接收输入数据以用于写入所述电阻式存储器单元；
电流传感器，用于感测所述写驱动器中的电流；和
用于从所述电流传感器接收输出的逻辑，所述逻辑生成写使能以用于控制直接或间接耦合于所述电阻式存储器单元的通路门。
58.如权利要求57所述的装置，其中如果所述电流传感器的输出指示写电流改变在阈值内，所述逻辑使能写操作。
59.如权利要求57所述的装置，其中如果所述电流传感器的输出指示写电流改变在阈值以上，所述逻辑禁止写操作。
60.如权利要求57所述的装置，其进一步包括：
比较器，用于比较读数据和写数据，并且生成指示读数据是否与写数据相同的输出，其中所述输入数据与写数据相同；以及
用于从所述比较器接收输出的逻辑，所述逻辑生成写使能以用于控制直接或间接耦合于所述电阻式存储器单元的通路门。
61.如权利要求60所述的装置，其中如果所述比较器的输出指示所述读数据与所述写数据不同，所述逻辑使能写操作。
62.如权利要求60所述的装置，其中如果所述比较器的输出指示所述读数据与所述写数据相同，所述逻辑禁止写操作。
63.如权利要求60所述的装置，其进一步包括在写操作之前导致读操作的逻辑。
64.如权利要求57所述的装置，其进一步包括通路门，其耦合于位线，所述位线耦合于所述电阻式存储器，其中所述通路门是第一通路门，并且其中所述装置进一步包括：
第二通路门，其耦合于选择线，所述选择线耦合于所述电阻式存储器；和
差分写驱动器，用于接收差分输入并且驱动到所述第一和第二通路门的差分输出，其中所述差分写驱动器促使所述差分输出的第一输出具有与所述差分输出的第二输出不同的驱动强度。
65.如权利要求64所述的装置，其进一步包括：
可由所述输入数据操作的复用器，所述复用器根据所述写数据的逻辑水平向所述逻辑单元提供控制信号。
66.如权利要求65所述的装置，其中所述复用器接收具有不同脉宽的至少两个输入。
67.如权利要求65所述的装置，其进一步包括用于调整所述至少两个输入的脉宽的逻辑。
68.如权利要求65所述的装置，其中所述至少两个输入是第一和第二写使能脉冲，所述第一写使能脉冲用于控制将逻辑高写入所述电阻式存储器的持续时间，并且所述第二写使能脉冲用于控制将逻辑低写入所述电阻式存储器的持续时间。
69.如权利要求57所述的装置，其进一步包括通路门，其耦合于位线，所述位线耦合于电阻式存储器，其中所述通路门是第一通路门，并且其中所述装置进一步包括：
第二通路门，其耦合于选择线，所述选择线耦合于所述电阻式存储器；
第一写驱动器，用于驱动到所述第一通路门的输入数据，所述第一写驱动器具有第一驱动倾斜；和
第二写驱动器，用于驱动到所述第二通路门的所述输入数据的逆，所述第二写驱动器具有第二驱动倾斜，其中所述第一驱动倾斜与所述第二驱动倾斜不同。
70.如权利要求69所述的装置，其进一步包括用于调整所述第一和第二写驱动器的第一和第二驱动倾斜的逻辑。
71.如权利要求70所述的装置，其中所述逻辑根据输入数据来动态调整所述第一和第二写驱动器的第一和第二驱动倾斜。
72.如权利要求57所述的装置，其进一步包括通路门，其耦合于位线，所述位线耦合于所述电阻式存储器，其中所述通路门是第一通路门，并且其中所述装置进一步包括：
第二通路门，其耦合于选择线，所述选择线耦合于所述电阻式存储器；和
差分写驱动器，用于接收差分输入并且驱动到所述第一和第二通路门的差分输出，其中所述差分写驱动器促使所述差分输出的第一输出具有与所述差分输出的第二输出不同的驱动强度。
73.如权利要求72所述的装置，其中所述差分写驱动器包括可调整p型电流源。
74.如权利要求73所述的装置，其进一步包括可变电压发生器，用于根据所述第一或第二输出或两者对所述可调整p型电流源提供偏置。
75.如权利要求72所述的装置，其中所述差分写驱动器包括可调整n型电流源。
76.如权利要求75所述的装置，其进一步包括可变电压发生器，用于根据所述第一或第二输出或两者对所述可调整n型电流源提供偏置。
77.如权利要求76所述的装置，其中所述可变电压发生器包括：
可由所述第一或第二输出或两者控制的复用器；和
分压器，用于向所述复用器提供多个不同水平的电压。
78.如权利要求57所述的装置，其中所述电阻式存储器是以下中的至少一个：
STT-MRAM；
ReRAM；
PCM；或
CBRAM。
79.如权利要求57所述的装置，其中所述电阻式存储器是STT-MRAM位单元，其包括：
可由字线控制的选择晶体管；和
与所述选择晶体管串联耦合的磁隧道结（MTJ）设备。
80.一种系统，其包括：
处理器；
无线接口，用于允许所述处理器与另一个设备通信；
存储器，其耦合于所述处理器，所述存储器根据装置权利要求57至79中的任一个；以及
显示单元，用于显示由所述处理器处理的内容。
81.如权利要80所述的系统，其中所述显示单元是触摸屏。
82.一种装置，其包括：
电阻式存储器单元阵列，用于包含数据；
参考电阻式存储器位单元；
检测器，用于比较来自所述参考电阻式存储器位单元之中的参考位单元的数据读取和来自所述电阻式存储器单元阵列的电阻式存储器单元的数据读取；和
用于在检测器的输出指示数据已经从来自所述电阻式存储器单元阵列的电阻式存储器单元读取时禁止读操作的逻辑。
83.如权利要求82所述的装置，其中用于在检测器的输出指示数据已经从来自所述电阻式存储器单元阵列的电阻式存储器单元读取时进一步禁止所述检测器。
84.如权利要求82所述的装置，其中所述逻辑可操作成使耦合于来自所述电阻式存储器单元阵列的电阻式存储器单元的源线三态化。
85.如权利要求82所述的装置，其中所述电阻式存储器是以下中的至少一个：
STT-MRAM；
ReRAM；
PCM；或
CBRAM。
86.如权利要求82所述的装置，其中所述电阻式存储器是STT-MRAM位单元，其包括：
可由字线控制的选择晶体管；和
与所述选择晶体管串联耦合的磁隧道结（MTJ）设备。
87.一种系统，其包括：
处理器；
无线接口，用于允许所述处理器与另一个设备通信；
存储器，其耦合于所述处理器，所述存储器根据装置权利要求82至86中的任一个；以及
显示单元，用于显示由所述处理器处理的内容。
88.如权利要87所述的系统，其中所述显示单元是触摸屏。
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