JP5100292B2 - 抵抗変化メモリ装置 - Google Patents

Description

この発明は、抵抗変化メモリ装置に関する。

電圧、電流、熱等を利用して物質の抵抗値を可逆的に変化させ、その抵抗値の異なる状態を情報として記憶する抵抗変化メモリ（ＲｅＲＡＭ）が、フラッシュメモリの後継候補として注目されている。抵抗変化メモリは、微細化に向いており、クロスポイント型セルアレイを構成することができ、更にセルアレイの積層化も容易である。

ＲｅＲＡＭの可変抵抗素子には、２種の動作モードがあることが知られている。一つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはパイポーラ型といわれる。もう一つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる（例えば、非特許文献１参照）。

クロスポイント型セルアレイを持つユニポーラ型ＲｅＲＡＭでは、高抵抗状態から低抵抗状態を得る動作（セット動作或いは書き込み動作）と、低抵抗状態から高抵抗状態を得る動作（リセット動作或いは消去動作）とが、電圧値と電圧印加時間との組み合わせにより設定される。従って、例えば１ワード線により選択される複数のメモリセルに対して、あるメモリセルではリセット動作を行わせ、同時に他のメモリセルではセット動作を行わせる、ということは難しい。

クロスポイント型セルアレイを持つＲｅＲＡＭにおいて、機能評価用のデータパターンとして、複数ビットに同じデータを書き込む手法は提案されている（例えば特許文献１）。
特開２００６−３２３９２４号公報 Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796

この発明は、複数ビットの同時書き込みを可能とした抵抗変化メモリ装置を提供することを目的とする。

この発明の一態様による抵抗変化メモリ装置は、複数本の並列するワード線、これと交差する複数本のビット線及び、ワード線とビット線の各交差部に配置されて抵抗値が可逆的に設定できる抵抗変化型メモリセルを有するセルアレイと、前記セルアレイの複数ワード線のうち選択ワード線に選択駆動電圧を与えるワード線駆動回路と、前記選択ワード線により選択される複数メモリセル中のあるメモリセルに対する第１の抵抗値状態を第２の抵抗値状態に遷移させるセットモード及び他のメモリセルに対する第２の抵抗値状態を第１の抵抗値状態に遷移させるリセットモードを同時に設定すべく複数のビット線を駆動するビット線駆動回路とを備え、前記ビット線駆動回路は、複数のビット線に対して共通に配置されて、セット用パルス電圧、リセット用パルス電圧及びメモリセルの抵抗値を現状維持するマスク用電圧の３種の電圧を発生する電圧信号線と、各ビット線に配置されて、前記電圧信号線のいずれかを選択してビット線に与えるマルチプレクサとを備え、前記ビット線に与えられるセット用パルス電圧、リセット用パルス電圧及びマスク用電圧と、前記選択ワード線の駆動電圧との差によって、それぞれのメモリセルにセットモード、リセットモード及びマスクモードが設定されることを特徴とする。

この発明によれば、複数ビットの同時書き込みを可能とした抵抗変化メモリ装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［実施の形態１］
図１は、一実施の形態による抵抗変化メモリのセルアレイ等価回路を示している。互いに交差するビット線ＢＬ（ＢＬ１，ＢＬ２，…）とワード線ＷＬ（ＷＬ１，ＷＬ２，…）の各交差部に、メモリセルＭＣ（ＭＣ１１，ＭＣ１２，…，ＭＣ２１，ＭＣ２２，…）が配置される。

メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＤｉの直列接続により構成される。可変抵抗素子ＶＲは、電気的或いは熱的に抵抗値を可逆的に設定でき、かつその抵抗値をデータとして不揮発に記憶する。具体的なレイアウトは示さないが、例えば、ワード線ＷＬ上にダイオードＤｉと可変抵抗素子ＶＲが積層され、その上にビット線ＢＬがワード線ＷＬと直交する方向に配列されて構成される。

大容量の抵抗変化メモリを得るためには、図２に示すように複数のセルアレイを積層した三次元セルアレイ構成とする。ここでは、シリコン基板２１上に４層のセルアレイＣＡ０−ＣＡ４を積層した例を示している。各セルアレイのワード線ＷＬは、ビア配線２４により共通接続されて、基板２１上のワード線駆動回路２３に接続される。各セルアレイのビット線ＢＬは独立に、それぞれビア配線２５を介して、基板２１上のビット線選択回路／センスアンプ回路２２に接続される。

可変抵抗素子ＶＲは、ある種の遷移金属酸化物を記録層として用いる。図３は、可変抵抗素子ＶＲのユニポーラ動作でのセット／リセット電圧波形の一例を示している。ここで可変抵抗素子ＶＲは、熱的に安定な高抵抗状態をリセット状態とし、所定の電圧Ｖ１を所定時間Ｔ１の間印加することにより、低抵抗状態に遷移させることができる（セット動作）。低抵抗状態の素子に対して、電圧Ｖ２（＜Ｖ１）を所定の時間Ｔ２（＞Ｔ１）印加すると、大きな電流が流れて素子自身が発生するジュール熱により元の高抵抗状態に遷移させることができる（リセット動作）。

即ちこの例では、可変抵抗素子ＶＲは、セット動作を電圧過程により、リセット動作を熱過程により実現するものとしている。但し、セット及びリセットの定義は、相対的なもので、可変抵抗素子の記録層によっては、低抵抗状態が熱的安定状態であり、これをリセット状態と定義してもよい。

この実施の形態では、図３により説明したセット／リセット動作を基本として、図１のセルアレイ構成において、１ワード線上の複数メモリセルにセット動作とリセット動作とを同時に行わせることを可能とする。

図４は、セルアレイの駆動回路構成例を示している。ワード線ＷＬｉ側には、ワード線駆動回路３０として、一つのワード線を選択するためのデコーダ３１と、これにより選択されたワード線に駆動電圧を与えるワード線ドライバ３２とが配置される。

ビット線ＢＬｊ側には、ビット線毎にセット用パルス電圧及びリセット用パルス電圧を与えることを可能としたビット線駆動回路３３が配置される。ビット線駆動回路３３は、各ビット線に設けられた書き込みデータを保持するデータレジスタ３３ａ（３３ａ０，３３ａ１，…）、これにより制御されるマルチプレクサ３３ｂ（３３ｂ０，３３ｂ１，…）、及びマルチプレクサ出力により選択されるトランジスタＱ１−Ｑ３とを有する。

トランジスタＱ１−Ｑ３の一端はビット線ＢＬｊに共通接続され、他端は、マスク用電圧信号線３６，セット用電圧信号線３５及びリセット用電圧信号線３４にそれぞれ接続されている。これらのモード設定用電圧信号線３４−３６は、複数のビット線に共通に配設されている。

データレジスタ３３ａは、各ビット線について、セルのセット又はリセットを行うか、或いはマスク動作（セルの現状維持）を行うかを決めるモード選択回路でもある。具体的にデータレジスタ３３ａは、例えば２ビットからなる書き込みデータを保持して、その書き込みデータが例えば（１０）でセットモード、（０１）でリセットモード、（１１）で現状維持のマスクモードというように定められる。この書き込みデータに従って、マルチプレクサ３３ｂにより、セット用トランジスタＱ２、リセット用トランジスタＱ３、又はマスク用トランジスタＱ１が選択的にオンする。

図４においては、ワード線ＷＬ１が選択されたものとし、このワード線ＷＬ１により選択されるビット線ＢＬ０−ＢＬ３上のメモリセルＭＣ１０，ＭＣ１１，ＭＣ１２及びＭＣ１３にそれぞれ同時に、リセット、セット、マスク及びリセット動作を行う場合を示している。

図５は、選択ワード線ＷＬ及び選択ビット線ＢＬに与えられる電圧波形を、セット、リセット及びマスク動作の各モードについて示している。選択ワード線は、デコーダ３１により選択されてドライバ３２によって、パルス幅Ｔ１のパルス電圧Ｖｗ１と、これからステップダウンしたパルス幅Ｔ２のパルス電圧Ｖｗ２（＜Ｖｗ１）とが合成された階段状電圧が印加される。

ビット線側のセット及びリセット電圧信号線３５及び３４には、Ｖｄｄを基準としてＶｓｓまで振れるパルス幅Ｔ１の負パルス（セット用パルス）Ｐ１、Ｖｄｄを基準として中間レベルＶｍ（＞Ｖｓｓ）まで振れるパルス幅Ｔ２の負パルス（リセット用パルス）Ｐ２が与えられる。マスク用信号線３６は、Ｖｄｄを維持する。

データレジスタ３３ａによって、セットモードのビット線ＢＬ１ではトランジスタＱ２が、リセットモードのビット線ＢＬ０，ＢＬ３ではトランジスタＱ３が、マスクモードのビット線ＢＬ２ではトランジスタＱ１がオンになり、それぞれのビット線にセット用パルスＰ１、リセット用パルスＰ２及びＶｄｄが与えられる。ワード線及びビット線の遷移タイミングは、同期させるものとする。

このときセット、リセット及びマスクモードでのワード線及びビット線電圧は、図５のようになる。即ち、セットモードのセルＭＣ１１には、ワード線電圧Ｖｗ１とビット線の負パルスＰ１により、差電圧Ｖｗ１が印加される。メモリセルのダイオードＤｉの電圧降下を無視して、ワード線とビット線間の電圧が可変抵抗素子ＶＲに印加されるものと仮定して、セット動作に十分な電圧Ｖｗ１と時間Ｔ１による電圧過程により、メモリセルＭＣ１１は低抵抗状態にセットされる。

リセットモードのメモリセルＭＣ１０，ＭＣ１３では、可変抵抗素子にかかる差電圧は（Ｖｗ１−Ｖｍ）〜（Ｖｗ２−Ｖｍ）の範囲であり、印加時間はＴ２である。これがリセットモードに必要な電圧、時間とすれば、これらの選択セルＭＣ１０，ＭＣ１３では熱過程によるリセット動作が行われる。

マスクモードが選択されたメモリセルＭＣ１２では、印加される電圧は（Ｖｗ１−Ｖｄｄ）〜（Ｖｗ２−Ｖｄｄ）の範囲で時間がＴ２である。これがセット或いはリセット動作には不十分な電圧レベルと時間とすれば、メモリセルＭＣ１２は現状データ状態を維持する。

この間、非選択ワード線はＶｓｓを保持する。ビット線に与えられるセット用及びリセット用負パルスＰ１及びＰ２が、これだけではメモリセルに与えられてもセット、リセットが起こらないレベルに選択されていて、非選択セルでは現状データを保持する。

以上のようにこの実施の形態によれば、選択ワード線に沿った複数メモリセルに対して同時に、かつ選択的にセット、リセット或いはマスクモードを設定することができる。

［実施の形態２］
図６は、図１とはダイオードの極性が逆のセルアレイ構成例、即ちビット線がワード線に対して相対的に高レベルのときにメモリセルが選択される場合である。この場合には、セット、リセット及びマスクモードの電圧波形は、図５に対して図７のようになる。

即ち、選択ワード線には、Ｖｄｄを基準としてＶｓｓまで振れるパルス幅Ｔ１の負パルスと、中間レベルＶｍ（Ｖｄｄ＞Ｖｍ＞Ｖｓｓ）まで振れるパルス幅Ｔ２の負パルスの合成パルスを与える。ビット線には、Ｖｓｓを基準として、セット時、正電圧Ｖｗ１、幅Ｔ１のセット用パルスＰ１’を、リセット時は正電圧Ｖｗ２（＜Ｖｗ１）、幅Ｔ２（＜Ｔ１）のリセット用パルスＰ２’を与え、マスク時はＶｓｓを維持する。これにより、先の場合と同様に、ワード線上の複数セルに対して、選択的なセット、リセット及びマスク動作を同時に行うことができる。

［実施の形態３］
図８は、２次元セルアレイ内のメモリセルに同時に所定データパターンを書くことを可能とした実施の形態である。セルアレイ構成（ダイオード極性）は、実施の形態１と同じであるとする。ワード線駆動回路７１は、ビット線側と類似の構成が用いられ、各ワード線毎にモード選択回路７１ａ（７１ａ０，７１ａ１，…）を配置し、これらで制御されるマルチプレクサ７１ｂ（７１ｂ０，７１ｂ１，…）を配置している。

具体的にモード選択回路７１ａは、データ書き込みモード（セットとリセットを含む）と、マスクモードとを選択するもので、１ビットデータを保持するデータレジスタである。書き込みモード電圧信号線７６と、マスクモード電圧信号線７７が複数のワード線に共通に用意され、これがマルチプレクサ７１ｂにより選択されるトランジスタＱ４又はＱ５を介して、ワード線ＷＬに接続されるようになっている。

ビット線側駆動回路３３は、先の実施の形態１と同様の構成である。即ち、モード選択回路３３ａ、マルチプレクサ３３、リセット，セット及びマスクの信号線３４，３５及び３６と、これらの信号線とビット線を選択的に接続するためのマルチプレクサ３３の制御でオンオフされるトランジスタＱ１−Ｑ３とを有する。

図９は、ワード線ＷＬ及びビット線ＢＬに与えられる電圧波形を示している。ワード線側では、書き込みモード（セット又はリセットモード）が選択されると、トランジスタＱ５がオンして、選択されたワード線ＷＬに、パルス幅Ｔ１のセット用正パルス電圧Ｖｗ１とパルス幅Ｔ２（＞Ｔ１）のリセット用正パルス電圧Ｖｗ２（＜Ｖｗ１）との合成パルスが与えられる。マスクモードが選択されたワード線については、トランジスタＱ４がオンして、Ｖｓｓが与えられる。複数のワード線が同時にセット、リセット或いはマスクモードに設定される点を除き、電圧レベルとパルス幅設定は、実施の形態１と同様である。

一方ビット線側では、やはり実施の形態１と同様に、Ｖｄｄを基準として、セットモードではＶｓｓまで振幅する負パルス電圧Ｐ１（パルス幅Ｔ１）が、リセットモードでは中間レベルＶｍまで振幅する負パルス電圧Ｐ２（パルス幅Ｔ２）が選択される。マスクモードではＶｓｓがビット線に与えられる。

実施の形態１と同様に、ワード線が書き込みモード（ｗｒｉｔｅ）であり、ビット線がセットモード（ｓｅｔ）の場合、選択メモリセルはパルス電圧Ｖｗ１が時間Ｔ１だけ与えられて、セット動作が行われる。ワード線が書き込みモード（ｗｒｉｔｅ）であり、ビット線がリセットモード（ｒｅｓｅｔ）の場合、選択メモリセルは（Ｖｗ１−Ｖｍ）〜（Ｖｗ２−Ｖｍ）の範囲のパルス電圧が時間Ｔ２だけ与えられて、リセット動作が行われる。

ワード線がＶｓｓのマスクモード（ｍａｓｋ）の場合、ビット線がＶｄｄのマスクモード（ｍａｓｋ）の場合は、それらに沿うメモリセルは、セット、リセットには不十分な電圧条件になり、現状維持のマスクモードとなる。

図１０は、以上のワード線とビット線によるモード選択状態をまとめて示している。

図８では具体例として、ワード線ＷＬ０，ＷＬ１，ＷＬ２及びＷＬ４が書き込みモード、ＷＬ３がマスクモードであり、ビット線ＢＬ０，ＢＬ３がリセットモード、ＢＬ１がセットモード、ＢＬ２がマスクモードの場合を示している。この場合、ワード線ＷＬ３に沿うメモリセルとビット線ＢＬ２に沿うメモリセルは全てマスクモードとなる。これらのマスクモードのメモリセルを除いて、リセットモードが選択されたビット線ＢＬ０，ＢＬ３上のメモリセルは全てリセットモードとなり、セットモードが選択されたビット線ＢＬ１上のメモリセルは全てセットモードとなる。

以上のようにこの実施の形態では、複数のワード線を書き込み状態とすれば、それらのワード線で選択される複数メモリセルにおいて、ビット線で選択されるモードに従ってセット、リセット及びマスク動作ができる。言い換えれば、あるビット線上の異なるワード線で選択される複数メモリセルに対して、同一データを書き込むことができる。

従ってこの実施の形態は、例えば抵抗変化メモリのテスト等において、オール“０”、オール“１”、チェッカーパターン等のテストデータを書くような場合に有効である。

実施の形態の抵抗変化メモリのセルアレイ等価回路を示す図である。 セルアレイを三次元的に積層した構造を示す図である。 メモリセルの可変抵抗素子のセット、リセット電圧波形を示す図である。 実施の形態のセルアレイ駆動回路部の構成を示す図である。 同実施の形態のセット、リセット及びマスク動作波形を示す図である。 他の実施の形態のセルアレイ構成を示す図である。 同実施の形態のセット、リセット及びマスク動作波形を示す図である。 更に他の実施の形態によるセルアレイ駆動回路構成を示す図である。 同実施の形態のセット、リセット及びマスク動作波形を示す図である。 同実施の形態のワード線とビット線による動作モード選択状態を示す図である。

符号の説明

ＶＲ…可変抵抗素子、Ｄｉ…ダイオード、ＭＣｉｊ…メモリセル、ＷＬｉ…ワード線、ＢＬｊ…ビット線、３０…ワード線駆動回路、３１…ワード線デコーダ、３２…ワード線ドライバ、３３…ビット線駆動回路、３３ａ…データレジスタ（モード選択回路）、３３ｂ…マルチプレクサ、３４−３６…モード設定用電圧信号線、７１…ワード線駆動回路、７１ａ…モード選択回路、７１ｂ…マルチプレクサ、７６，７７…モード設定用電圧信号線。

Claims (4)

1. 複数本の並列するワード線、これと交差する複数本のビット線及び、ワード線とビット線の各交差部に配置されて抵抗値が可逆的に設定できる抵抗変化型メモリセルを有するセルアレイと、
   前記セルアレイの複数ワード線のうち選択ワード線に選択駆動電圧を与えるワード線駆動回路と、
   前記選択ワード線により選択される複数メモリセル中のあるメモリセルに対する第１の抵抗値状態を第２の抵抗値状態に遷移させるセットモード及び他のメモリセルに対する第２の抵抗値状態を第１の抵抗値状態に遷移させるリセットモードを同時に設定すべく複数のビット線を駆動するビット線駆動回路とを備え、
   前記ビット線駆動回路は、
   複数のビット線に対して共通に配置されて、セット用パルス電圧、リセット用パルス電圧及びメモリセルの抵抗値を現状維持するマスク用電圧の３種の電圧を発生する電圧信号線と、
   各ビット線に配置されて、前記電圧信号線のいずれかを選択してビット線に与えるマルチプレクサとを備え、
   前記ビット線に与えられるセット用パルス電圧、リセット用パルス電圧及びマスク用電圧と、前記選択ワード線の駆動電圧との差によって、それぞれのメモリセルにセットモード、リセットモード及びマスクモードが設定される
   ことを特徴とする抵抗変化メモリ装置。
2. 前記ビット線駆動回路は、前記３種の電圧を選択してビット線に与えるために前記マルチプレクサに与えられる、２ビットで表される書き込みデータを保持するデータレジスタを有する
   ことを特徴とする請求項１記載の抵抗変化メモリ装置。
3. 前記ワード線駆動回路は、複数のワード線でセット又はリセット動作とマスク動作とを同時に設定できるモード選択機能を有し、
   前記セルアレイに所定データパターンの一括書き込みが行われる
   ことを特徴とする請求項１記載の抵抗変化メモリ装置。
4. 前記セルアレイが三次元的に積層されている
   ことを特徴とする請求項１記載の抵抗変化メモリ装置。

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