JP4199781B2 - 不揮発性半導体記憶装置 - Google Patents

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本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセルの夫々が、その一端側を同じ行選択線に接続し、同一列のメモリセルの夫々が、その他端側を同じ列選択線に接続してなるクロスポイントタイプのメモリセルアレイを有する半導体記憶装置に関する。
近年、メモリセルが記憶素子以外の選択用素子を備えず、記憶素子が直接、メモリセル内で行選択線（以下、「ワード線」と称す。）と列選択線（以下、「ビット線」と称す。）に接続してメモリセルアレイを形成するクロスポイントタイプの半導体記憶装置（以下、適宜、「クロスポイントメモリ」と称す。）の開発が進んでいる（例えば、下記特許文献１参照）。
下記の特許文献１に開示された「抵抗性クロスポイントメモリセルアレイのための等電圧検知方法」では、ワード線とビット線に夫々所定電圧を供給し、ＭＲＡＭ（磁気ランダムアクセスメモリ）のメモリセルの抵抗状態を検出している。この特許文献１によれば、選択されたメモリセルを読み出しする時、選択されたワード線に第１の電圧を印加し、選択及び非選択のビット線と非選択のワード線とに第１の電圧より低い第２の電圧を印加して、選択されたメモリセルの抵抗状態つまり記憶状態を検知している。
尚、ここでのクロスポイントメモリは、メモリセルアレイが複数のバンクに分割された階層構造を有しており、各バンクのローカルビット線はバンク選択トランジスタを介してグローバルビット線に接続され、各バンクのローカルワード線はバンク選択トランジスタを介してグローバルワード線に接続されている。
図７は、従来のクロスポイントメモリのメモリセルアレイの回路構成、及び、ワード線とビット線への供給電圧の設定レベルと電流経路を示す。図７のクロスポイントメモリでは、選択されたメモリセルを読み出す時、選択されたビット線に電圧Ｖ１を印加し、選択及び非選択のワード線と非選択のビット線とに電圧Ｖ１より高い電圧Ｖ２を印加して、ワード線側で選択されたメモリセルの抵抗状態を検知する。
図７は、ワード線Ｄ０とビット線Ｂ０とがクロスした個所のメモリセルの抵抗状態を読み出す場合に、選択ワード線Ｄ０の電流を読み出すことによって、所望のメモリセルの抵抗状態を判定する場合を示している。
図８は、ワード線Ｄ０とビット線Ｂ０とが交差した個所のメモリセルの抵抗値を読み出す場合の、各ワード線、各ビット線の電圧設定と、電流経路の他の一例を示す。図８では、上述の特許文献１における電圧設定と同じであり、選択されたメモリセルを読み出す時、選択されたワード線に電圧Ｖ１を印加し、選択及び非選択のビット線と非選択のワード線とを電圧Ｖ１より低い電圧Ｖ２を印加して、ビット線側で選択されたメモリセルの抵抗状態を検知する。この場合には、ビット線Ｂ０の電流を読み出すことによって、所望のメモリセルの抵抗状態を判定する。
図９は、図７に示すメモリセルアレイに、ワード線をドライブするワード線ドライブ回路、及び、ビット線をドライブするビット線ドライブ回路を接続し、読み出し動作を実行した場合の電流の流れを示している。
この読み出し動作では、図１０に示すワード線ドライブ回路が各別にワード線に接続され、該ワード線ドライブ回路によって、各ワード線に電圧Ｖ２が印加される。更に、図１１に示すビット線ドライブ回路が各別にビット線に接続され、該ビット線ドライブ回路によって、読み出し対象の選択メモリセルに接続される選択ビット線Ｂ０に電圧Ｖ１が印加され、選択ビット線Ｂ０以外の非選択ビット線に電圧Ｖ２が印加される。
尚、この読み出し動作では、選択ビット線Ｂ０に接続されている全ての抵抗（メモリセル）がアクセスされるために、選択ビット線Ｂ０に接続された全ての抵抗に読み出し電流が流れる。これらの読み出し電流は、各ワード線から選択ビット線Ｂ０に接続された各抵抗を通り、選択ビット線Ｂ０に集中する。選択ビット線Ｂ０に集中する読み出し電流は、選択ビット線Ｂ０に接続されたバンク選択トランジスタＳｅｌＢ０、スイッチ回路ＳＷ１、及び、アクセスビット線ドライバＢ０Ｄｒを通り、電圧Ｖ１の印加回路に接続される。この場合に、選択ビット線Ｂ０に集中する読み出し電流は、バンク選択トランジスタＳｅｌＢ０を通る際に、バンク選択トランジスタＳｅｌＢ０のソース・ドレイン間において電圧を上昇させる。選択ビット線Ｂ０を流れる読み出し電流が大きい程、また、バンク選択トランジスタＳｅｌＢ０のオン抵抗が大きい程、電圧の上昇幅が大きくなる。
図９に示す読み出し動作において、選択ビット線Ｂ０に接続されたメモリセルの抵抗値が全て低抵抗である場合には、選択ビット線Ｂ０を流れる読み出し電流が最も大きくなる。従って、バンク選択トランジスタＳｅｌＢ０における電圧の上昇幅が最も大きくなる。
逆に、図９の場合に示す読み出し動作において、選択ビット線Ｂ０に接続されているメモリセルの抵抗値が全て高抵抗である場合には、選択ビット線Ｂ０を流れる電流は最も小さくなる。このため、バンク選択トランジスタＳｅｌＢ０にける電圧の上昇幅が最も小さくなる。
ここで、メモリセルの抵抗値が高抵抗値である場合と低抵抗値である場合における抵抗値の比を５と仮定する。更に、図９に示す様に、選択ビット線Ｂ０に接続されたメモリセルの抵抗値が全て低抵抗である場合に、選択ビット線に流れる電流値をビット線電流ＩＢ０Ｌとする。また、図９に示す様に、選択ビット線Ｂ０に接続されたメモリセルの抵抗値が全て高抵抗である場合に、選択ビット線に流れる電流値をビット線電流ＩＢ０Ｈとする。この場合、ビット線電流ＩＢ０Ｌとビット線電流ＩＢ０Ｈの電流比は、以下の数１のようになる。
［数１］
ＩＢ０Ｌ ／ ＩＢ０Ｈ ＝ ５
従って、選択ビット線Ｂ０に接続したバンク選択トランジスタＳｅｌＢ０を介した電圧上昇は、バンク選択トランジスタＳｅｌＢ０が線形領域で動作している場合を想定すると、選択ビット線Ｂ０に接続されたメモリセルの抵抗値が全て高抵抗である場合の電圧上昇幅ΔＶＨに対して、選択メモリセルの抵抗値が全て低抵抗である場合の電圧上昇幅ΔＶＬは５倍の５ΔＶＨとなる。
特開２００２−８３６９号公報
図９に示すようなクロスポイントタイプのメモリセルアレイにおいて読み出し動作を実行する場合、読み出し対象の選択メモリセルの抵抗値、即ち記憶状態の判別は、ワード線ドライブ回路内の電流値を測定することによって実行される。しかし、測定される電流値は、選択メモリセルに印加される電圧に大きく依存する。
図９または図７において、バンク選択トランジスタＳｅｌＢ０を介して発生する電圧上昇、及び、選択ビット線の配線抵抗に起因する電圧降下がともに０Ｖと仮定すると、メモリセルに印加される電圧レベルＶｂｉａｓｃは、以下の数２のようになる。
［数２］
Ｖｂｉａｓｃ ＝ Ｖ２−Ｖ１
しかし、図９に示した様に、選択ビット線Ｂ０に接続されたメモリセルの抵抗値が全て低抵抗である場合には、電圧上昇幅ΔＶＬは０Ｖではなく、上述したように５ΔＶＨであるため、選択メモリセルに印加される電圧レベルＶｂｉａｓｃ１は、実際には、以下の数３のようになる。
［数３］
Ｖｂｉａｓｃ１ ＝ Ｖ２−Ｖ１−５ΔＶＨ
また、図９に示した様に、選択ビット線Ｂ０に接続されたメモリセルの抵抗値が全て高抵抗である場合には、選択メモリセルに印加される電圧レベルＶｂｉａｓｃ２は、実際には、以下の数４のようになる。
［数４］
Ｖｂｉａｓｃ２ ＝ Ｖ２−Ｖ１−ΔＶＨ
ここで、ワード線ドライブ回路内の測定電流は、メモリセルに印加される電圧レベルと比例する関係にある。そして、選択ビット線での電圧上昇幅ΔＶＨ、５ΔＶＨがワード線と選択ビット線との電圧差Ｖ２−Ｖ１と比較できる程大きい値である場合には、選択ビット線Ｂ０に接続されたメモリセルの抵抗値が全て高抵抗である場合に、選択メモリセルに印加される電圧レベルＶｂｉａｓｃ２と、選択ビット線Ｂ０に接続されたメモリセルの抵抗値が全て低抵抗である場合に、選択メモリセルに印加される電圧レベルＶｂｉａｓｃ１との電圧差は、以下の数５のようになる。
［数５］
Ｖｂｉａｓｃ２−Ｖｂｉａｓｃ１＝Ｖ２−Ｖ１−ΔＶＨ−（Ｖ２−Ｖ１−５ΔＶＨ)
＝４ΔＶＨ
つまり、同じ抵抗値を示す選択メモリセルをアクセスした場合でも、この電圧差４ΔＶＨに比例した電流差が、ワード線ドライブ回路内の測定電流差として発生することになり、その分読み出し電流マージンが減少することになる。
本発明は上記の問題点に鑑みてなされたものであり、その目的は、選択ビット線で生じる電圧の上昇による選択メモリセルに対する印加電圧の減少を低減することによって、測定電流の減少を抑制し、読み出しマージンの向上を図ることができる不揮発性半導体記憶装置を提供する点にある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなる２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの一端側を同じ前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの他端側を同じ前記ビット線に接続してなるメモリセルアレイを備え、第１電圧を読み出し対象の選択メモリセルに接続する選択ビット線に印加し、第２電圧を前記選択ビット線以外の非選択ビット線と前記ワード線に印加し、前記選択メモリセルにかかる電圧差に基づいて前記選択メモリセルに流れる電流を前記選択メモリセルに接続する選択ワード線側から読み出す不揮発性半導体記憶装置において、前記第２電圧を供給する回路に、前記ワード線及び前記ビット線の各別に前記第２電圧の変動を抑制する電圧抑制回路が設けられ、前記選択メモリセルを流れる電流を検出する読み出し期間の前に設定されたプリセット期間中に、前記選択ビット線に所定の電圧を印加し、前記非選択ビット線と前記ワード線に前記プリセット期間用の第２電圧を印加し、前記メモリセルアレイに記憶されたデータパターンに依存して前記選択ビット線の電圧が変動するのを検出し、検出した前記変動の方向に前記第２電圧が変動するように、前記電圧抑制回路を前記読み出し期間において制御する第２電圧制御回路を備えることを第１の特徴とする。
上記特徴の不揮発性半導体記憶装置は、前記第２電圧制御回路が、前記メモリセルアレイに記憶されたデータパターンに依存して変動する前記選択ビット線の電圧の変動幅を検出する検出回路を備えていることを第２の特徴とする。
上記特徴の不揮発性半導体記憶装置は、前記第２電圧制御回路が、前記検出回路によって前記プリセット期間中に検出された前記変動幅を保存する記憶回路を備え、前記記憶回路に保存された変動幅に基づいて前記電圧抑制回路を制御することを第３の特徴とする。
上記特徴の不揮発性半導体記憶装置は、前記記憶回路が、前記変動幅に応じた電圧レベルを保持する前記キャパシタを備えてなることを第４の特徴とする。
上記特徴の不揮発性半導体記憶装置は、前記電圧レベルが前記選択ビット線の電圧の変動方向とは逆方向に変化することを第５の特徴とする。
上記第４または第５の特徴の不揮発性半導体記憶装置は、前記第２電圧制御回路が、前記電圧レベルを電流増幅して出力する電流増幅器を備えて構成されることを第６の特徴とする。
上記第４〜第６の何れかの特徴の不揮発性半導体記憶装置は、前記電圧抑制回路は、一方端が前記ビット線に接続され他方端が前記第２電圧の供給側に接続されたＭＯＳトランジスタと、入力側が前記ビット線に接続され出力側が前記ＭＯＳトランジスタのゲートに接続されたインバータ回路からなり、前記キャパシタに保持された電圧レベルに応じて前記インバータ回路の反転レベルを制御することを第７の特徴とする。
本発明によれば、プリセット期間中の選択ビット線上の電圧変動と同じ方向にワード線の印加電圧を変動させるように制御するので、読み出し期間における選択ビット線とワード線間の電圧差、つまり、選択メモリセルの両端にかかる電圧の選択ビット線上の他のメモリセルの抵抗値のデータパターンに依存した変動が抑制されて、結果として、読み出し電流に与える影響が抑制され、読み出しマージンが増加する。更に、非選択ビット線に対しても同様の調整を行うため、ワード線と非選択ビット線間に電圧差が生じず、不要な回り込み電流をおさえることができる。
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
本実施形態の本発明装置について図１乃至図６を基に説明する。図１は、本発明装置及びメモリセルアレイ及びその周辺回路の主要構成を示している。メモリセルアレイは、クロスポイント構造のメモリセルアレイであり、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなる２端子構造のメモリセル（図示せず）を行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行のメモリセルの夫々が一端側を同じワード線に接続し、同一列のメモリセルの夫々が他端側を同じビット線に接続して構成されている。本実施形態のメモリセルアレイは、複数のバンクに分割された階層構造を有しており、各バンクのローカルビット線はバンク選択トランジスタ１９を介してグローバルビット線に接続され、各バンクのローカルワード線はバンク選択トランジスタ１９を介してグローバルワード線に接続されている。
図１に示すように、メモリセルアレイには、各ワード線に対して電圧Ｖ２（第２電圧）を供給するワード線ドライブ回路１１がバンク選択トランジスタ１９を介して接続されている。また、読み出し対象の選択メモリセルに接続された選択ビット線に対して電圧Ｖ１（第１電圧）を供給し、選択ビット線以外の非選択ビット線に対して電圧Ｖ２を供給するビット線ドライブ回路１２が接続されている。更に、選択メモリセルに接続された選択ワード線に接続するワード線ドライブ回路１１からの出力を選択する行選択回路ＭＵＸ（行デコーダ２１）、行デコーダ２１からの出力を増幅するセンスアンプ１３、データ出力回路１４、電圧Ｖ２の調整を行う第２電圧調整回路１０を備えて構成される。
ワード線ドライブ回路１１は、各ワード線に設けられており、図２に示すように、読み出し時に行読み出し電圧Ｖｄ（例えば、電源電圧Ｖｃｃ）を供給する行読み出し電圧供給回路３０と、行読み出し電圧供給回路３０から供給された電圧レベルの変位を抑制する電圧抑制回路３１を備えて構成される。電圧抑制回路３１によって各ワード線に電圧変動の抑制された第２電圧Ｖ２が供給される。
行読み出し電圧供給回路３０は、ＰチャネルＭＯＳＦＥＴ（以下、単に「ＰＭＯＳ」と略称する）３４で構成され、ＰＭＯＳ３４は、ソースが行読み出し電圧Ｖｄに接続され、ドレインが電圧抑制回路３１に接続され、ゲート電圧が所定の電圧レベルに固定されて飽和領域で動作するように設定されている。
電圧抑制回路３１は、ソースがグローバルワード線ＧＷＬと接続し、ドレインが行読み出し電圧供給回路３０に接続するＮチャネルＭＯＳＦＥＴ（以下、単に「ＮＭＯＳ」と略称する）３２と、入力がワード線と接続し、出力がＮＭＯＳ３２のゲートと接続したインバータ３３からなるフィードバック回路部を備えて構成される。このように構成することにより、フィードバック回路部は、ＮＭＯＳ３２のゲート電圧をグローバルワード線ＧＷＬの電圧レベルＶ２に応じて変化させてＮＭＯＳ３２のオン抵抗を調整する。ここで、図３は、電圧抑制回路３１の詳細な構成を示している。フィードバック回路部（破線部分）は、インバータ３３のＮＭＯＳのドレイン側（接地電圧側）に、ゲートに第２電圧調整回路１０から出力されるＶＮＧ信号が入力されるＮＭＯＳが接続されている。更に、インバータ３３のＰＭＯＳのソース側（電源側）に、ゲートに第２電圧調整回路１０から出力されるＶＰＧ信号が入力されるＰＭＯＳが接続されている。
行デコーダ２１は、アドレス回路２３からの信号に基づいて、各ワード線ドライブ回路１１からの読み出し電圧ＶＲＲを選択することにより、行方向にメモリセルを選択する。
ビット線ドライブ回路１２は、図４に示すように、各ビット線に設けられており、グローバルビット線を介して各ビット線に接続されたバンク選択トランジスタ１９に接続されている。ビット線ドライブ回路１２は、図４に示すように、ビット線が選択されている場合の読み出し時に、つまり選択ビット線に対し所定の第１電圧Ｖ１を供給する第１電圧供給回路と、ビット線が選択されていない場合の読み出し時に、つまり非選択ビット線に対し所定の第２電圧Ｖ２を供給する第２電圧供給回路と、第１電圧供給回路と第２電圧供給回路の何れか一方を択一的にビット線に接続する列選択回路４７を備えて構成される。
第１電圧供給回路は、第１電圧Ｖ１を供給するアクセスビット線ドライバＢ０Ｄｒを備えて構成される。
第２電圧供給回路は、非選択ビット線に列読み出し電圧Ｖｄ（例えば、電源電圧Ｖｃｃ）を供給する列読み出し電圧供給回路４０、及び、列読み出し電圧供給回路４０から供給された電圧レベルの変位を第２電圧Ｖ２に抑制する電圧抑制回路４１を備えて構成される。電圧抑制回路４１によって、各非選択ビット線に電圧変動の抑制された第２電圧Ｖ２が供給される。
列読み出し電圧供給回路４０は、ＰＭＯＳ４２で構成され、ＰＭＯＳ４２は、ソースが列読み出し電圧Ｖｄに接続し、ドレインが電圧抑制回路４１に接続し、ゲートは所定の電圧レベルに固定されて飽和領域で動作するように設定されている。
電圧抑制回路４１は、図３及び図４に示すように、ソースがＣＭＯＳ転送ゲート４３と接続しドレインが列読み出し電圧供給回路４０に接続するＮＭＯＳ４６と、ＮＭＯＳ４６のゲート電圧をビット線の電圧レベルＶ２に応じて変化させてＮＭＯＳ４６のオン抵抗を調整するインバータ３３からなるフィードバック回路を備えて構成される。フィードバック回路の構成は電圧抑制回路３１のフィードバック回路の構成と同じである。尚、非選択のビット線に供給される第２電圧は、ワード線に供給する第２電圧と同一の電圧レベルである。
列選択回路４７は、図４に示すように、２組のＣＭＯＳ転送ゲート４３、４４で構成されている。ＣＭＯＳ転送ゲート４３は、一方端が電圧抑制回路４１に接続され、他方端がグローバルビット線ＧＢＬに接続している。ＣＭＯＳ転送ゲート４４は一方端が第１電圧Ｖ１を供給するアクセスビット線ドライバＢ０Ｄｒ（ＮＭＯＳ４５）と接続し、他方端がグローバルビット線ＧＢＬに接続している。列選択回路４７は、接続されているグローバルビット線ＧＢＬが列デコーダによって選択されているグローバルビットＧＢＬ線である場合には、右側のＣＭＯＳ転送ゲート４４がオンして、ビット線に第１電圧Ｖ１を供給する。接続されているビット線が列デコーダ２２によって選択されていないグローバルビット線ＧＢＬである場合には、左側のＣＭＯＳ転送ゲート４３がオンし、第２電圧Ｖ２をＰＭＯＳ４２と電圧抑制回路４１を介して供給する。
列デコーダ２２は、アドレス回路２３からの信号に基づいてビット線毎に、ＣＭＯＳ転送ゲート４３、４４の何れか一方をオンにし、他方をオフすることにより、列方向にメモリセルの選択・非選択を制御し、ビット線ドライブ回路１２に基づいて各ビット線の電圧を制御する。
第２電圧調整回路１０は、図５に示すように、メモリセルアレイに記憶されたデータパターンに依存して変動する選択ビット線上の電圧の変動幅を検出する検出回路４８、ビット線ドライブ回路１２から出力された信号を電流増幅して出力する電流増幅器１５、１７、プリセット期間中の電流増幅器１５の出力を保持するＶＮＧ記憶回路１６、及び、プリセット期間中の電流増幅器１７の出力を保持するＶＰＧ記憶回路１８を備えて構成され、制御回路２４に接続されている。
検出回路４８は、図５に示すように、ダイオード接続したＮＭＯＳ３５及びインバータ３６を備えて構成されている。ＮＭＯＳ３５は、ドレインとゲートがノードＮ１に接続され、ソースが電圧Ｖ１’（例えば、接地電圧）に接続されている。インバータ３６は、ゲートとドレインがインバータ３６の出力に接続し、ソースが電源電圧に接続したＰＭＯＳ及びゲートがインバータ３６の入力にドレインがインバータ３６の出力にソースが接地電圧に接続したＮＭＯＳで構成されている。インバータ３６の入力は、アクセスビット線ドライバＢ０Ｄｒに接続され、出力がノードＮ２を介してスイッチ回路ＳＷ０に接続されている。インバータ３６は、後述するプリセット期間内において、メモリセルアレイに記憶されたデータパターンに依存して変動する選択ビット線の電圧の変動幅をノードＮ１の電圧変動幅として検出し、検出した電圧レベルをノードＮ１の変動方向とは逆方向に変化するように反転させてノードＮ２に出力する。
電流増幅器１５は、図５に示すように、オペアンプを備えて構成され、スイッチ回路ＳＷ０を介して検出回路４８と接続され、検出回路４８において選択ビット線の電圧の変動方向とは逆方向に変化するように反転したノードＮ２の電圧レベルＶＮ２を電流増幅し、反転増幅信号ＶＮＧ０を出力する。この電流増幅器１５は、次段に接続されたＶＮＧ記憶回路１６のキャパシタＣ１に電荷を供給するために電流供給能力を高めるものである。
ＶＮＧ記憶回路１６は、図５に示すように、検出回路４８によってプリセット期間中に検出された変動幅を保存する。本実施形態では、ＶＮＧ記憶回路１６は、スイッチ回路ＳＷ１とキャパシタＣ１を備え、電流増幅器１５から出力される反転増幅信号ＶＮＧ０をキャパシタＣ１に保持する。ＶＮＧ記憶回路１６の出力は、スイッチ回路ＳＷ２に接続されている。プリセット期間経過後の読み出し期間においてスイッチ回路ＳＷ２がオンしスイッチ回路ＳＷ０１がオフすると、ＶＮＧラインにＶＮＧ１信号の電圧レベルが出力される。このキャパシタＣ１の容量は後に続くＶＮＧラインの配線容量及びＶＮＧラインが接続するワード線ドライブ回路１１、ビット線ドライブ回路１２内のインバータのゲート容量の総和よりもはるかに大きい値とする。従って、ＶＮＧ記憶回路１６におけるＶＮＧ１信号の電圧レベルは、読み出し動作時にスイッチ回路ＳＷ２がオンすることによるチャージシェアによる電圧降下は無視できるものとなる。
電流増幅器１７は、図５に示すように、本実施形態では電流増幅器１５と同様の回路構成であり、オペアンプを備えて構成され、スイッチ回路ＳＷ０を介して検出回路４８と接続され、検出回路４８において選択ビット線の電圧の変動方向とは逆方向に変化するように反転したノードＮ２の電圧レベルＶＮ２を電流増幅し、反転増幅信号ＶＰＧ０を出力する。この電流増幅器１７は、次段に接続されたＶＰＧ記憶回路１８のキャパシタＣ２に電荷を供給するために電流供給能力を高めるものである。
ＶＰＧ記憶回路１８は、図５に示すように、本実施形態ではＶＮＧ記憶回路１６と同様の回路構成であり、検出回路によってプリセット期間中に検出された変動幅を保存する。ＶＰＧ記憶回路１８は、スイッチ回路ＳＷ１とキャパシタＣ２を備え、電流増幅器１７から出力される反転増幅信号ＶＰＧ０をキャパシタＣ２に保持する。ＶＰＧ記憶回路１８の出力は、スイッチ回路ＳＷ２に接続されている。プリセット期間経過後の読み出し期間においてスイッチ回路ＳＷ２がオンしスイッチ回路ＳＷ０１がオフすると、ＶＰＧラインにＶＰＧ１信号の電圧レベルが出力される。このキャパシタＣ２の容量は後に続くＶＰＧラインの配線容量及びＶＰＧラインが接続するワード線ドライブ回路１１、ビット線ドライブ回路１２内のインバータのゲート容量の総和よりもはるかに大きい値とする。従って、ＶＰＧ記憶回路１８におけるＶＰＧ１信号のレベルは、読み出し動作時にスイッチ回路ＳＷ２がオンすることによるチャージシェアによる電圧降下は無視できるものとなる。
このように構成することにより、読み出し期間においてＶＮＧ信号及びＶＰＧ信号を変動させることで電圧抑制回路３１のインバータ３３のＶＰＧ信号、ＶＮＧ信号を夫々ゲート入力とするＰＭＯＳ及びＮＭＯＳのゲート・ソース間電圧を相対的に変動させて、インバータ３３の反転レベルを選択ビット線に接続される第１電圧Ｖ１の変動方向と同方向に変動させることができ、電圧抑制回路３１によって抑制されるワード線及び非選択ビット線の電圧を選択ビット線の変動方向と同方向に変動させることができる。
続いて、本発明装置及びその周辺回路の動作について図６を基に説明する。本実施形態では、本発明装置を活性化するチップイネーブル信号／ＣＥが立ち下がると、メモリの読み出し動作が開始される。読み出し動作は、プリセット期間及びそれに続く読み出し期間に分けて実行される。読み出し動作の開始時は、スイッチ回路ＳＷ０、ＳＷ１、ＳＷ２、ＳＷ０１はオフしている。
信号／ＣＥが立ち下がり、プリセット期間が開始されると、図４に示すアクセスビット線ドライバＢ０ＤｒのＮＭＯＳ４５のゲート信号ＲｓｅｌをＬレベル（例えば、接地電圧レベル）に設定し、ＮＭＯＳ４５をオフに設定する。このアクセスビット線ドライバＢ０ＤｒのＮＭＯＳ４５をオフすることによって、選択ビット線電流がバンク選択トランジスタ１９からスイッチ回路ＳＷ４４、ノードＮ１を介して図５に示すＮＭＯＳ３５を通り、電圧Ｖ１’（接地電圧レベル）に流れる。このとき、検出回路４８によってノードＮ１の電圧レベルＶＮ１の抽出が行われる。尚、従来技術の図９において示したように、選択ビット線に接続された全てのメモリセルの抵抗値が低抵抗である場合には、選択ビット線を流れる電流が最も大きくなり、選択ビット線上の電圧上昇が最大となり、図５に示すＮＭＯＳ３５のドレイン、ゲートの電圧ＶＮ１の上昇が大きくなる。つまり、ノードＮ１の電圧ＶＮ１の上昇が最も大きくなる。また、従来技術の図９において示したように、選択ビット線に接続された全てのメモリセルの抵抗値が高抵抗である場合には、選択ビット線を流れる電流が最も小さくなり、選択ビット線上の電圧上昇が最小となり、図５に示すＮＭＯＳ３５のドレイン、ゲートの電圧ＶＮ１の上昇が最も小さくなる。つまり、ノードＮ１の電圧ＶＮ１の上昇が最も小さくなる。従って、読み出し動作時、選択ビット線に印加される第１電圧Ｖ１のデータパターンに依存した上昇幅は電圧ＶＮ１の変動幅に比例する。
プリセット期間においてスイッチ回路ＳＷ０１をオンすることによって、初期設定されたＶＮＧ０１信号、ＶＰＧ０１信号をＶＮＧライン、ＶＰＧラインを介してワード線ドライブ回路１１とビット線ドライブ回路１２に供給する。ＶＮＧ０１信号、ＶＰＧ０１信号の電圧レベルは任意に設定することができ、これによって、プリセット期間中のワード線及び非選択ビット線の電圧レベルを任意に設定することができる。スイッチ回路ＳＷ０がオンすると、ノードＮ１の電圧レベルＶＮ１の反転レベルであるノードＮ２の電圧レベルＶＮ２が、スイッチ回路ＳＷ０から電流増幅器１５、１７に出力される。
引き続き、電流増幅器１５、１７では、電流増幅された反転増幅信号ＶＮＧ０、ＶＰＧ０が生成される。詳細には、電流増幅器１５、１７内のオペアンプの＋入力に、ノードＮ２の電圧レベルＶＮ２が入力され、オペアンプの−入力には、ＶＮＧ０信号が入力されて、ノードＮ２の電圧レベルＶＮ２と同一レベルになるように調整される。これによって、数６に示すように、ノードＮ２の電圧レベルと、電流増幅器１５内の反転増幅信号ＶＮＧ０の電圧レベルＶＮＧ０及び電流増幅器１７内の反転増幅信号ＶＰＧ０の電圧レベルＶＰＧ０は全て同一の電圧レベルとなる。
［数６］
ＶＮ２ ≒ ＶＮＧ０ ≒ ＶＰＧ０
引き続き、ＶＮＧ記憶回路１６及びＶＰＧ記憶回路１８のスイッチ回路ＳＷ１をオンすることにより、電流増幅器１５からの反転増幅信号ＶＮＧ０の電圧ＶＮＧ０がＶＮＧ記憶回路１６のキャパシタＣ１に蓄積され、電流増幅器１７からの反転増幅信号ＶＰＧ０の電圧ＶＰＧ０がＶＰＧ記憶回路１８のキャパシタＣ２に蓄積される。
次に、読み出し期間が開始すると、スイッチ回路ＳＷ０、ＳＷ１をオフし、スイッチ回路ＳＷ２をオンにすることで、ＶＮＧ記憶回路１６のキャパシタＣ１に蓄積された電圧レベルＶＮＧ０のＶＮＧ１信号、ＶＰＧ記憶回路１８のキャパシタＣ２に蓄積された電圧レベルＶＰＧ０のＶＰＧ１信号が、ワード線の電圧レベル及び非選択ビット線の電圧レベルを読み出し動作時の選択ビット線の電圧上昇幅だけ上昇するように調整するために、ＶＮＧライン、ＶＰＧラインを介して電圧抑制回路３１、４１のフィードバック回路に供給され、フィードバック回路内のインバータの反転レベルを調整する。尚、読み出し動作時（スイッチ回路ＳＷ２オン時）にスイッチ回路ＳＷ０、ＳＷ１をオフすることで、読み出し動作時に新たに作成されたノードＮ２の電圧レベルがキャパシタに蓄積され、更新された電圧レベルＶＮＧ０、ＶＰＧ０が電圧抑制回路３１、４１のフィードバック回路に供給されることを防止している。そのため、プリセット期間中には、プリセット期間用のＶＰＧ０１信号、ＶＮＧ０１信号が使用される。
また、図６に示すように、読み出し期間が開始し、必要なワード線及び非選択ビット線に対する電圧レベルの生成の準備が終了した段階で、ビット線ドライブ回路１２内の第１電圧Ｖ２を供給するアクセスビット線ドライバＢ０ＤｒのＮＭＯＳ４５のゲート信号ＲｓｅｌのレベルをＨレベル（例えば、電源電圧レベル）に設定し、選択ビット線に第１電圧Ｖ１を供給する。この条件下で、所望のメモリセルに対する読み出し動作を実行する。
この結果、プリセット期間中に抽出されたノードＮ１の電圧レベルＶＮ１（選択ビット線を流れる電流量に比例）に基いて作成されたＶＮＧ１信号、ＶＰＧ１信号によって、ワード線ドライブ回路１１及びビット線ドライブ回路１２の電圧抑制回路３１、４１のフィードバック回路内のインバータの反転レベルを調整し、これによって、ワード線及び非選択ビット線の電圧レベルが選択ビット線の電圧変動に追従して調整される。
より詳細には、選択ビット線に接続された全てのメモリセルの抵抗値が小さい場合には、選択ビット線に流れる電流が最も多くなり、ノードＮ１での電圧レベルＶＮ１は最も大きくなる。従って、ノードＮ１における電圧レベルＶＮ１の反転レベルであるノードＮ２での電圧レベルＶＮ２は最も小さくなる。電圧レベルＶＮ２に基づいてＶＮＧ１信号、ＶＰＧ１信号を作成し、ワード線ドライブ回路１１及びビット線ドライブ回路１２内のフィードバック回路（行電圧変位抑制回路３１及び列電圧変位抑制回路４１）内のインバータ３３に接続されたＮＭＯＳのゲートにＶＮＧ信号を入力し、ＰＭＯＳのゲートにＶＰＧ信号を入力することによって、全ワード線及び非選択ビット線の電圧レベルが上昇する。
ここで、選択ビット線の電圧上昇レベルが５ΔＶＨであるとすると、ワード線及び非選択ビット線の電圧上昇レベルを同じく５ΔＶＨとなるように調整することによって、読み出し対象のメモリセルに印加される電圧レベルは常に一定に保つことができる。この場合には、選択ビット線に接続された全てのメモリセルの抵抗値が低抵抗である場合の電圧上昇レベルは５ΔＶＨとなり、ワード線及び非選択ビット線の電圧上昇レベルは５ΔＶＨとなることから、選択メモリセルに印加される電圧レベルＶｂｉａｓｃ１は、以下の数７のようになる。
［数７］
Ｖｂｉａｓｃ１ ＝ Ｖ２＋５ΔＶＨ−（Ｖ１＋５ΔＶＨ） ＝ Ｖ２−Ｖ１
同様に、選択ビット線に接続された全てのメモリセルの抵抗値が大きい場合には、選択ビット線に流れる電流が最も小さくなり、ノードＮ１での電圧レベルＶＮ１は最も小さくなる。従って、ノードＮ１における電圧レベルＶＮ１の反転レベルであるノードＮ２での電圧レベルＶＮ２は最も大きくなる。この電圧レベルＶＮ２に基づいてＶＮＧ１信号、ＶＰＧ１信号を作成し、ワード線ドライブ回路１１及びビット線ドライブ回路１２内のフィードバック回路(行電圧変位抑制回路３１及び列電圧変位抑制回路４１)内のインバータ３３に接続されたＮＭＯＳのゲートにＶＮＧ信号を入力し、ＰＭＯＳのゲートにＶＰＧ信号を入力することによって、全ワード線、及び非選択ビット線の電圧レベルが低下する。
ここで、選択ビット線の電圧上昇レベルがΔＶＨであるとすると、ワード線及び非選択ビット線の電圧上昇レベルをΔＶＨとすることによって、読み出し対象のメモリセルに印加される電圧レベルは常に一定に保つことができる。この場合には、選択ビット線に接続された全てのメモリセルの抵抗値が高抵抗である場合の電圧上昇レベルはΔＶＨとなり、ワード線及び非選択ビット線の電圧上昇レベルはΔＶＨとなることから、選択メモリセルに印加される電圧レベルＶｂｉａｓｃ２は、以下の数８のようになる。
［数８］
Ｖｂｉａｓｃ２ ＝ Ｖ２＋ΔＶＨ−（Ｖ１＋ΔＶＨ） ＝ Ｖ２−Ｖ１
尚、メモリセルの一例として、以下のものが想定される。例えば、カルコゲナイド化合物等の相転移材料の相変化にて、結晶相(抵抗小)とアモルファス相(抵抗大)との状態変化を利用した状態変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅメモリ）にも適用される。また、メモリセルにフッソ樹脂系材料を使用して、フッソ樹脂系材料分子（有極導電性ポリマ分子）の分極配向にて、強誘電性分極状態が変化する高分子メモリ、ポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)にも適用することができる。更に、ＣＭＲ効果（Ｃｏｌｏｓｓａl Ｍａｇｎｅｔｉｃ Ｒｅｓｉｓｔａｎｃｅ）を持つペロブスカイト構造のＰＣＭＯ（Ｐｒ（１−ｘ）ＣａｘＭｎＯ３）等のＭｎ酸化物系材料にて、メモリセルを構成する場合にも適用することができる。これは、強磁性金属体と、反磁性絶縁体との２相にて、状態が変化することによって、メモリセル素子を構成するＰＣＭＯ等のＭｎ酸化物系材料の抵抗値が変化することを利用するものである。
また、ＳＴＯ(ＳrＴｉＯ３)や、ＳＺＯ(ＳｒＺｒＯ３)及びＳＲＯ(ＳｒＲｕＯ３)等の金属酸化物と金属微粒子にてメモリセルを構成し、この金属酸化物と金属微粒子との界面にて、印加電圧に従ってメモリセルの抵抗値が変化する、界面現象を利用したメモリにも適用することができる。
また、メモリセルを構成する抵抗素子が半導体材料から作成されるメモリに適用することができる。メモリセルを構成する抵抗素子が酸化物、若しくは、窒化物から作成されるメモリに適用することができる。メモリセルを構成する抵抗素子が金属と半導体との化合物にて作成されるメモリに適用することができる。メモリセルを構成する抵抗素子がフッソ樹脂系材料にて作成されるメモリに適用することができる。メモリセルを構成する抵抗素子が導電性ポリマにて作成されるポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)に適用することができる。メモリセルを構成する抵抗素子がカルコゲナイド材料にて作成される、メモリ(ＯＵＭ）に適用することができる。メモリセルを構成する抵抗素子がＣＭＲ効果をもつペロブスカイト構造の化合物にて作成されるメモリに適用することができる。メモリセルを構成する抵抗素子がスピン依存トンネル接合素子にて作成されるＭＲＡＭに適用することができる。
〈別実施形態〉
〈１〉上記実施形態では、本発明装置をバンク構造のメモリセルアレイに適用する場合について説明したが、バンク構造ではなく、単体のメモリセルアレイにも当然に適用できる。
〈２〉上記実施形態において、２端子構造のメモリセルは、可変抵抗素子とダイオードの直列回路で構成されていてもよい。
〈３〉上記実施形態では、ワード線側で記憶状態を検出するように構成したが、ワード線とビット線の関係を反転させて、ビット線側で検出するように構成してもよい。
本発明に係る不揮発性半導体記憶装置の概略構成を示す概略回路図 本発明に係る不揮発性半導体記憶装置のワード線ドライブ回路の概略構成を示す概略回路図 本発明に係る不揮発性半導体記憶装置の電圧抑制回路の概略構成を示す概略回路図 本発明に係る不揮発性半導体記憶装置のビット線ドライブ回路の概略構成を示す概略回路図 本発明に係る不揮発性半導体記憶装置の第２電圧調整回路の概略構成を示す概略回路図 本発明に係る不揮発性半導体記憶装置の動作タイミングを示すタイミング図 従来技術に係るクロスポイント構造のメモリセルアレイの概略回路構成を示す回路図 従来技術に係るクロスポイント構造のメモリセルアレイの概略回路構成を示す回路図 従来技術に係るメモリセルアレイの構成を示す概略回路図 従来技術に係るワード線ドライブ回路の構成を示す概略回路図 従来技術に係るビット線ドライブ回路の構成を示す概略回路図
符号の説明
１０ ：第２電圧調整回路
１１ ：ワード線ドライブ回路
１２ ：ビット線ドライブ回路
１３ ：センスアンプ
１４ ：データ出力回路
１５ ：電流増幅器
１６ ：ＶＮＧ記憶回路
１７ ：電流増幅器
１８ ：ＶＰＧ記憶回路
１９ ：バンク選択トランジスタ
２０ ：メモリセルアレイ
２１ ：行デコーダ
２２ ：列デコーダ
２３ ：アドレス回路
２４ ：制御回路
３０ ：行読み出し電圧供給回路
３１ ：電圧抑制回路
３２ ：ＮＭＯＳ
３３ ：インバータ
３４ ：ＰＭＯＳ
３５ ：ダイオード接続トランジスタ
３６ ：インバータ
４０ ：列読み出し電圧供給回路
４１ ：電圧抑制回路
４２ ：ＰＭＯＳ
４３ ：ＣＭＯＳ転送ゲート
４４ ：ＣＭＯＳ転送ゲート
４５ ：ＮＭＯＳ
４６ ：ＮＭＯＳ
４７ ：列選択回路
４８ ：検出回路
Ｃ１ ：キャパシタ
Ｃ２ ：キャパシタ
ＧＢＬ：グローバルビット線
ＧＷＬ：グローバルワード線

Claims (7)

  1. 電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなる２端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの一端側を同じ前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの他端側を同じ前記ビット線に接続してなるメモリセルアレイを備え、第１電圧を読み出し対象の選択メモリセルに接続する選択ビット線に印加し、第２電圧を前記選択ビット線以外の非選択ビット線と前記ワード線に印加し、前記選択メモリセルにかかる電圧差に基づいて前記選択メモリセルに流れる電流を前記選択メモリセルに接続する選択ワード線側から読み出す不揮発性半導体記憶装置において、
    前記第２電圧を供給する回路に、前記ワード線及び前記ビット線の各別に前記第２電圧の変動を抑制する電圧抑制回路が設けられ、
    前記選択メモリセルを流れる電流を検出する読み出し期間の前に設定されたプリセット期間中に、前記選択ビット線に所定の電圧を印加し、前記非選択ビット線と前記ワード線に前記プリセット期間用の第２電圧を印加し、前記メモリセルアレイに記憶されたデータパターンに依存して前記選択ビット線の電圧が変動するのを検出し、検出した前記変動の方向に前記第２電圧が変動するように、前記電圧抑制回路を前記読み出し期間において制御する第２電圧制御回路を備えることを特徴とする不揮発性半導体記憶装置。
  2. 前記第２電圧制御回路が、前記メモリセルアレイに記憶されたデータパターンに依存して変動する前記選択ビット線の電圧の変動幅を検出する検出回路を備えていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第２電圧制御回路が、前記検出回路によって前記プリセット期間中に検出された前記変動幅を保存する記憶回路を備え、前記記憶回路に保存された変動幅に基づいて前記電圧抑制回路を制御することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記記憶回路が、前記変動幅に応じた電圧レベルを保持する前記キャパシタを備えてなることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 前記電圧レベルが前記選択ビット線の電圧の変動方向とは逆方向に変化することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
  6. 前記第２電圧制御回路が、前記電圧レベルを電流増幅して出力する電流増幅器を備えて構成されることを特徴とする請求項４または５に記載の不揮発性半導体記憶装置。
  7. 前記電圧抑制回路は、一方端が前記ビット線に接続され他方端が前記第２電圧の供給側に接続されたＭＯＳトランジスタと、入力側が前記ビット線に接続され出力側が前記ＭＯＳトランジスタのゲートに接続されたインバータ回路からなり、前記キャパシタに保持された電圧レベルに応じて前記インバータ回路の反転レベルを制御することを特徴とする請求項４〜６の何れか１項に記載の不揮発性半導体記憶装置。
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