KR101517675B1 - 자기저항 랜덤 액세스 메모리에서 비트 라인 및 소스 라인 저항들의 밸런스 조절 - Google Patents

자기저항 랜덤 액세스 메모리에서 비트 라인 및 소스 라인 저항들의 밸런스 조절 Download PDF

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Abstract

메모리는 비트 위치에 대한 비트 라인과 소스 라인 사이의 어드레싱된 워드에서의 각각의 비트 셀을 결합하는 워드 라인 신호에 의해 평가되는 메모리 워드의 비트 위치들에 대해, 상이한 로직 상태들에서 상이한 저항들을 갖는 자기 터널 접합 엘리먼트들을 갖는다. 비트 라인들 및 소스 라인들은 상이한 워드 라인 위치들에서 더 길고 짧아서, 저항 바디 효과(resistance body effect)를 야기한다. 클램핑 트랜지스터는 판독하고 비트 셀을 통해 전류를 인가하고 유사한 구조를 갖는 기준 비트 셀 회로로부터 비교 가능한 전압과 같은 기준에 대해 감지 회로에 의해 비교되는 판독 전압을 생성할 때 비트 라인을 감지 회로에 결합한다. 구동 제어부는 상이한 비트 및 소스 라인 저항들을 상쇄하기 위해 워드 라인 위치의 함수로서, 예를 들어, 워드 라인 어드레스에 의해 스위칭 트랜지스터에 대한 입력을 변동시킨다.

Description

자기저항 랜덤 액세스 메모리에서 비트 라인 및 소스 라인 저항들의 밸런스 조절{ACCOMMODATING BALANCE OF BIT LINE AND SOURCE LINE RESISTANCES IN MAGNETORESISTIVE RANDOM ACCESS MEMORY}
본 개시는 메모리 판독 동작 동안 메모리 어레이의 어드레싱된 자기저항 메모리 비트 셀 엘리먼트들을 통해 판독 바이어스 전류를 스위칭하는 비트 셀 트랜지스터를 제어하기 위해 인가되는 전압을 조정하도록 구성된 회로들 및 방법들에 관한 것이다.
메모리 어레이들에서, 비트 셀들은 그들의 워드 라인 어드레스들에 따라 별개로 어드레싱될 수 있고, 어드레싱되면, 입력(기록) 또는 출력(판독)인 메모리 워드들의 비트 위치들에 결합된다. 모든 워드 라인들에 대해서, 정해진 비트 위치의 비트 셀들은 그 비트 위치의 연관된 비트 라인 및 소스 라인을 따라 연속적인 위치들을 점유한다. 비트 셀의 워드 라인이 어드레싱될 때, 어드레싱된 비트 셀은 비트 셀의 동작 및 로직 상태들에 따른 진폭으로, 바이어싱 소스로부터 전류를 전도한다. 그 전류는 비트 라인의 일부를 통해 비트 셀로 전달되고 이어서 바이어싱 전류 소스로부터 전류 싱크로 전도될 때 소스 라인의 부분을 통해 전달된다.
비트 셀들은 비트 라인 및 소스 라인을 따라 상이한 위치들을 갖기 때문에, 즉 비트 라인 및 소스 라인의 하나 또는 다른 하나의 근단 내지 원단에 있기 때문에, 비트 셀과 직렬로 결합되는 비트 라인 및 소스 라인 도체들의 상대적 길이들은 어레이의 비트 셀의 위치에 따라 상이하다. 총 저항은 동일한 경우에도 비트 라인과 소스 라인측 사이에서 길이의 차이들이 비트 셀과 직렬의 저항의 분포에서의 차이를 야기하고, 그것은 비트 라인이 상대적으로 짧을 때 소스 라인은 그에 상응하여 더 길고, 그 반대도 가능하기 때문에 총 저항이 동일한 경우에도 비트 라인과 소스 라인측 사이에서, 길이의 차이들은 비트 셀과 직렬인 저항의 분포에서 차이를 야기한다.
저항들의 분포의 차이들, 특히 자기저항 비트 셀 메모리들에 의해 야기되는 특정한 효과들을 수용하는 것이 유리하다.
본 개시의 복적은 회로들 및 기법들을 확립하고, 그에 의해 판독 동작 동안에 메모리 워드에서 비트 셀들을 선택하는 비트 셀 트랜지스터들의 게이트들에 인가되는 스위칭 전압은, 비트 셀 트랜지스터로 하여금 메모리 어레이에서의 비트 셀의 위치가 비트 셀과 회로 그라운드 사이에 더 많은 저항 또는 비트 셀을 도입하는지 또는 더 적은 저항 또는 비트 셀을 도입하는지, 또는 감지 회로 사이에 더 많은 저항을 도입하는지 또는 더 적은 저항을 도입하는지에 의해 결정되는 소스 및/또는 드레인에서의 바이어싱된 전압을 갖도록 하는, 바디 효과를 상쇄하도록 적어도 부분적으로 변한다. 통상적으로 총 저항은 실질적으로 일정하지만 저항들의 분포는 변하고, 그것은 통상적으로 워드 라인 어드레스에 따라 변하는 바디 효과를 생성한다. 워드 라인 어드레스가 메모리 어레이에서의 상대적 위치에 대응하는 실시예에서, 스위칭 트랜지스터에 인가되는 전압을 조정할 때 이 어드레스가 고려될 수 있다. 몇몇 실시예들에서 워드 라인을 따른 모든 비트 셀들에 대한 스위칭 트랜지스터들로의 구동 전압은 워드 라인 어드레스에 특유하게 이루어진다. 다른 실시예들에서, 구동 전압은 어레이에서 서로 근접한 비트 셀 MRAM 엘리먼트들을 어드레싱하는 워드 라인들의 블록에 특유하다. 예를 들어, 정해진 판독 전류 레벨을 생성하는데 필요한 구동 전압을 인가하기 위해 전류 레벨 피드백 제어를 이용하여 구동 전압이 변화 가능하게 됨으로써 워드 라인 어드레스들을 고려할 필요 없이 바디 효과를 고려하는 부가적인 실시예들이 개시된다.
부가적인 목적들 및 양상들은 특정한 예들 및 실시예들의 이어지는 논의에서 발견될 수 있으며, 청구 대상은 구체적으로 도시되고 기술된 예들 및 실시예들로만 제한되는 것이 아니라 본 개시의 범위는 첨부된 청구항들과 같은 정도로서 간주되어야 한다는 것이 이해된다.
도 1은 2개의 자기 터미널 접합들을 갖는 비트 셀들로 구성되고, 인에이블 신호를 선택된 워드 라인에 인가함으로써 선택되고, 각각의 비트 위치에서 감지 회로들에 결합되는 자기저항 랜덤 액세스 메모리(MRAM) 메모리 어레이의 개략도.
도 2는 최소 및 최대 워드 라인 어드레스들(이 예에서 0 내지 511) 사이의 워드 라인들의 스팬 및 하나의 비트 위치를 도시하는 도 1에 대응하는 개략도.
도 3은 요구되는 극성의 기록 전류 및 적어도 특성 기록 전류 진폭을 인가함으로써 스위칭될 수 있거나, 또는 기록 전류 진폭보다 적은 진폭 및 어느 한 극성의 판독 전류를 인가함으로써 판독될 수 있는 2개의 특유의 저항 상태들을 나타내는, 예시적인 MRAM 전압/전류 특성을 도시하는 그래프.
도 4는 도 2에 대응하며, Vbl_ref 전압에 의해 결정된 바와 같은 비트 셀에 고정된 판독 전류 진폭을 인가하도록 동작 가능한 전류 제어 회로를 추가적으로 포함하는 개략도. 고정된 판독 전류는 대상 비트 셀 및 대상 비트 셀이 비교되는 기준 비트 셀에 인가됨.
도 5는 도 2에 대응하지만, Vbl 기록 바이어스 입력에 의해 결정된 기록 전류의 인가를 도시하도록 구성된 개략도.
도 6은 상이한 증분 Vbl_ref 전압들을 생성할 수 있는 더미 회로로부터 멀티플렉싱된 방식으로 최소 및 최대 워드 라인 어드레스들 사이에서의 비트 셀의 위치와 무관하게 임의의 어드레싱된 비트 셀에 대해 동일한 판독 전류를 획득하기 위해 워드 라인 어드레스의 함수로서 Vbl_ref 전압을 선택하는 것을 도시하는 개략도.
도 7은 일반적으로 Vbl_ref의 레벨을 제어하는 멀티플렉서를 갖는 개략도.
도 8은 어드레싱된 비트 셀, 특히 워드 라인 어드레스들의 몇 개의 가능한 범위들 중 하나 내의 비트 셀의 워드 라인 어드레스의 함수로서 Vbl_ref 전압을 선택하는 것을 도시하는 개략도.
도 9는 비트 라인의 그라운드 측 상의 전압을 조정함으로써 판독 전류의 제어를 인에이블하는 개략도.
도 10은 Vbl_ref를 이용하여 판독 전류를 제어하는 것과 유사한 방식으로 기록 전류가 제어될 수 있다는 것을 도시하는 개략도(그러나, 여기서 입력 제어 신호가 전류 미러 기준(current mirror reference)에 의해 생성됨).
도 11은 개시된 장치의 주요 엘리먼트들을 도시하는 블록도.
도 12는 메모리 어레이의 비트 셀들에 액세스하기 위한 방법을 도시하는 흐름도.
자기저항 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM)에서, 각각의 메모리 셀은 로직 값을 나타내는 더 낮은 저항 상태 및 더 높은 저항 상태를 갖는다. 2개의 저항 상태들은 예를 들어, 100 내지 수백 옴들만큼 상이하며, 2개의 자기층들의 자기장 배향들이 각각 병렬 또는 역병렬(anti-parallel)(정반대) 배향들에 있을 때 가정된다.
2개의 자기층들은 마그네슘 산화물 등의 자기 터미널 접합(magnetic terminal junction; MTJ) 주위에서 샌드위치되고 영구 자기장 배향을 갖는 고정된 또는 "피닝된(pinned)" 자기층 및 고정된 층의 배향에 정렬되거나 정반대가 되도록 기록 동작들 동안 샌드위치될 수 있는 배향을 갖는 변경 가능한 또는 "자유(free)" 자기층을 포함한다.
MTJ의 자기 상태는 적절한 진폭 및 극성의 기록 전류의 인가에 의해 세팅되거나, 감지 회로에 전압을 인가하기 위해 판독 전류의 인가에 의해 판독되며, 이 전압은 비트 셀의 상이한 저항 상태들에서 더 높거나 더 낮다. 기록 및 판독 동작들은 비트 셀 위치에 대한 비트 라인에 따라 기록 전류 서플라이(write current supply) 또는 감지 회로 입력 중 어느 하나에 결합된 회로에 비트 셀 MTJ를 결합하기 위해 비트 셀 스위칭 트랜지스터를 필요로 한다.
메모리 어레이의 비트 셀들은 어드레스-선택 메모리 워드 라인들에 따라 메모리 워드들 또는 열들로 배열되고, 비트 셀들 각각은 워드 라인들 및 비트 라인들을 교차하는 X-Y 그리드의 지점을 점유한다. 하나의 워드 라인이 인에이블링 전압의 인가에 의해 한번에 선택되며, 그 워드 라인에 따른 모든 비트 셀들은 그들의 연관된 비트 라인 및 소스 또는 드레인 라인 사이에서 결합된다. 판독 동작들에 대해, 선택된 메모리 워드의 각각의 비트 셀 위치가 감지 회로에 인가된다. 즉, 모든 비트 라인들은 감지 회로들에 결합되고 어드레싱된 메모리 워드에 대한 비트 셀 로직 값들이 판독된다. 기록 동작들에 대해, 각각의 비트 라인은 어드레싱된 메모리 워드의 연관된 비트 셀 위치 내에 기록되는 로직 값에 따라 선택된 양의 또는 음의 진폭의 기록 전류 소스에 결합된다.
동일한 비트 위치의 상이한 메모리 워드들의 비트 셀들은 그 비트 위치의 소스 라인과 워드 라인의 반대 단부들 사이에서 상이한 증분 위치들에 위치된다. 따라서, 더 높은 또는 더 낮은 워드 라인 어드레스가 그의 연관된 스위칭 트랜지스터에 의해 선택될 때, 비트 라인 측 상의 또는 소스 라인 측 상의 도체의 상대적으로 더 긴 또는 더 짧은 길이가 있을 수 있다. 이는 비트 라인이 더 길 때, 소스 라인이 더 짧고 그 반대도 가능하기 때문에 비트 셀들을 포함하는 회로의 총 저항에는 영향이 없어야 한다.
스위칭 트랜지스터들은 전계 효과 트랜지스터들(field effect transistors; FET들)이다. 워드 라인 신호는 워드 라인 어드레스에 따라 변하지 않는 로직 레벨에 있다. 스위칭 트랜지스터에 인가되는 게이트 전압은 소스 라인과 비트 라인의 단부들 사이의 어드레싱된 워드 라인의 위치로 인해 스위칭 트랜지스터의 전도성 채널이 더 높은 또는 더 낮은 전압에 있는지 여부와 동일하다. 이는 상이한 워드 라인 위치들에서의 스위칭 트랜지스터들이 상당히(vigorously) 더 많이 또는 더 적기 때문에 비트 셀을 통해 전도된 전류는 소스 라인 및 비트 라인의 단부들 사이의 어드레싱된 워드 라인의 위치에 따라 다소 상이한 이른바 바디 효과(body effect)를 도입시킨다.
MTJ 엘리먼트는 아래에서 보다 상세히 논의되는, 때때로 "하우스 곡선(house curve)"으로서 알려진 특이한 전류-전압 성능 특성들을 갖는다. 그의 더 높은 저항 상태(RH)에 있을 때 MTJ 엘리먼트의 명백한 저항은 MTJ가 즉시 전도하는 전류의 진폭에 따라 변한다. 최고 저항 RH은 최저 전류 진폭(즉, 하우스 곡선 피크에 가까움)에서 관측된다. 그러므로 바디 효과와 같은 효과가 그 즉시의 전류 레벨을 변화시키는 경우, 다른 양상들이 동일하다고 가정하더라도, 비트 셀 및 기준 셀의 높은 저항 RH 및/또는 낮은 저항 RL 상태들의 다양한 조합들에 따라 비트 셀의 MTJ 엘리먼트의 RH 저항과 기준 셀의 것 사이의 차이에 있어서의 대응하는 증가 또는 감소가 있을 것이다.
바디 효과는 소스 라인 또는 비트 라인의 저항이 단지 총 200 또는 300 Ω일 수 있기 때문에 크지 않지만, 제조 허용오차들 및 다른 양상들을 고려하면, 바디 효과는 변동을 도입하고 이 변동은 그 물건에 대한 선택 레이트들을 제한하는 몇몇 로직 상태들에서 동작 문제들을 초래할 수 있다. 정해진 MTJ의 높은 저항과 낮은 저항 사이의 차이는 전류 진폭에 의존하여 1.5KΩ 내지 3KΩ 범위에 있다. 몇몇 메모리 구성들에서, 감지 회로는 비트 셀 MTJ 엘리먼트(로직 값에 의존하여 RH 또는 RL 중 하나에 있음)의 저항을, 마찬가지로 RH 및 RL 중 하나에 있는 하나 이상의 기준 셀 MTJ 엘리먼트들의 저항에 대해 비교한다. 비트 셀 바디 효과에 더하여 제조 변동들을 포함하는 변동들 때문에 비교 기준 셀과 비트 셀의 상이한 로직 상태들에서의 MTJ 저항들 사이의 차이들은 몇몇 상태들에서 미미(marginal)하다. 일반적으로 저항에서의 강인한(robust) 차이를 갖는 것, 그리고 특히 RH 높은 저항 상태에 있게 되도록 발생하는 MTJ 엘리먼트들의 저항에 대한 바디 효과의 기여(contribution)를 감소하거나 제거하는 것이 유리할 것이다.
도 1을 참조하면, 자기저항 랜덤 액세스(magnetoresistive random access memory; MRAM) 메모리 비트 셀 어레이에서, 비트 셀들(22)은 통상적으로 워드 라인들 WL[n] 및 비트 라인들 BL[n]이 교차하는 X-Y 그리드로 배열된다. 워드 라인 신호 VWL[n]은 메모리 판독 동작 동안 어레이에서 메모리 셀들의 하나의 열(row)을 선택한다.
선택된 워드 라인 열의 각각의 비트 셀(22)은 비트 셀(22)로부터 회로 그라운드로 안내하는 소스 라인(SL)과 감지 회로(25)의 입력으로 안내하는 비트 라인(BL)과 직렬로 있는 비트 셀 스위칭 트랜지스터(24)에 의해 결합된다. 비트 셀 스위칭 트랜지스터(24)는 비트 라인 BL[n] 및 소스 라인 SL[n] 사이에서 비트 셀(22)을 결합한다. 이 연결은 어레이에서의 연관된 워드 라인 WL[n]의 위치에 의존하여 비트 라인 및 소스 라인을 따라 더 높이 또는 더 낮게, 즉, 도 1에서 도시된 어레이에서 더 높이 또는 더 낮게 발생한다. 비트 셀 트랜지스터(24)와 비트 셀(22)을 통한 도체의 총 길이가 위치와 무관하게 동일하지만, 더 많은 또는 더 적은 그 총계(total)는 어레이에서의 워드 라인 WL[n]의 위치의 결과로서 비트 셀(22)과 그라운드 사이에서 직렬로 있는 소스 라인(SL)을 따르거나 또는 감지 회로(25)와 비트 셀(22) 사이에서 직렬로 있는 비트 라인(BL)을 따른다.
감지 회로(25)는 비트 셀(22)이 정해진 판독 바이어스 전류에서 비트 셀(22) 양단에 생성된 전압을 기준 저압에 대해 비교함으로써 높은 저항 RH 상태 또는 낮은 저항 RL 상태에 있는지 여부를 구분한다. 비교의 결과는 판독 동작으로부터 출력 로직 값이다. 예를 들어, 감지 회로(25)는 클팸핑을 위한 스위칭 트랜지스터로의 Vclamp 신호에 의해 온으로 스위칭되고 비트 라인이 addressing read_mux 신호에 의해 어드레싱될 때 인에이블되는, 비트 라인(BL)에 정해진 진폭의 판독-바이어스 전류를 인가할 수 있다.
감지 회로(25)는 일반적으로 도 1의 전압 비교기로서 개략적으로 도시되며, 그의 출력은 비트 셀(22) 양단의 결과적인 전압이 기준 비트 라인 RBL[n]과 기준 소스 라인 SBL[n] 사이에서 스위칭되는 기준 비트 셀(27)에 의해 생성된 기준 전압보다 높거나 낮은지를 결정한다. 기준 비트 셀(27)은 기준 비트 셀(27)의 저항 상태는 알려진 반면에, 비트 셀(22)의 저항 상태(RH 또는 RL)가 비트 셀(22)에 저장된 로직 비트 값을 나타내는 임의의 값인 것을 제외하면 비트 셀(22)의 동작을 미러링(mirror)한다.
기준 전압은 그들의 RH 및/또는 RL 상태들에서 기준 비트 셀들과 비교 가능한 데이터에 의해 생성된 특성 전압들 사이에 있는 전압으로서 선택될 수 있다. 다른 기법들 중에서도, 기준 전압은 알려진 높은 저항 및/또는 낮은 저항 상태에서 하나 이상의 기준 MRAM 비트 셀 엘리먼트들에 동일한 진폭의 판독-바이어스 전류를 인가함으로써 제공될 수 있어서, 비트 셀이 높은 저항 상태 또는 낮은 저항 상태에 있는지를 구분하기 위해 비트 라인 상의 전압에 비교되는 기준 전압들을 제공한다.
비트 셀이 실제로 그의 높은 또는 낮은 저항 상태들에 있는지를 결론을 내리는데 필수적일 수 있으므로 가능한 몇 개의 복잡성이 존재한다. 예를 들어, 직접 비교에 의해 중간 값들을 생성하도록, 기준 비트 셀 저항이 비트 셀의 RH 저항보다 낮고 비트 셀의 RL 저항보다 또한 높거나 그 반대가 될 수 있는 상황이 발생할 수 있다. 그 상황은 예를 들어, 비트 셀(22) 및 기준 비트 셀(27)의 하나 또는 둘 다의 상태가 서로에 대해 먼저 비교되고, 이어서 알려진 저항 상태가 세팅되고 부가적인 비교가 이루어지는 다수의 비교들을 행함으로써 해결될 수 있다. 그럼에도, 본 개시에서 예시의 목적들을 위해, 그리고 과도한 복잡성을 방지하기 위해, 기준 비트 셀(27)은 단순히 비트 셀(22)의 것을 미러링하는 MTJ 엘리먼트 및 회로 배열로 도시된다. 이는 단순히 예시적이며 판독될 때 비트 셀(22)이 사실상 그 자신의 RH 또는 RL 상태에 있는지를 분별하기 위해, 바이어스를 위해 또는 비교를 위해 하나 이상의 정해진 전압 진폭들을 이용하고, 결과적인 전압들, 전류들 또는 전류 방전 레이트들을 비교하고, 비트 셀(22) 및 하나 이상의 기준 비트 셀들(27)에 상태들을 기록하고 비트 셀(22) 및 하나 이상의 기준 비트 셀들(27)로부터 상태들을 판독하는 단계들과 같이 다양한 기법들이 가능하다는 것이 이해되어야 한다.
도 2는 도 1에서 보여지는 배열이지만, 이 예에서 하나의 비트 위치에 대해서만, 그리고 최저 및 최고 워드 라인 위치들 WL[0] 및 WL[511]에 대해서만 도시한다. MRAM 비트 셀들(22) 및 기준 비트 셀들(27)의 저항들은 자기 터미널 접합(MTJ)를 스위칭하는 자기층들(자유 또는 변경 가능한 층 및 피닝된 또는 고정된-배향 층)에서의 자기장들의 역병렬 또는 병렬 배향들로 인해 높은 또는 낮은 저항의 함수로서 변한다. 자유 층(이중 화살표로서 도시됨)의 배향을 변경하는 것은 비트 셀(22)(또는 기준 비트 셀(27))의 저항 상태를 변경한다.
메모리 어레이의 모든 MTJ 엘리먼트들의 개체수(population)에 따라, 그들의 RH 및 RL 저항 상태들에서의 비트 셀들의 저항들은 예를 들어, 자기층들 사이의 MTJ의 두께의 변동과 같은 제조 변동들에 기인하여 비트 셀(또는 기준 셀)마다 변한다. 메모리 어레이에서의 셀간 변동들(cell-to-cell variations)은 통계적 분포를 갖는다. 각각의 개별 메모리 셀이 그의 2개의 상태들에서 뚜렷하게 더 높은 저항 및 더 낮은 저항을 갖을지라도, 몇몇 셀들의 더 낮은 저항 값은 다른 셀들의 더 높은 저항 값에 근접할 수 있고, 그 반대도 가능하다. 몇몇 셀들의 높은 저항 RH가 다른 셀들의 낮은 저항 RL에 근접할 때, 높은 저항과 낮은 저항 사이를 구분하기 위해 상이 측정(measurement differential)이 그에 상응하게 감소된다.
높은 저항 값들이 비트 셀들과 기준 셀들 사이에서 모두 대략적으로 동일하고, 마찬가지로 낮은 저항 값들이 이러한 셀들 사이에서 대략적으로 동일한 경우 조차도, 비트 라인들 BL[n]과 기준 비트 라인들 BL_ref[n] 상에서 생성되는 전압들을 비교함으로써 높은 저항 상태들과 낮은 저항 상태들 사이를 센서 회로가 구분할 수 있는 정도에서 이탈시키는 다른 변동들의 도입을 방지하는 것이 유리하다. 즉, 감지 회로(25)의 입력에서의 전압에 기여하는 유일한 저항 효과가 그들의 RH 및 RL 저항 상태들에서 비트 셀들과 기준 비트 셀들의 저항에 있어서의 차이인 경우가 유리하다.
도 3은 예시적인 MRAM MTJ 엘리먼트에 대한 저항 대 전류의 플롯(plot)이다. 이 플롯은 플롯의 최상위 부분으로 인해 이른바 하우스 다이어그램(house diagram)이라 불린다. 낮은 저항 RL 상태에서, 셀은 전류와 무관하게 실질적으로 일정한 저항(자유층, MTJ 및 피닝된 층을 통해 직렬로 측정됨), 이 예에서 2kΩd인 것을 알 수 있다. 높은 저항 RH 상태에서, MTJ 엘리먼트의 최대 저항은 전류 진폭이 최소치 근처일 때 발생한다. 저항은 2개의 극성들 중 어느 하나의 극성에서 최대 전류 진폭 시에 약 1.2KΩ 더 낮고, 여기서 동작은 병렬 및 반병렬 정렬들 사이에서 변하도록 MTJ 엘리먼트의 자유 층을 강제하여서, MTJ 엘리먼트를 그의 다른 저항 상태로 스위칭한다. MTJ 엘리먼트는 물론 옴의 법칙 V=IR에 따른다. 그러므로 높은 저항 상태 RH에서 전류 진폭의 차이는 전류에 비례하기 때문뿐만이 아니라, MTJ 엘리먼트의 저항이 하우스 다이어그램의 피크의 경사를 따라 변하기 때문에 MTJ 엘리먼트 양단에서 상이한 전압을 생성한다.
각각의 어드레싱 가능한 비트 셀(22)은 어레이에서의 그 비트 셀의 대응하는 워드 라인 WL[n] 및 비트 위치 BL[n]과 연관되는 스위칭 트랜지스터(24)에 결합된다. 레벨 VWL[n]을 워드 라인에 인가함으로써 워드 라인이 선택될 때 연관된 비트 셀(22)은 그라운드로 안내하는 소스 라인 SL[n]과 비트 라인 BL[n] 사이에 직접 결합되어서, 그라운드와 감지 회로(25)에 대한 입력 사이에 어드레싱된 비트 셀(22)의 저항을 배치한다. 그러나 메모리 어레이에서의 비트 셀의 위치에 기초하여 감지 회로와 비트 셀 사이에서 연장하는 도체의 길이는 비트 셀로부터 회로 그라운드로 연장하는 도체의 길이보다 길거나 짧을 수 있다. 비트 라인의 저항 BL_load 및 소스 라인 도체들의 저항 SL_load은 점선 레지스터들로서 도 2에서 도시된다.
이들 2개의 도체 길이들의 분포, 즉 감지 회로로부터 비트 셀로의 비트 라인의 유효 길이 및 비트 셀로부터 그라운드로의 소스 라인의 유효 길이는 통상적으로 비트 셀의 메모리 어드레스에 따라 변한다. 높은 번호 워드 라인들 상의 비트 셀들은 그라운드로의 짧은 도체에 의해, 그리고 감지 회로로의 긴 도체(또는 그 반대)에 의해 결합될 수 있고, 낮은 번호 워드 라인들 상의 비트 셀들은 반대의 상황을 갖는다. 도 2에서 최고 및 최저 워드 라인 어드레스들이 비교되고 접지 및 mux 및 clamp 트랜지스터 사이의 전체 도체 저항은 WL[511]에 대해 센서 측 상에, 그리고 WL[0]에 대해 그라운드 측 상에 있다. 중간의 워드 라인들에 있어서, 센서 측 상 및 그라운드 측 상의 저항들의 밸런스는 서로에 대해 반대로 변한다.
높은 번호 워드 라인과 낮은 번호 워드 라인 사이의 비트 셀의 위치는 센서(25)에 대한 입력에서의 전압에 영향을 미치면 안 된다는 것이 예상될 수 있는데, 그 이유는 센서 회로에 대한 입력에 인가되는 전압은 감지 회로와 그라운드 사이의 총 저항 및 소스로부터 전류 진폭의 곱(V=IR)에 의해 결정되기 때문이다. 그 총 저항은 비트 라인(센서로부터 비트 셀로의) 및 소스 라인(비트 셀로부터 소스로의) 둘 다의 활성 부분들에 비트 셀 저항을 더한 것을 포함한다. 비트 라인이 짧게 되도록 비트 셀이 위치될 때, 소스 라인은 그에 상응하게 길고, 그 반대도 가능하다. 비트 라인과 소스 라인이 대응하는 물질, 및 횡단면 크기를 갖는 경우 비트 라인과 소스 라인 저항들의 합이 대략 동일하게 되어야 하는데, 그 이유는 그들 도체의 길이들의 합은 메모리 어레이에서의 비트 셀의 위치와 무관하게 동일하기 때문이다. 비트 라인 및 소스 라인 저항의 합은 예를 들어, 200 또는 300Ω일 수 있다.
그러나 이른바 바디 효과는 판독 동작 동안 비트 셀을 통해 전도된 전류 진폭의 차이를 도입한다. 비트 라인(BL)과 소스 라인(SL) 사이에서 어드레싱된 비트 셀(22)을 결합하는 스위칭 트랜지스터(24)의 게이트에 인가되는 전압은 일정한 전압이다. 그러나 스위칭 트랜지스터(24)의 소스 및 드레인의 전압들은 메모리 어레이의 어드레싱된 비트 셀의 워드 라인 위치에 따라 변한다. 비트 셀 위치에 따라 소스 및 드레인 전압에 대해 변하는 게이트 전압의 결과로서, 합산될 때 일정할지라도, 비트 셀과 그라운드 사이의 더 큰 저항에 대해 보다 많이(이에 따라 비트 셀의 소스 및 드레인은 게이트 구동 전압에 비해 더 높은 전압에 있음) 또는 감지 회로에 대해 더 많이(이에 따라 소스 및 드레인은 더 낮은 전압에 있음) 비트 라인 및 소스 라인의 저항들이 밸런싱될 때 전도하도록 상이한 진폭들에서 스위칭 트랜지스터가 구동된다.
도 3은 전류 진폭에서의 차이가 높은 저항 RH 상태에 있을 때 비트 셀(22)의 저항에 있어서의 차이를 마찬가지로 생성한다는 것을 보여준다. 감지 회로는 RH 및/또는 RL 상태들에서 기준 저항과 서로 약간만 상이할 수 있는 비트 셀 저항들(비트 셀의 RH 또는 RL 상태들에 있음) 사이를 구분할 필요가 있다. 본 개시의 양상에 따라, 판독 동작들 동안 어드레싱된 비트 셀들의 RH 및/또는 RL 상태들을 구분하기 위한 감지 회로(25)의 능력은, 비트 라인 및 소스 라인의 상대적 저항들에서의 차이 및 바디 효과가 감지 회로에 인가되는 전압들에서의 변동의 소스로서 제거되거나, 또는 적어도 그들의 기여분이 최소화되기 때문에 개선된다.
도 3에서의 하우스 다이어그램을 참조하고, 511개의 워드 라인들의 메모리 어레이를 가정하면, 옴의 법칙에 따라 비트 셀(22)을 통한 전류 레벨 Icell은 그라운드로의 저항들의 합에 의해 나눠지는 VBL에서의 전압이다. 낮은 저항 상태에서,
Figure 112013052980978-pat00001
여기서,
Figure 112013052980978-pat00002
높은 저항 상태에서, 전류 레벨은 하우스 다이어그램의 경사 피크에 따라 동작 지점에 의해 영향을 받는다:
Figure 112013052980978-pat00003
여기서,
Figure 112013052980978-pat00004

이들 관계들의 효과는, n이 0 근처에 또는 최대 워드 라인 카운트(이 예에서 511)에 있을 때, 비트 라인 및 소스 라인 도체들에 의해 도입되는 유효한 로딩이 바디 효과에 기인하여 상이하다는 것이다. 바디 효과는 더 높은 저항이 비트 셀과 그라운드 사이에 배치되기 때문에 VBL에 가까운 비트 셀들에 대해서 가장 크고, 게이트 전압이 게이트 스위칭 트랜지스터(24)를 전도성이 되게 하도록 인가될 때 상대적으로 약하다. 어드레스(n)가 증가함에 따라(즉, VBL에 가까운 비트 셀들에 대해), 셀 저항은 더 크게 되는 것으로 나타나서 더 작은 전류 진폭(Icell)을 야기하고, 이는 감지 회로에 대한 입력(들)에서 저항 상태들 사이의 차이 또는 마진(margin)을 감소시킨다.
도 3의 하우스 다이어그램에서 도시되는 바와 같이, RL에서의 비트 셀 저항은 전류 진폭에 따라 변하지 않는다. 바디 효과가 존재하고 상이한 WL 어드레스들에 대해 RL에서의 전류 진폭을 변동시킨다. 그러나 RL에서의 변동은 RH에서의 변동보다 적으며, 여기서 바디 효과 뿐만 아니라 하우스 다이어그램의 경사는 비트 셀(22)을 통해 전류 진폭을 감소시키고 저항을 증가시킨다. RH 및 RL 상태들에서 센서(25)에 대한 입력 전압들에서의 차이의 마진이 감소된다. 도 2는 비트 셀(22)로부터의 전압(VBL)에 대한 비교를 위해 기준 비트 셀(27)이 입력 전압(VBL_ref)을 센서(25)에 제공하는 실시예에서, 차이의 마진은 비트 셀 및 기준 비트 셀 둘 다에 인가된다는 것을 보여준다.
도 4는 기준 비트 셀들(27) 및 메모리 비트 셀들(22) 상의 전류 바이어스가 모든 워드 라인 위치들에 대해 동일하게 되게 하는 경향이 있는 비트 셀 및 기준 비트 셀에 대한 구동 회로를 제공함으로써 바디 효과 기여분(body effect contribution)이 감소되거나 제거되는 실시예를 나타낸다. 팔로워 증폭기(32)는 피드백 경로에서 VBL 또는 VBL_ref에 결합된 반전 입력 및 제어 신호(Vbl_ref)에 결합된 비-반전 입력을 갖는다. 증폭기들(32)은 고이득 차동 증폭기이며 이 구성에서 입력 전압(Vbl_ref)을 따르도록(follow) 출력 전압(Vclamp 및 Vclamp_ref)을 구동한다. 일 실시예에서, 제어 전압(Vbl_ref)은 워드 라인 어드레스의 함수로서 결정된다.
이에 따라 그리고 도 4에서 도시된 바와 같이, 복수의 비트 셀들(22, 27)을 포함하는 자기저항 메모리 장치가 제공되며, 각각의 비트 셀은 비트 셀의 상이한 로직 상태들에서 상이한 저항들에 의해 특징화되는 적어도 하나의 자기저항 엘리먼트 MTJ를 갖는다. 각각의 이러한 비트 셀(22, 27)은 복수의 메모리 워드들 WL[0] 내지 WL[511]을 갖는 메모리 어레이에서의 비트 셀 위치를 점유하고, 각각의 메모리 워드 WL[n]은 메모리 워드에서의 비트 셀들로의 기록 비트 셀들로부터 판독 중 하나를 수반하는 메모리 액세스 동작 동안 워드 라인 신호 WVL[n]에 의해 어드레싱 가능하다.
판독-기록 회로는 메모리 워드에 따른 각각의 비트 위치에 대해 제공되며, 판독/기록 회로는 비트 라인(BL)에 결합된 입력 및 출력 중 하나를 갖는다. 비트 셀(22, 27)은 비트 셀이 메모리 액세스 동작 동안 어드레싱될 때 적어도 하나의 스위칭 트랜지스터(24, 29)에 의해 비트 라인(BL)과 소스 라인(SL) 사이에 결합된다. 비트 라인(BL) 및 소스 라인(SL)의 상대적 길이들은 메모리 어레이에서의 비트 셀의 위치의 함수로서 반대도 변한다. 도시된 실시예에서, 비트 라인 및 소스 라인은 그라운드 및 감지 회로(25)에 대한 입력들 사이에서 연장하고, 비트 셀(22, 27)에 대한 스위칭 트랜지스터(24)는 워드 라인 어드레스 WL[n]의 함수로서 비트 라인(BL) 및 소스 라인(SL)을 따라 변하는 다수의 위치들 중 하나에서의 비트 라인(BL)과 소스 라인(SL) 사이에 비트 셀을 결합한다.
구동 제어부(32)는 비트 라인(BL)과 직렬의 적어도 하나의 트랜지스터(35)에 대한 입력(Vclamp)을 변동시키도록 결합된다. 일 실시예에서, 구동 제어부는 판독 동작에서 시동되는 워드 라인 어드레스의 함수로서 비트 라인(BL)에 인가된 전압, 즉 노드들(VBL 및 VBL_ref)에서 전압 +을 커스터마이징하도록 구성된다. 이 기법은 저항 대 바이어스 전류에 관한 하우스 다이어그램의 특성 경사로 인해, 그리고 바디 효과로 인해 비트 셀이 그의 높은 저항 RH 상태에 있을 때 발생하는 소스 라인 및 비트 라인의 저항에서의 변동들을 감소 또는 제거하는데 이용된다.
도 4의 예에서, 메모리 액세스 동작은 판독 동작이고, 스위칭 트랜지스터(35)에 대한 입력은 바디 효과로 인해 판독 전류 바이어싱에서 차이들이 발생하는 비트 셀의 RH-ICELL 특성의 경사를 고려하도록 조정된다. 도 5는 메모리 동작이 기록 동작인 경우에서 바디 효과가 인가된다는 것을 도시한다. 하우스 다이어그램에 따라, 비트 셀(22)은 요구된 극성의 바이어스 전류 및 충분한 기록 전류 진폭을 인가함으로써 그의 높은 저항 RH 또는 낮은 저항 RL 상태로 강제될 수 있다. 비트 셀(22)에 인가되는 바이어스 전류가 (어느 한 극성에서) 증가됨에 따라, 비트 셀이 높은 저항 RH 상태에 있으면, 비트 셀의 저항이 하우스 다이어그램의 경사에 따라 감소하고, 인가된 전압이 동일한 경우 저항의 감소는 부가된 전류를 야기한다. 도 5에서 도시되는 바와 같이, Write_en 입력에 인가되는 제어 입력 전압은 특히 기록 시에 상태 RH로부터 RL로 전류 변동을 감소 또는 오프셋시키기 위해 워드 라인 어드레스(WL[n])에 따라 기록 전류 바이어스를 조정하는데 이용될 수 있다.
도 4에서 도시된 바와 같은 판독 동작들 동안 판독 전류 바이어스의 제어로 돌아오면, 비트 셀(22)의 로직 레벨을 판독하는 프로세스는 비트 셀(22)의 저항이 기준 비트 셀(27)의 기준보다 높거나 낮은지를 결정하기 위해 감지 회로(25)에 의한 비교를 수반할 수 있다. 비교는 비트 셀(22)의 저항이 기준 비트 셀(27)의 저항보다 높은지(또는 낮은지)를 결정하기 위한 비교, 이어서 비트 셀(22)과 기준 비트 셀(27) 중 하나에 알려진 저항 상태를 기록, 이어서 비교의 결과가 변경되었는지를 결정하기 위한 추가의 비교를 행하는 것과 같은 다수의 단계들을 수반할 수 있다.
이러한 단계들은 예를 들어, 비트 셀의 높은 저항 RH가 기준 비트 셀의 높은 저항 RH보다 낮은 저항일 수 있기 때문에 필요할 수 있다. 이러한 경우에, 비트 셀과 기준 비트 셀의 저항들의 단순 비교는, 기준 비트 셀이 그의 높은 저항 상태 RH에 있다는 것이 알려지고 비트 셀 저항이 더 낮다는 것을 비교가 보여주는 경우 조차도 비트 셀(22)이 그의 낮은 저항 상태 RL에 있다는 것을 결론 내리도록 요구하지 않는다. 판독 바이어스 전류 조건들 하에서 저항들을 비교하고, 알려진 상태를 비트 셀 및/또는 기준 비트 셀에 기록함으로써, 비트 셀(22)에 저장된 원래의 로직 값에 관한 결론에 도달할 수 있다.
기준 비트 셀(27)은 이 실시예에서 메모리 워드의 비트 셀들(22)의 워드 라인 어드레스에 대응하는 각각의 워드 라인 어드레스(WL[n])에서 제공된다. 감지 회로는 비트 셀과 기준 비트 셀의 저항들의 비교로부터 RH 상태 및 RL 상태 중 하나를 비교 및 분별하도록 배열된다. 기준 비트 셀들(27)과 데이터 비트 셀들(22)이 동일한 워드 라인 열들(WL[n])에서 비교되기 때문에, 데이터 및 기준 비트 셀들에 대한 제어 배열들은 동일한 Vbl_ref 제어 신호에 결합되는 제어 입력 레벨을 갖는 대응하는 증폭기(32)를 포함한다.
도 6은 비트 셀들(22) 및 기준 비트 셀들(27) 둘 다에 대해 이용되는 제어 신호 Vbl_ref가 워드 라인 어드레스에 특유한 값으로서 생성되고 이에 따라 실질적으로 바디 효과를 보상하여 그들의 워드 라인 번호(n)에 무관하게 비트 셀들과 기준 비트 셀들에 대한 동일한 바이어스 및 비교 조건들을 생성한다. 논의된 바와 같이, 각각의 메모리 워드들에서의 비트 셀들(22)은 일반적으로 공존성(coextensive) 비트 라인(BL)과 소스 라인(SL) 도체들을 따라 연속적인 위치들에 위치된다. 각각의 상기 비트 셀에 대한 스위칭 트랜지스터들(24)은 연속적인 위치들 중 하나에서의 소스 라인과 비트 라인 사이에 비트 셀(22)을 결합하고, 이에 따라 비트 라인 또는 소스 라인 측 상에서 더 많은 또는 더 적은 총 저항의 할당으로 인해 바디 효과를 도입한다. 일 실시예에서, 기준 비트 셀은 동일한 워드 라인 위치(WL[n])에 있고, 그러므로 비트 라인과 소스 라인 측 사이에서 저항들의 동일한 할당을 갖는다. 동일한 제어 신호(Vbl_ref)는 연속적인 위치들에 따른 비트 셀(22)과 기준 비트 셀(27)의 상대적 위치에 따라 바디 효과를 오프셋하는 2개의 팔로워 증폭기들(32)에 대한 입력으로서 이용된다.
도 6에서, 제어 신호(Vbl_ref)는 특히 활성 워드 라인(WL[n])의 워드 라인 어드레스를 고려하도록 생성된다. 동일한 Vbl_ref 신호는 복수의 IR 드롭 기준 레벨들을 제공하는 더미 회로(42)를 이용하여 인가된다. 특정한 기준 레벨은 워드 라인(WL[n])을 어드레싱하고 판독 및 기록 동작들을 인에이블하는 신호들과 연관되는 멀티플렉서(44)에 의해 선택된다. 워드 라인 어드레스들(n)을 고려하여 적절한 것으로서 선택된 VBL_ref 레벨은 Vclaim_ref 조정 엘리먼트(46)에 의해 2개의 팔로워 증폭기들(32)에 인가된다.
도 7은 워드 라인 어드레스들에 따라 변하는 멀티플렉서(46)의 출력에 기초하여 Vclamp_ref 조정기(46)에서 튜닝 또는 트리밍 레벨이 생성되는 대안적인 실시예들을 예시한다. 이러한 방식으로, 팔로워 증폭기들(32)에 인가되는 구동 제어부는 워드 라인 어드레스들에 응답하는 구동 전압 조정 회로(46)를 포함한다. 튜닝 또는 트리밍 신호들이 획득되는 방법에 대한 몇몇 대안적인 특정 실시예들이 존재하며, 일 예는 비트 라인, 소스 라인 및 어드레싱된 워드 라인 WL[n]에서 비트 셀들(22) 및 기준 셀들(27)의 동작을 매칭하는 스위칭 트랜지스터들의 세트를 포함하는, 도 8에서 도시된 더미 회로(48)이다. 도 8의 예에서, 더미 회로(48)의 각각의 워드 라인이 뚜렷이 상이한 제어 레벨(VBL[n])을 제공하진 않는다. 대신, 제어 레벨들은 워드 라인 어드레스들의 범위를 포함하도록 제공된다. 이 예에서, 100개의 워드 라인 어드레스들이 더미 회로 레벨에 의해 포함되고, 예를 들어, 더미 레벨 VBL[255]은 워드 라인들(200 내지 300)이 선택될 때 등 시에 크로스오버 스위칭 매트릭스(52)에 의해 선택된다. 도 8에서, 더미 회로(48)로부터 5개의 더미 레벨들은 스위치 매트릭스(52)에 의해 선택된 약 100개의 워드 라인들의 범위에서 이용되지만, 어드레싱 가능한 워드 라인들의 수(또는 도시된 실시예에서 511)와 동일한 잠재적인 최대수까지 2개 이상의 선택 가능한 제어 레벨들을 갖는 다른 특정 배열들이 또한 가능하다.
위의 실시예들에서, 구동 전압 조정 회로는 비트 라인 전압 더미 회로가 복수의 제어 전압을 생성하고 스위칭 회로가 복수의 제어 전압들 사이에서 선택하고, 이에 따라 비트 셀들(22)과 기준 비트 셀들(27)에 대한 전류 바이어스를 튜닝하기 위해 가변 전압 소스를 형성하는, 도 8의 비트 라인 전압 더미 회로와 같은 팔로워 증폭기에 결합된 가변 전압 소스에서 바디 효과를 중화시킨다.
도 9는 위에서 논의된 저항-전류 하우스 다이어그램의 바디 효과 및 경사로 인해 어드레싱된 워드 라인(WL[n])에서의 비트 셀(22)과 기준 비트 셀(27)의 저항에서의 변동을 보상하기 위해 전류 서플라이 및 그의 저항(57)과 병렬로 결합될 적절한 양의 직렬 저항을 스위칭 매트릭스가 재차 한번 선택하는 대안적인 실시예를 개략적으로 예시한다. 복수의 제어 전압들이 이웃 워드 라인 어드레스들을 갖는 뱅크들의 워드 라인들에 할당됨으로써 뱅크들 각각의 워드 라인들은 워드 라인 어드레스 신호에 의해 선택될 때 복수의 제어 전압들 중 동일한 제어 전압이 주어지는 도 8의 실시예에서와 같이, 도 9의 실시예는 이웃 워드 라인 어드레스들을 갖는 뱅크들의 워드 라인들에 할당되는 복수의 선택 가능한 저항들을 갖는다. 마찬가지로, 적절한 뱅크 및 저항은 정해진 범위의 워드 라인 어드레스가 메모리 액세스 동작 동안 선택될 때 선택된다.
위에서 언급된 바와 같이, 개시된 기법들은 전압 또는 전류들이 센서 회로에 의해 비교되는 판독 동작들에, 그리고 또한 비트 셀(22) 또는 기준 비트 셀(27)을 그의 높은 또는 낮은 저항 상태(RH 또는 RL)로 기록하도록 적절히 강인한 전류 레벨이 인가되는 기록 동작들에 들어설 때 바디 효과를 수정하기 위해 응용 가능하다. 기록 동작들에서, 목적은 객체는 충분한 전류를 인가하기 위한 것이다. 도 10에서 도시된 회로 및 기법은 워드 라인 어드레스의 함수로서 구동 회로를 튜닝할 필요성 없이, 그리고 바디 효과에 상관없이 충분한 전류를 보장하는데 유용하다. 전류 기준(62)은 2개의 트랜지스터들(64, 65)을 포함하는 전류 미러의 하나의 레그(leg)에서 결합된다. 전류 미러는 기준 소스(62)에 의해 전도되는 것으로서 비트 라인 도체(BL)에 동일한 전류 진폭을 인가하는 것을 추구한다. 어드레싱된 워드 라인들에서의 변동으로 인한 바디 효과는 어드레싱된 비트 라인을 통해 소스 라인 전도성 경로로의 비트 라인의 직렬 저항에서의 변동을 생성한다.
그러나, 전류 기록 진폭은 기준 전류 소스(62)를 매칭하도록 형성되고, 이에 따라 어드레싱된 비트 셀의 저항이 바디 효과로 인해 더 높은(또는 더 낮은) 경우, 구동 회로는 Vwrite_bl_bias에서 더 높은(또는 더 낮은) 전압을 생성할 것이고, 그에 의해 그 변동을 상쇄시킨다. 기준 전류 소스(62)에 결합된 전류 미러 회로를 포함하는 기록 전류 구동 제어부는 실질적으로 연속적인 위치들에 따른 비트 셀의 상대적 위치에 독립적으로 어드레싱된 비트 셀의 비트 라인에서 공칭 구동 전류 진폭을 설정하도록 구성되는 피드백 전류 제어의 형태이다. 이에 따라 이 배열은 워드 라인 어드레스들에서의 차이들 및 연관된 바디 효과 고려사항들로 인해 변동이 거의 없거나 전혀 없는 공칭 판독 전류 진폭을 달성하도록 전압 조정이 행해지는 위에서 논의된 판독 전류 바이어스 제어들과 유사하다.
도 11은 판독 전류 바이어스 조정과의 비교를 위해 비트 셀들과 기준 비트 셀들을 이용하여 실시예들에서의 개시된 청구 대상의 주요한 엘리먼트들을 도시하는 블록도이다. 전압(VBL)은 비트 라인(BL) 저항 로딩을 소거하기 위해 상이한 워드 라인 어드레스들(WL[n])에 액세스할 때 변동되게 된다. 비트 라인(BL) 로딩이 더 큰 예에서, VBL은 더 큰 진폭을 갖게 되도록 한다. BL 로딩이 더 작을 때, VBL 진폭은 더 작다. BL 로딩에서의 진폭의 효과를 감소 또는 제거함으로써, 감지 회로(25)는 더 효과적이 되는데, 그 이유는 유효하게 비교되는 저항들 사이의 차이는 바디 효과가 발현되는 비트 라인 및 소스 라인에 기인하지 않고, 비트 셀들과 기준 비트 셀들의 저항 상태들(RH 또는 RL)에 기인하기 때문이다.
개시된 청구 대상은 비트 셀들이 로직 상태들을 나타내는 특유의 저항 레벨들을 갖는, 메모리 어레이의 비트 셀들에 액세스하기 위한 도 12에서 도시된 방법으로서 간주될 수 있다. 단계(72)의 방법은 메모리 워드들에서의 비트 위치들에 배열되는 비트 셀들(22, 27)을 갖는 메모리 어레이를 구성하는 것을 포함하고, 각각의 비트 셀(22, 27)은 비트 셀을 포함하는 어드레싱된 메모리 워드의 위치의 함수로서 비트 라인과 연관되는 더 높은 또는 더 낮은 저항(BL_load) 또는 소스 라인과 관련된 SL_LOAD에 의해 특징화되는 위치에서 비트 라인(BL[n])과 소스 라인(SL[n]) 사이에서 스위칭 트랜지스터(24)에 의해 결합 가능하다. 위치는 최대 및 최소 워드 라인 어드레스들 사이의 워드 라인 어드레스 "n"에 관한 사항이다.
단계(74)에서, 어드레싱된 메모리 워드들의 위치의 함수로서 진폭에 있어서 변동하는 제어 신호가 제공된다. 클램핑 제어부, 메모리 액세스 멀티플렉스 제어부, 및 스위칭 트랜지스터의 게이트 중 적어도 하나에 제어 신호를 결합함으로써, 어드레싱된 메모리 워드의 위치로 인해 비트 라인(BL_load) 또는 소스 라인(SL_load)과 연관되는 이러한 더 많은 저항 또는 더 적은 저항에 의해 야기되는 바디 효과는 감소 또는 제거된다.
위에서 논의된 바와 같이, 제어 신호는 메모리 워드(WL[n])의 어드레스의 숫자값으로부터 유도될 수 있다. 그 배열은 제어 신호가 워드 라인 어드레스에 특유하게 되도록 허용하며 그의 진폭은 특히 어드레싱되는 특정한 워드 라인에 대해 적응된다. 대안적으로, 제어 신호는 일반적으로 어드레싱되는 워드 라인에 보다 일반적으로 적응될 수 있으며, 예를 들어, 이웃 워드 라인 어드레스들의 범위에 대한 평균의 적절한 진폭이 된다. 제어된 진폭은 비트 라인 바이어스 전류를 생성하는 전압일 수 있으며, 전류 그 자체가 제어 가능할 수 있다. 예를 들어, 제어 신호는 그렇지 않았으면 비트 셀(22)을 판독하거나 또는 기록할 때, 즉, 높은 저항 또는 낮은 저항 상태(RH 또는 RL)를 부과하거나 또는 높은 또는 낮은 저항 상태를 판독할 때 유지되었을 바이어스 전류 진폭 상의 바디 효과를 감소시키기 위해 어드레싱된 비트 셀을 통해 미리 결정된 전류 특성을 유지하도록 동작 가능한 경우든, 또는 적어도 전류 레벨을 조정하도록 동작 가능한 경우든 피드백 제어 레그(예를 들어, 도 4, 6, 7) 및 전류 미러(예를 들어, 도 10) 중 하나를 갖는 가변 전압 제어로부터 유도될 수 있다.
도 8에서 도시되는 바와 같이, 비트 셀 전류 바이어스를 조정하기 위한 제어 신호를 획득하기 위한 기법은 비트 셀 및/또는 기준 비트 셀 메모리 어레이와 유사한 방식으로 작용하는 더미 회로를 제공하는 것을 수반할 수 있다. 언급된 바와 같이, 더미 회로로부터의 그 제어 신호는 각각의 메모리 워드 어드레스에 대해 특정 레벨들을 제공할 수 있거나, 또는 대안적으로 메모리 어레이는 도 8에서와 같이 이웃 메모리 워드들의 뱅크들로 세분되고, 비트 셀 전류 바이어스 제어에 인가되는 제어 신호의 진폭은 결국 판독 또는 기록될 비트 셀을 포함하는 어드레싱된 메모리 워드를 포함하는 이웃 워드 라인 어드레스들의 각각의 뱅크의 랭킹(ranking)에 의해 대응되게 된다.
자기저항 RAM 자기 터널 접합(MTJ) 엘리먼트들의 예시적인 실시예들에서, 목적은 적어도 메모리 판독 액세스 동안 비트 셀의 RH-ICELL 저항-전류 특성의 경사를 고려하도록 어드레싱된 메모리 워드의 비트 셀들에 대한 전류 바이어스를 조정하는 것이다. 그 특성의 예는 도 3에서 도시된다. 전류 바이어스 제어 신호의 진폭은 유리하게는 상이한 워드 라인 어드레스들에서 비트 라인 저항(BL_load)과 소스 라인 저항(SL_load) 사이의 상이한 밸런스에 의해 야기되는 바디 효과에도 불구하고 모든 워드 라인 어드레스들에 대해 정규화된다. 이러한 정규화는, 공칭 RH 및 RL 저항 상태들에서 비트 셀과 기준 셀 저항의 변동만이 감지 회로(25)에 대한 입력들에서 존재하는 모든 워드 라인 어드레스들에 대해 전류 바이어스 조건들이 동일하게 되도록 할 수 있다. 대안적으로, 정규화는 단지 제어 신호 조정들의 이익 없이 신호 레벨들에 비교되는 감지 회로에 대한 입력들에서의 신호 레벨들에 관한 바디 효과의 충격을 감소시키게 될 수 있다.
도시되고 기술되는 예들에서, 비트 셀들의 RH 및 RL 상태들을 판독하는 것은 비트 셀(22)의 MTJ를 통한 직렬 저항을 토대로 하는 하나 이상의 신호들을 설정하는 것을 수반한다. 유리하게는, 저항 종속 신호들은 동일한 워드 라인 어드레스들에서의 비트 셀(22) 및 기준 비트 셀(27) 양자로부터 설정된다. 비트 셀 저항을 나타내는 설정된 신호 레벨은 기준으로부터 비교 가능한 신호 레벨에 대해 비교된다. 비트 셀(및 예시적인 실시예들에서, 또한 기준 비트 셀)의 적어도 하나는 판독 바이어스 전류에 따라 변한다(도 3에서 도시된 하우스 다이어그램 참조). 개시된 방법은 바디 효과에 기여할 수 있는 판독 바이어스 전류에서의 변동을 감소 또는 제거하기 위해 바디 효과의 함수로서 판독 바이어스 전류 레벨, 즉 워드 라인 어드레스들의 함수로서 판독 바이어스 전류를 변동시키는 비트 라인 및 소스 라인 로딩의 밸런스에서의 변동을 조정하는 것을 포함한다.
그러므로, 구조화되고 동작될 때, 자기저항 랜덤 액세스 메모리에는 어드레싱 가능한 워드 라인들(WL[n])의 비트 위치들을 점유하는 자기저항 비트 셀들(22)을 포함하는 메모리 어레이가 제공되며, 비트 셀들 각각은 적어도 하나의 자기 터널 접합 및 클램핑 스위칭 트랜지스터에 구동 신호를 인가함으로써 인에이블되는 판독 동작 동안 연관된 비트 위치에 대한 소스 라인 및 비트 라인 사이에서 비트 셀(22)을 결합하도록 동작 가능한 비트 셀 스위칭 트랜지스터(24)를 포함한다. 이에 따라 비트 라인은 감지 회로에 결합되고, 직렬의 비트 라인 및 소스 라인 및 비트 셀은 적어도 판독 동작 동안 어드레싱될 때 비트 셀에 판독 전류 진폭에서의 판독 전류를 인가하기 위해 전류 소스에 안내한다.
비트 라인 및 소스 라인은 길이의 함수로서 특성 저항, 즉 BL_load 및 SL_load를 가지며, 이는 서로 역으로 변동하지만, 어드레싱되는 워드 라인 위치의 함수로서 클램핑 스위칭 트랜지스터가 인가할 수 있는 전류 바이어스에 영향을 준다. 비트 셀들(22)은 어레이의 비트 셀을 포함하는 어드레싱 가능한 워드 라인의 어레이의 위치의 함수로서 감지 회로와 전류 소스로부터 더 길고 더 짧은 거리들로 비트 라인(BL)과 소스 라인(SL) 사이에 결합된다. 저항들(BL_load 및 SL_load)은 BL 및 SL 도체들의 길이에 따라 변하며, 이는 바디 효과를 초래한다.
감지 회로(25)는 클램핑 스위칭 트랜지스터를 통해 판독 전류 진폭을 인가하는 동안 비트 셀의 상대적으로 더 낮은 저항 RL 상태 및 상대적으로 더 높은 저항 RH 상태 중 하나를 검출함으로써 비트 셀에 저장된 로직 값을 분별하도록 동작 가능하다. 예들에서, 감지 회로는 저항의 함수로서 기준 비트 셀에 대해, 그리고 어드레스 비트 셀에 대해 발전되는 신호들을 비교한다. 적어도 그 비교의 몇몇 단계들에서, 어드레싱된 비트 셀과 기준 비트 셀 중 하나 이상이 높은 저항 RH 상태에 있다. 적어도 클램핑 기준 스위칭 트랜지스터는 어레이의 워드 라인(WL[n])의 위치의 함수로서 더 높은 구동 신호 및 더 낮은 구동 신호를 공급하도록 구성된, 도 2의 가변 구동 제어 신호(Vbl_ref)에 결합된다.
각각이 어드레싱 가능한 워드 라인들(WL[n]) 각각에 대한 적어도 하나의 자기저항 MTJ 엘리먼트를 포함하는 비트 셀(22) 및 기준 비트 셀(27)의 저항들의 함수로서 발전되는 입력들을 감지 회로(25)가 비교하는 경우, 비트 셀(22) 및 기준 비트 셀(27)의 저항 상태들은 비트 셀이 초기에 적어도 그의 높은 저항 또는 낮은 저항 상태에 있는지를 결론 내리도록 감지 회로에 의해 결정된다. 예시되는 예들에서, 기준 비트 셀들(27)에는 기준 클램핑 트랜지스터로부터 제어된 판독 바이어스 전류를 전달하도록, 그리고 판독 동작 동안 기준 소스 라인과 기준 비트 라인 사이에서 기준 비트 셀을 결합하도록 어드레싱될 때의 스위칭을 포함해서 데이터 비트 셀들(22)의 것과 동일한 기준 비트 셀 스위칭 트랜지스터들 및 전류 바이어스 제어들이 제공된다. 즉, 비트 셀 및 기준 비트 셀에 바이어스 전류를 인가하기 위한 양자의 클램핑 트랜지스터들은 어레이의 워드 라인의 위치의 함수로서 더 높은 구동 신호 및 더 낮은 구동 신호를 제공하도록 구성된 가변 구동 신호에 결합됨으로써 높은 저항 RH 상태에 있을 때 비트 셀 및/또는 기준 비트 셀 저항에 변동들을 도입하는 바디 효과의 기여분을 감소 또는 제거한다.
이에 따라, 개시된 바와 같은 자기저항 메모리 장치는 복수의 비트 셀들을 포함하고, 각각의 비트 셀은 비트 셀의 상이한 로직 상태들에서 상이한 저항들에 의해 특징화되는 적어도 하나의 자기저항 엘리먼트를 갖고, 각각의 이러한 비트 셀은 복수의 메모리 워드들을 갖는 메모리 어레이의 비트 셀 위치를 점유한다. 각각의 메모리 워드는 메모리 워드에서의 비트에 기록하거나 이로부터의 판독 중 하나를 수반하는 메모리 액세스 동작 동안 워드 라인 신호에 의해 어드레싱 가능하다.
비트 셀 위치에 대한 판독-기록 회로는 비트 라인에 결합되는 입력 및 출력 중 하나를 가지며, 비트 셀은 비트 셀이 메모리 액세스 동작 동안 어드레싱될 때 적어도 하나의 스위칭 트랜지스터에 의해 비트 라인 및 소스 라인 사이에서 결합된다. 비트 셀과 직렬의 비트 라인 및 소스 라인 도체들의 상대적 길이들은 메모리 어레이에서의 비트 셀의 위치의 함수로서 반대로 변한다. 구동 제어부는 비트 라인 및 소스 라인의 상대적 길이들의 상대적 저항들의 함수로서 스위칭 트랜지스터에 대한 입력을 변동시키도록 결합된다. 메모리 액세스 동작은 판독 동작 또는 기록 동작일 수 있다.
메모리 액세스 동작은 판독 동작일 수 있고, 스위칭 트랜지스터에 대한 입력은 비트 셀의 RH-ICELL 특성의 경사를 고려하도록 조정될 수 있다. 또한, 기준 비트 셀은 비트 셀의 워드 라인 어드레스에 대응하는 워드 라인 어드레스에 제공될 수 있고, 감지 회로는 비트 셀 및 기준 비트 셀의 저항의 비교로부터 RH 상태 및 RL 상태 중 하나를 분별하도록 배열될 수 있다.
예시되는 예들에서 각각의 메모리 워드들의 비트 셀들은 일반적으로 병렬의 비트 라인 및 소스 라인 도체들을 따라 연속적인 위치들에 위치되며, 각각의 상기 비트 셀에 대한 스위칭 트랜지스터는 연속적인 위치들 중 하나에서 비트 라인과 소스 라인 사이에서 비트 셀을 결합한다. 예시적인 메모리 동작은 판독 동작이다. 각각의 메모리 워드들에서의 비트 셀들은 일반적으로 병렬의 비트 라인 및 소스 라인 도체들을 따라 연속적인 위치들에 위치된다. 각각의 비트 셀에 대한 스위칭 트랜지스터는 연속적인 위치들 중 하나에서 비트 라인과 소스 라인 사이에서 비트 셀을 결합한다. 구동 제어부는 연속적인 위치들에 따른 비트 셀의 상대적 위치에 따라 구동 전압을 변동시키도록 결합된다. 구동 제어부는 워드 라인 어드레스에 응답하는 구동 전압 조정 회로를 포함할 수 있다. 예를 들어, 구동 전압 조정 회로는 팔로워 증폭기 및 가변 전압 소스를 가질 수 있다.
가변 전압 소스는 복수의 제어 전압들을 생성하는 비트 라인 전압 더미 회로를 포함할 수 있고, 가변 전압 소스는 복수의 제어 전압들 사이에서 선택하기 위한 스위칭 회로를 가질 수 있다. 유리하게는, 복수의 제어 전압들은 이웃 워드 라인 어드레스들을 갖는 뱅크들의 워드 라인들에 할당될 수 있다. 그럼으로써, 뱅크들 각각의 워드 라인들은 워드 라인 어드레스 신호에 의해 선택될 때 복수의 제어 전압들 중 동일한 하나가 주어진다.
일 실시예에서, 구동 제어부는 실질적으로 연속적인 위치들에 따른 비트 셀의 상대적 위치에 독립적으로 어드레싱된 비트 셀의 비트 라인의 공칭 구동 전류 진폭을 설정하도록 구성된 피드백 전류 제어와 더불어 기준 전류 소스에 결합된 전류 미러 회로를 포함한다.
이 청구 대상은 또한 메모리 어레이의 비트 셀들에 액세스하기 위한 방법을 수반하며, 특히 비트 셀들은 로직 상태들을 나타내는 특유의 저항 레벨들을 갖는다. 방법은 메모리 워드들의 비트 위치에 배열되는 비트 셀들을 갖는 메모리 어레이를 구성하는 것을 포함하여서, 각각의 비트 셀은 비트 셀을 포함하는 어드레싱된 메모리 워드의 위치의 함수로서 비트 라인 또는 소스 라인과 연관되는 더 많은 저항 또는 더 적은 저항에 의해 특징화되는 위치에서 비트 라인과 소스 라인 사이에서 스위칭 트랜지스터에 의해 결합 가능하다. 제어 신호는 어드레싱된 메모리 워드의 위치의 함수로서 가변 진폭으로 인가된다. 제어 신호는 통상적으로 메모리 어레이의 어드레싱된 메모리 워드의 위치의 상기 함수로서 소스 라인 또는 비트 라인과 연관되는 더 많은 저항 또는 더 적은 저항에 의해 야기되는 바디 효과를 적어도 감소시키고 잠재적으로 완전히 상쇄시키는 방식으로 클램핑 제어부, 메모리 액세스 멀티플렉스 제어부, 및 스위칭 트랜지스터의 게이트 중 적어도 하나에 결합된다.
몇몇 실시예들에서, 제어 신호는 메모리 워드 어드레스와 같은 숫자값으로부터 유도된다. 몇몇 실시예들에서, 제어 신호는 어드레싱된 비트 셀을 통해 미리 결정된 전류 특성을 유지하도록 동작 가능한 피드백 제어 레그 및 전류 미러 중 하나를 갖는 가변 전압 제어로부터 유도된다. 예를 들어, 동일한 쓰루-비트-셀(through-bit-cell) 전류는 모든 메모리 어드레스들에 대해 설정된다.
기법은 각각의 워드 라인 위치에 대해 커스터마이징되는 대신 메모리 영역들에 대해 생성될 수 있다. 예를 들어, 몇몇 실시예들에서, 메모리 어레이는 이웃 메모리 워드들의 뱅크들로 세분된다. 제어 신호의 진폭은 비트 셀을 포함하는 어드레싱된 메모리 워드를 포함하는 뱅크들 중 하나의 랭킹에 대응하도록 변동된다.
자기저항 비트 셀 실시예에서, 제어 신호는 적어도 메모리 판독 액세스 동안 비트 셀의 RH-ICELL 특성의 경사를 고려하도록 변동될 수 있다. 자기저항 셀에서, 명백한 저항은 셀을 통과하는 전류의 진폭에 따라 변할 수 있다. 제어 신호는 공칭 전류 진폭을 설정함으로써 저항 감지에 있어서의 불일치들을 최소화하거나 보정한다. 경사는 RH 저항 상태에서 0이 아니어서, 비트 셀의 저항은 동일한 워드 라인 어드레스에서의 기준 비트 셀 저항의 것에 대해 정확히 비교될 수 있지만, 비트 셀 및 기준 비트 셀 중 하나 또는 둘 다는 RH 저항 상태에 있다.
이에 따라 제공되는 것으로서의 자기 저항 랜덤 액세스 메모리는 어드레싱 가능한 워드 라인들에서의 비트 위치들을 점유하는 자기저항 비트 셀을 포함하는 메모리 어레이를 포함할 수 있고, 비트 셀들 각각은 비트 셀을 비트 라인을 감지 회로에 결합하기 위한 클램핑 스위칭 트랜지스터에 구동 신호를 인가함으로써 인에이블되는 판독 동작 동안 연관된 비트 위치에 대한 비트 라인 및 소스 라인 사이에서 비트 셀을 결합하도록 동작 가능한 비트 셀 스위칭 트랜지스터 및 적어도 하나의 자기 터널 접합을 포함하며, 비트 라인 및 소스 라인은 각각은 적어도 판독 동작 동안 어드레싱될 때 비트 셀에 판독 전류 진폭에서의 판독 전류를 인가하기 위해 전류 소스로 안내한다. 비트 라인 및 소스 라인은 길이의 함수로서 특성 저항들을 갖는다. 비트 셀들은 어레이에서 비트 셀을 포함하는 어드레싱 가능한 워드 라인의 어레이의 위치의 함수로서 감지 회로와 전류 소스로부터 더 긴 및 더 짧은 거리들로 비트 라인과 소스 라인 사이에 결합된다. 감지 회로는 클램핑 스위칭 트랜지스터를 통해 판독 전류 진폭을 인가하면서 비트 셀의 상대적으로 더 높은 저항 RH 상태 및 상대적으로 더 낮은 저항 RL 상태 중 하나를 검출함으로써 비트 셀에 저장된 로직 값을 분별한다. 적어도 클램핑 기준 스위칭 트랜지스터는 어레이에서의 워드 라인의 위치의 함수로서 더 높은 구동 신호 및 더 낮은 구동 신호를 제공하도록 구성된 가변 구동 제어부에 결합된다.
몇몇 실시예들에서, 기준 비트 셀 어레이가 포함된다. 기준 비트 셀 어레이는 어드레싱 가능한 워드 라인들 각각에 대한 적어도 하나의 자기저항 기준 비트 셀을 포함할 수 있고, 비트 셀 및 기준 비트 셀의 저항들은 감지 회로에 의해 비교되고, 기준 비트 셀은 기준 클램핑 트랜지스터의 동작을 포함하는 판독 동작들 동안 기준 비트 라인과 기준 소스 라인 사이에서 기준 비트 셀을 결합하도록 동작 가능한 기준 비트 셀 스위칭 트랜지스터에 의해 결합된다. 기준 비트 셀 어레이는 실질적으로 비트 셀 어레이와 유사하고 비교를 위해 이용된다. 기준 클램핑 기준 스위칭 트랜지스터는 어레이에서의 워드 라인의 위치의 함수로서 더 높은 구동 신호 및 더 낮은 구동 신호를 제공하도록 구성된다.
위의 논의는 다수의 예시적인 실시예들 및 예들에 관한 것이다. 그러나 본 개시의 청구 대상은 관련된 양상들에 대한 예들과 일관되는 다른 특정 방식들의 실시예들을 수용할 수 있다는 것이 이해되어야 한다. 본 발명의 범위는 예들로서 개시된 실시예들로만 제한되는 것은 아니다. 참조는 배타적인 권리들이 청구되는 본 발명의 범위를 평가하기 위해 예들의 개시물과 대조적인 첨부된 청구항들에 대해 행해져야 한다.

Claims (10)

  1. 자기저항 메모리 장치(magnetoresistive memory apparatus)에 있어서,
    복수의 비트 셀들 ― 각각의 비트 셀은 비트 셀의 상이한 로직 상태들에서 상이한 저항들에 의해 특징화되는 적어도 하나의 자기저항 엘리먼트를 갖고, 각각의 상기 비트 셀은 복수의 메모리 워드들을 갖는 메모리 어레이에서 비트 셀 위치를 점유하고, 각각의 메모리 워드는 상기 메모리 워드의 비트 셀들로의 기록 및 이 비트 셀들로부터의 판독 중 하나를 수반하는 메모리 액세스 동작 동안 워드 라인 신호에 의해 어드레싱 가능함 ― ;
    상기 비트 셀 위치에 대한 판독-기록 회로 ― 상기 판독-기록 회로는 비트 라인에 결합되는 입력 및 출력 중 하나를 갖고, 상기 비트 셀은 상기 메모리 액세스 동작 동안 상기 비트 셀이 어드레싱될 때 적어도 하나의 스위칭 트랜지스터에 의해 상기 비트 라인과 소스 라인 사이에 결합되어 있으며, 상기 비트 라인 및 상기 소스 라인의 상대적 저항은 상기 메모리 어레이 내의 비트 셀의 위치의 함수로서 반대로 변하는 것임― ; 및
    상기 메모리 어레이 내의 상기 비트 셀의 위치에 의해 유발되는 바디 효과를 상쇄하기 위해 상기 비트 라인과 상기 소스 라인의 상대적 저항의 함수로서 상기 스위칭 트랜지스터에 대한 입력을 변동시키도록 결합되는 구동 제어부
    를 포함하는, 자기저항 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 액세스 동작은 판독 동작이고, 상기 스위칭 트랜지스터에 대한 입력은 상기 비트 셀의 RH-ICELL 특성의 경사(slope)를 고려하도록(account for) 조정되는 것인, 자기저항 메모리 장치.
  3. 제 2 항에 있어서,
    상기 비트 셀의 워드 라인 어드레스에 대응하는 워드 라인 어드레스에 있는 기준 비트 셀; 및
    상기 비트 셀과 상기 기준 비트 셀의 저항들의 비교로부터 RH 상태와 RL 상태 중 하나를 분별하도록 배열되는 감지 회로
    를 더 포함하는, 자기저항 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 액세스 동작은 기록 동작인, 자기저항 메모리 장치.
  5. 제 1 항에 있어서,
    상기 각각의 메모리 워드들에서의 비트 셀들은 병렬인 비트 라인 및 소스 라인 도체들을 따라 연속적인 위치들에 위치되고, 각각의 상기 비트 셀에 대한 스위칭 트랜지스터는 상기 연속적인 위치들 중 하나에서의 상기 비트 라인과 상기 소스 라인 사이에 상기 비트 셀을 결합하는 것인, 자기저항 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 동작은 판독 동작이고, 상기 각각의 메모리 워드들에서의 비트 셀들은 병렬인 비트 라인 및 소스 라인 도체들을 따라 연속적인 위치들에 위치되고, 각각의 상기 비트 셀에 대한 스위칭 트랜지스터는 상기 연속적인 위치들 중 하나에서의 상기 비트 라인과 상기 소스 라인 사이에서 상기 비트 셀을 결합하고, 상기 구동 제어부는 상기 연속적인 위치들을 따르는 상기 비트 셀의 상대적 위치에 따라 구동 전압을 변동시키도록 결합되는 것인, 자기저항 메모리 장치.
  7. 제 1 항에 있어서,
    상기 구동 제어부는 기준 전류 소스(reference current source)에 결합된 전류 미러 회로(current mirror circuit), 및 연속적인 위치들을 따르는 상기 비트 셀의 상대적 위치와는 독립적으로 상기 어드레싱된 비트 셀의 비트 라인에서 공칭 구동 전류 진폭(nominal drive current amplitude)을 확립하도록 구성되는 피드백 전류 제어부를 포함하는 것인, 자기저항 메모리 장치.
  8. 메모리 어레이의 비트 셀들에 액세스하기 위한 방법에 있어서,
    상기 비트 셀들은 로직 상태들을 나타내는 별개의 저항 레벨들을 갖고,
    상기 방법은,
    메모리 워드들에서의 비트 위치에 배열되는 비트 셀들을 갖는 메모리 어레이를 구성하는 단계 ― 각각의 비트 셀은 이 비트 셀을 포함하는 어드레싱된 메모리 워드의 위치의 함수로서 비트 라인 또는 소스 라인과 연관되는 다소간(more or less) 저항에 의해 특징화되는 위치에서의 상기 비트 라인과 상기 소스 라인 사이에서 스위칭 트랜지스터에 의해 결합 가능함 ― ;
    상기 어드레싱된 메모리 워드의 위치의 함수로서 진폭에 있어서 변동되는 제어 신호를 제공하는 단계;
    적어도 상기 어드레싱된 메모리 워드의 위치의 상기 함수로서 상기 비트 라인 또는 상기 소스 라인과 연관되는 상기 다소간 저항에 의해 야기되는 바디 효과(body effect)를 감소시키도록 클램핑 제어부(clamping control), 메모리 액세스 멀티플렉스 제어부, 및 스위칭 트랜지스터의 게이트 중 적어도 하나에 상기 제어 신호를 결합하고 설정하는 단계
    를 포함하는, 메모리 어레이의 비트 셀들에 액세스하기 위한 방법.
  9. 자기저항 랜덤 액세스 메모리에 있어서,
    어드레싱 가능한 워드 라인들에서의 비트 위치들을 점유하는 자기저항 비트 셀들을 포함하는 메모리 어레이 ― 비트 셀들 각각은 적어도 하나의 자기 터널 접합, 및 비트 라인을 감지 회로에 결합하기 위한 클램핑 스위칭 트랜지스터(clamping switching transistor)에 구동 신호를 인가함으로써 인에이블되는 판독 동작 동안, 연관된 비트 위치에 대한 상기 비트 라인과 소스 라인 사이에 비트 셀을 결합하도록 동작 가능한 비트 셀 스위칭 트랜지스터를 포함하고, 상기 비트 라인 및 상기 소스 라인은 적어도 상기 판독 동작 동안 어드레싱될 때 상기 비트 셀에 판독 전류 진폭에서의 판독 전류를 인가하기 위해 전류 소스로 안내(leading)되고, 상기 비트 라인과 상기 소스 라인은 특성 저항들을 길이의 함수로서 갖고, 상기 비트 셀들은 상기 어레이 내의 비트 셀을 포함하는 어드레싱 가능한 워드 라인의 어레이에서의 위치의 함수로서 상기 감지 회로와 상기 전류 소스로부터 장단간(longer and shorter) 거리에서 상기 비트 라인과 상기 소스 라인 사이에 결합됨 ― ;
    상기 클램핑 스위칭 트랜지스터를 통해 상기 판독 전류 진폭을 인가하면서 상기 비트 셀의 상대적으로 더 높은 저항 RH 상태 및 상대적으로 더 낮은 저항 RL 상태 중 하나를 검출함으로써 상기 비트 셀에 저장된 로직 값을 분별하도록 동작 가능한 감지 회로 - 적어도 상기 클램핑 스위칭 트랜지스터는 상기 어레이 내의 상기 비트 셀의 소스 라인의 저항의 위치의 함수로서 고저간(higher and lower) 구동 신호를 공급하도록 구성되는 가변 구동 제어부에 결합됨 -
    을 포함하는, 자기저항 랜덤 액세스 메모리.
  10. 제 9 항에 있어서,
    상기 어드레싱 가능한 워드 라인들 각각에 대한 적어도 하나의 자기저항 기준 비트 셀을 포함하는 기준 비트 셀 어레이
    를 더 포함하고,
    상기 비트 셀과 상기 기준 비트 셀의 저항들은 상기 감지 회로에 의해 비교되고,
    상기 기준 비트 셀은 기준 클램핑 트랜지스터의 동작을 포함하는 판독 동작들 동안 기준 비트 라인과 기준 소스 라인 사이에 상기 기준 비트 셀을 결합하도록 동작 가능한 기준 비트 셀 스위칭 트랜지스터에 의해 결합되고,
    기준 클램핑 기준 스위칭 트랜지스터는 상기 어레이에서의 워드 라인의 위치의 함수로서 고저간 구동 신호를 공급하도록 구성된 가변 구동 제어부에 결합되는 것인, 자기저항 랜덤 액세스 메모리.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10482959B2 (en) 2016-10-28 2019-11-19 SK Hynix Inc. Electronic device with a reference resistance adjustment block

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299410B2 (en) * 2013-09-04 2016-03-29 Shintaro SAKAI Reading magnetic memory based on regions within a cell array
US9489618B2 (en) * 2014-05-27 2016-11-08 Purdue Research Foudation Electronic comparison systems
US10242313B2 (en) * 2014-07-18 2019-03-26 James LaRue Joint proximity association template for neural networks
TWI688951B (zh) * 2014-10-30 2020-03-21 日商索尼半導體解決方案公司 非揮發性記憶體裝置
CN105006244B (zh) * 2015-05-13 2017-10-10 湖北中部慧易数据科技有限公司 一种信号放大器、磁存储器的读取电路及其操作方法
US9514796B1 (en) * 2015-06-26 2016-12-06 Intel Corporation Magnetic storage cell memory with back hop-prevention
KR102223488B1 (ko) * 2015-07-29 2021-03-08 난테로 인크. 저항성 변화 엘리먼트 어레이들에 대한 ddr 호환 메모리 회로 아키텍처
KR102379705B1 (ko) 2015-08-20 2022-03-28 삼성전자주식회사 그라운드 스위치를 갖는 메모리 장치
KR20170133072A (ko) * 2016-05-25 2017-12-05 삼성전자주식회사 저항성 메모리 장치 및 이를 포함하는 집적 회로
JP2018085155A (ja) * 2016-11-21 2018-05-31 東芝メモリ株式会社 磁気メモリ
KR102384161B1 (ko) 2017-08-24 2022-04-08 삼성전자주식회사 비트 라인 누설 전류에 의한 읽기 페일을 방지하도록 구성되는 메모리 장치 및 그 동작 방법
US10199100B1 (en) * 2017-09-28 2019-02-05 Inston Inc. Sensing circuit and memory using thereof
KR102429905B1 (ko) 2018-01-08 2022-08-05 삼성전자주식회사 리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법
US10854289B2 (en) 2018-05-14 2020-12-01 Samsung Electronics Co., Ltd. Resistive memory device providing reference calibration, and operating method thereof
US11250908B2 (en) * 2018-08-24 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Segmented reference trimming for memory arrays
US10839879B2 (en) * 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Read techniques for a magnetic tunnel junction (MTJ) memory device with a current mirror
CN111724830B (zh) * 2019-03-18 2022-07-26 中芯国际集成电路制造(上海)有限公司 一种电压增强型读出放大电路
US11450357B2 (en) 2019-10-30 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for multiple sense amplifiers of memory device
US11600318B2 (en) 2020-12-17 2023-03-07 Honeywell International Inc. Memory array with reduced leakage current

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120155146A1 (en) 2010-12-20 2012-06-21 Yoshihiro Ueda Resistance-change memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798966A (en) * 1997-03-31 1998-08-25 Intel Corporation Flash memory VDS compensation techiques to reduce programming variability
JP2004158119A (ja) * 2002-11-06 2004-06-03 Sharp Corp 不揮発性半導体記憶装置
JP2009087494A (ja) * 2007-10-02 2009-04-23 Toshiba Corp 磁気ランダムアクセスメモリ
JP5106297B2 (ja) * 2008-07-30 2012-12-26 株式会社東芝 半導体記憶装置
JP5175769B2 (ja) * 2009-02-25 2013-04-03 株式会社東芝 半導体記憶装置
KR20100104624A (ko) 2009-03-18 2010-09-29 삼성전자주식회사 반도체 메모리 소자
KR101194933B1 (ko) * 2010-12-08 2012-10-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR101399230B1 (ko) * 2010-12-08 2014-05-27 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 프로그램 방법 및 비휘발성 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120155146A1 (en) 2010-12-20 2012-06-21 Yoshihiro Ueda Resistance-change memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10482959B2 (en) 2016-10-28 2019-11-19 SK Hynix Inc. Electronic device with a reference resistance adjustment block
US11211121B2 (en) 2016-10-28 2021-12-28 SK Hynix Inc. Resistive storage electronic device for adjusting voltage depending on temeperature

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