KR20100104624A - 반도체 메모리 소자 - Google Patents

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KR20100104624A
KR20100104624A KR1020090023169A KR20090023169A KR20100104624A KR 20100104624 A KR20100104624 A KR 20100104624A KR 1020090023169 A KR1020090023169 A KR 1020090023169A KR 20090023169 A KR20090023169 A KR 20090023169A KR 20100104624 A KR20100104624 A KR 20100104624A
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memory
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cell block
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은성호
오재희
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 메모리 셀이 어레이된 셀 블록과, 그리고 상기 메모리 셀과 전기적으로 연결되어 상기 메모리 셀에 전기적 신호를 제공하는 트랜지스터가 구비된 주변영역을 포함하고, 상기 트랜지스터의 폭은 상기 메모리 셀이 상기 셀 블록에서 차지하는 위치에 의존하여 복수개의 값을 가지도록 달라지는 것을 특징으로 한다.
반도체, 메모리, 저항성 메모리, 트랜지스터, 오버 프로그래밍

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 구체적으로는 저항 산포에 따른 동작 오류를 방지할 수 있는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자는 메모리 셀이 어레이된 셀 블록을 포함하며, 셀 블록 주위에는 메모리 셀에 전기적 신호를 입력하고 출력하는 주변회로가 배치되는 것이 일반적이다. 셀 블록에는 서로 교차하는 복수개의 워드라인과 복수개의 비트라인이 포함되며 그 교차점들에 메모리 셀들이 정의된다.
그런데 주변회로와 메모리 셀 간의 물리적 거리가 다르므로 메모리 셀이 느끼는 저항은 셀 블록에서 차지하는 위치에 따라 달라질 수 있다. 이러한 저항 산포는 동작 오류를 유발할 수 있어 반도체 메모리 소자의 동작 신뢰성을 담보할 수 없을 수 있다. 따라서 메모리 셀의 저항차를 상쇄시킬 수 있는 개선된 구조의 필요성이 대두될 수 있다.
본 발명은 안정적이고 신뢰성있는 동작을 구현시킬 수 있는 반도체 메모리 소자를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자는 주변회로 트랜지스터의 폭을 차등적으로 변경시켜 저항차가 있는 메모리 셀별로 다른 크기의 전류가 제공되도록 구조를 개선시킨 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자는, 메모리 셀이 어레이된 셀 블록; 및 상기 메모리 셀과 전기적으로 연결되어 상기 메모리 셀에 전기적 신호를 제공하는 트랜지스터가 구비된 주변영역을 포함하고, 상기 트랜지스터의 폭은 상기 트랜지스터와 전기적으로 연결된 상기 메모리 셀이 상기 셀 블록에서 차지하는 위치에 따라 달라질 수 있다.
본 실시예에 있어서, 상기 트랜지스터는 상기 주변영역에 상대적으로 가까운 제1 메모리 셀보다 상기 주변영역으로부터 상대적으로 멀리 떨어진 제2 메모리 셀에 상대적으로 큰 크기의 전류를 제공할 수 있다.
본 실시예에 있어서, 상기 제1 메모리 셀에 전기적으로 연결된 트랜지스터의 폭은 상기 제2 메모리 셀에 전기적으로 연결된 트랜지스터의 폭에 비해 더 클 수 있다.
본 실시예에 있어서, 상기 주변영역은 상기 셀 블록의 주위에 L자형으로 배치되어 상기 전기적 신호를 상기 셀 블록을 가로지르는 일방성의 행 및 열 방향으로 제공할 수 있다.
본 실시예에 있어서, 상기 제1 메모리 셀은 상기 셀 블록의 제1 모서리를 차 지하고, 상기 제2 메모리 셀은 상기 제1 모서리와 반대되는 제2 모서리를 차지할 수 있다.
본 실시예에 있어서, 상기 트랜지스터의 폭은 상기 제1 모서리부터 상기 제2 모서리쪽으로 갈수록 커질 수 있다.
본 실시예에 있어서, 상기 주변영역은 상기 셀 블록의 주위에 십자형으로 배치되어 상기 전기적 신호를 상기 셀 블록을 가로지르는 쌍방성의 행 및 열 방향으로 제공할 수 있다.
본 실시예에 있어서, 상기 제1 메모리 셀은 상기 셀 블록의 모서리를 차지하고, 상기 제2 메모리 셀은 상기 셀 블록의 센터를 차지할 수 있다.
본 실시예에 있어서, 상기 트랜지스터의 폭은 상기 셀 블록의 모서리로부터 상기 셀 블록의 센터쪽으로 갈수록 커질 수 있다.
본 실시예에 있어서, 상기 트랜지스터의 폭의 변화는 상기 메모리 셀이 상기 셀 블록에서 차지하는 위치에 의존하여 선형적 혹은 비선형적 형태일 수 있다.
본 실시예에 있어서, 상기 메모리 셀은 전류 인가에 따라 고저항 상태와 저저항 상태로 변화되는 저항성 메모리 셀을 포함할 수 있다.
본 실시예에 있어서, 상기 저항성 메모리 셀은 저항이 가역적으로 변하는 저항 메모리층을 포함하는 저항 메모리(RRAM) 셀; 장벽층을 사이에 두고 자화 배향이 고정된 기준층과 자화 배향이 변하는 데이터층이 적층된 자기 메모리(MRAM) 셀; 및 저항이 높은 비정질 상태와 저항이 낮은 결정질 상태로 가역적으로 상전이되는 상변화층을 포함하는 상변화 메모리(PRAM) 셀 중에서 어느 하나일 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 메모리 소자는, 메모리 셀이 어레이된 셀 블록과; 및 상기 메모리 셀과 전기적으로 연결되어 상기 메모리 셀에 전류를 제공하되, 상대적으로 저항이 높은 메모리 셀에는 상대적으로 큰 크기의 전류를 제공하고 상대적으로 저항이 낮은 메모리 셀에는 상대적으로 작은 크기의 전류를 제공하는 트랜지스터가 구비된 주변영역을 포함할 수 있다.
본 변형 실시예에 있어서, 상기 메모리 셀은 상기 셀 블록에서 차지하는 위치에 따라 저항이 달라지고, 상기 트랜지스터는 상기 메모리 셀의 저항에 따라 폭이 달라질 수 있다.
본 변형 실시예에 있어서, 상기 메모리 셀은 상기 주변영역으로부터 떨어진 거리에 의존하는 저항 차이를 갖고, 상기 트랜지스터는 상기 저항 차이에 의존하는 폭 차이를 가질 수 있다.
본 변형 실시예에 있어서, 상기 셀 블록은 상기 셀 블록을 행 방향으로 가로지는 복수개의 워드라인; 및 상기 셀 블록을 열 방향으로 가로지는 복수개의 비트라인을 포함할 수 있다.
본 변형 실시예에 있어서, 상기 주변영역은 상기 복수개의 워드라인의 일단에 연결되어 상기 워드라인에 전류를 일방향으로 제공하는 복수개의 제1 트랜지스터를 포함하는 제1 주변영역; 및 상기 복수개의 비트라인의 일단에 연결되어 상기 비트라인에 전류를 일방향으로 제공하는 복수개의 제2 트랜지스터를 포함하는 제2 주변영역을 포함하고, 상기 제1 및 제2 주변영역은 상기 셀 블록의 주위에 L자형으 로 배치될 수 있다.
본 변형 실시예에 있어서, 상기 메모리 셀은 상기 제1 및 제2 주변영역에 가장 가깝게 배치되어 상기 셀 블록의 제1 모서리를 차지하며 최소 저항을 갖는 메모리 셀; 및 상기 제1 및 제2 주변영역으로부터 가장 멀리 배치되어 상기 제1 모서리와 반대되는 제2 모서리를 차지하며 최대 저항을 갖는 메모리 셀을 포함할 수 있다.
본 변형 실시예에 있어서, 상기 복수개의 제1 및 제2 트랜지스터는 상기 제1 모서리로부터 상기 제2 모서리로 갈수록 그 폭이 커질 수 있다.
본 변형 실시예에 있어서, 상기 주변영역은 상기 복수개의 워드라인의 양단에 연결되어 상기 워드라인에 전류를 양방향으로 제공하는 복수개의 제1 트랜지스터를 포함하는 제1 주변영역; 및 상기 복수개의 비트라인의 양단에 연결되어 상기 비트라인에 전류를 양방향으로 제공하는 복수개의 제2 트랜지스터를 포함하는 제2 주변영역을 포함하고, 상기 제1 및 제2 주변영역은 상기 셀 블록의 주위에 십자형으로 배치될 수 있다.
본 변형 실시예에 있어서, 상기 메모리 셀은 상기 제1 및 제2 주변영역에 가장 가깝게 배치되어 상기 셀 블록의 모서리들을 차지하며 최소 저항을 갖는 메모리 셀; 및 상기 제1 및 제2 주변영역으로부터 가장 멀리 배치되어 상기 셀 블록의 센터를 차지하며 최대 저항을 갖는 메모리 셀을 포함할 수 있다.
본 변형 실시예에 있어서, 상기 복수개의 제1 및 제2 트랜지스터는 상기 셀 블록의 모서리로부터 상기 셀 블록의 센터로 갈수록 그 폭이 커질 수 있다.
본 발명에 의하면, 메모리 셀이 셀 블록에서 차지하는 위치에 따라 이에 연결된 주변회로 트랜지스터의 폭을 변경시켜 저항 산포에 따른 오버 프로그래밍과 같은 동작 오류를 없애거나 최소화시킬 수 있다. 이와 같이 주변회로에 가까운 메모리 셀보다 주변회로로부터 멀리 떨어진 메모리 셀에 더 큰 전류가 제공되도록 하여 반도체 메모리 소자의 전기적 특성을 개선시키는 효과가 있다.
이하, 본 발명에 따른 반도체 메모리 소자를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예)
도 1a는 본 발명의 제1 실시예에 따른 반도체 메모리 소자를 도시한 레이아웃이다.
도 1a를 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 소자(1)는 복수개의 메모리 셀(105)이 어레이된 셀 블록(100), 그리고 메모리 셀(105)의 동작 에 필요한 전기신호의 입출력을 담당하는 주변회로가 배치된 주변영역(110,120)을 포함할 수 있다.
셀 블록(100)은 대체로 사각형 형태를 가지며, 복수개의 워드라인(WL)과 복수개의 비트라인(BL)이 대체로 수직 교차하고 복수개의 메모리 셀(105)은 그 교차점들에 배치된 것일 수 있다. 복수개의 워드라인(WL)은 셀 블록(100)에서 제1 방향으로 연장되며, 복수개의 비트라인(BL)은 셀 블록(100)에서 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 즉 복수개의 워드라인(WL)이 행(row)을 이루고 복수개의 비트라인(BL)은 열(column)을 이룰 수 있다.
주변영역(110,120)은 셀 블록(100)의 주위에 L자형으로 배치되어 전기적 신호를 셀 블록(100)을 가로지르는 행 및 열 방향으로 제공할 수 있다. 예를 들어 주변영역(110,120)은 셀 블록(100)의 우측에 배치되어 워드라인(WL)에 전기적 신호를 제공하는 트랜지스터(WTi)를 포함하는 주변회로가 배치된 제1 주변영역(110)과, 셀 블록(100)의 하측에 배치되어 비트라인(BL)에 전기적 신호를 제공하는 트랜지스터(BTj)를 포함하는 주변회로가 배치된 제2 주변영역(120)을 포함할 수 있다.
제1 주변영역(110)은 워드라인(WL)과 전기적으로 연결되어 워드라인(WL)에 전류를 제공하는 트랜지스터(RTi: 이하 행트랜지스터)를 포함할 수 있다. 유사하게 제2 주변영역(120)은 비트라인(BL)과 전기적으로 연결되어 비트라인(BL)에 전류를 제공하는 트랜지스터(CTj: 이하 열트랜지스터)를 포함할 수 있다. 여기서, i=1, 2,…, m-1, m이고 j=1, 2,…, n-1, n이다. m과 n은 임의의 자연수이고 서로 동일하거나 다른 수일 수 있다. 워드라인(WL)과 행트랜지스터(RTi)는 동일한 갯수(m)일 수 있고, 비트라인(BLj)과 열트랜지스터(CTj)는 동일한 갯수(n)일 수 있다.
반도체 메모리 소자(1)가 스케일링(scaling)되어 감에 따라 메모리 셀(105)의 동작에 필요한 전류 역시 스케일링되어 대체로 낮은 전류값을 필요로 하게 된다. 그런데, 반도체 메모리 소자(1)의 스케일링에 따라 워드라인(WL)과 비트라인(BL)의 폭은 작아지고 높이는 낮아져 결과적으로 워드라인(WL)과 비트라인(BL)의 저항은 증가하게 된다.
특히 메모리 셀(105)이 차지하는 셀 블록(100) 내에서의 위치에 따라 메모리 셀(105)의 저항은 달라질 수 있는 바, 행트랜지스터(RTi)에 가까운 메모리 셀(105)은 행트랜지스터(RTi)로부터 멀리 떨어져 있는 메모리 셀(105)에 비해 저항이 상대적으로 작을 수 있다. 마찬가지로 열트랜지스터(CTj)에 가까운 메모리 셀(105)은 열트랜지스터(CTj)로부터 멀리 떨어져 있는 메모리 셀(105)에 비해 저항이 상대적으로 작을 수 있다. 이와 같이 주변영역(110,120)에서 바라보는 메모리 셀(105)까지의 저항은 일정하지 아니하고 물리적 거리 차이만큼의 저항 차이가 있을 수 있다.
일례로 복수개의 메모리 셀(105) 중에서 주변영역(110,120)에 가까운 메모리 셀(105a)은 최소 저항을 가질 수 있고, 주변영역(110,120)에서 가장 멀리 떨어진 메모리 셀(105e)은 최대 저항을 가질 수 있다. 셀 블록(100) 전체적으로 살펴보면 셀 블록(100)의 어느 한 모서리, 즉 최소 저항을 갖는 메모리 셀(105a)이 위치한 지점으로부터 대각선상에 있는 반대 모서리, 즉 최대 저항을 갖는 메모리 셀(105e)이 위치한 지점으로 갈수록 메모리 셀(105)의 저항이 증가하는 저항 산포를 가질 수 있다.
상기 저항 산포를 갖는 셀 블록(100)에 전류를 제공하여 프로그래밍 동작을 구현하는 경우 최대 저항을 갖는 메모리 셀(105e)을 기준으로 전류를 제공할 수 있다. 이 경우 최소 저항을 갖는 메모리 셀(105a)을 비롯한 상대적으로 작은 저항을 갖는 메모리 셀(105)에는 과다 전류가 흐르게 되어 원하는 상태 이상으로 문턱 전압을 상승시키는 이른바 오버 프로그래밍(over-programming) 현상이 발생될 수 있다. 오버 프로그래밍은 메모리 셀(105)로 하여금 부정확한 데이터를 저장하도록 하고, 이에 따라 판독 동작시 오류를 유발할 수 있다.
오버 프로그래밍과 같은 동작 오류를 방지하거나 최소화하기 위해 상대적으로 작은 저항을 갖는 메모리 셀(105)에는 가급적 상대적으로 작은 크기의 전류가 제공될 수 있게 하는 것이 바람직하다. 본 발명의 실시예에 의하면, 도 1b 및 1c를 참조하여 후술한 바와 같이, 행트랜지스터(RTi) 및 열트랜지스터(CTj)의 폭을 변경시켜 상대적으로 큰 저항을 갖는 메모리 셀(105)에는 상대적으로 큰 크기의 전류가 제공되고 상대적으로 작은 저항을 갖는 메모리 셀(105)에는 상대적으로 작은 크기의 전류가 제공될 수 있도록 한 것이다. 즉, 주변영역(110,120)은 주변회로로부터 가까운 메모리 셀(105)보다 주변회로로부터 멀리 떨어진 메모리 셀(105)에 더 큰 전류가 제공되도록 설계될 수 있다. 트랜지스터의 폭은 전류의 주된 흐름과 실질적으로 수직한 방향의 길이를 의미하며, 본 명세서에서 트랜지스터의 채널을 지나는 전류와 수직한 방향을 트랜지스터의 폭으로 정의한다.
도 1b는 본 발명의 제1 실시예에 따른 반도체 소자에 있어서 행트랜지스터 폭의 변화를 도시한 그래프이고, 도 1c는 본 발명의 제1 실시예에 따른 반도체 소자에 있어서 열트랜지스터 폭의 변화를 도시한 그래프이다.
도 1b를 도 1a와 같이 참조하면, 행트랜지스터(RTi)는 이에 연결된 메모리 셀(105)이 셀 블록(100)에서 차지하는 위치에 의존하여 그 폭이 변경되도록 설계될 수 있다. 따라서 메모리 셀(105)이 셀 블록(100)에서 차지하는 위치에 따라 메모리 셀(105)에 제공되는 전류의 크기가 변경될 수 있다.
예컨대 행트랜지스터(RTi) 중에서 최소 저항을 갖는 메모리 셀(105a)에 전류를 제공하는 제1 행트랜지스터(RT1)의 폭은 가장 작고, 제2 행트랜지스터(RT2)로부터 제(m-1) 행트랜지스터(RTm-1)로 갈수록 그 폭이 증가되어, 최대 저항을 갖는 메모리 셀(105e)에 전류를 제공하는 제m 행트랜지스터(RTm)의 폭이 가장 크도록 설계될 수 있다. 이에 따라 최소폭을 갖는 제1 행트랜지스터(RT1)에 의해 워드라인(WL)으로 제공되는 전류는 최소값을 갖게 되고, 최대폭을 갖는 제m 행트랜지스터(RTm)에 의해 워드라인(WL)으로 제공되는 전류는 최대값을 가지게 될 수 있다.
행트랜지스터(RTi)의 폭 차이는 메모리 셀(105)의 저항 차이에 의존할 수 있다. 예컨대 메모리 셀(105a)의 저항이 R이고 메모리 셀(105e)의 저항이 2R인 경우, 제1 행트랜지스터(RT1)의 폭은 d이고 제m 행트랜지스터(RTm)의 폭은 2d일 수 있다. 이에 따라 행트랜지스터(RTi)의 폭은 선형적으로 증가할 수 있다.
도 1c를 도 1a와 같이 참조하면, 열트랜지스터(CTj)는 행트랜지스터(RTi)와 마찬가지로 위치에 따라 그 폭이 변경되도록 설계될 수 있다. 예를 들면 열트랜지스터(CTj) 중에서 최소 저항을 갖는 메모리 셀(105a)에 전류를 제공하는 제1 열트랜지스터(CT1)의 폭은 가장 작고, 제2 열트랜지스터(CT2)로부터 제(n-1) 열트랜지스터(CTn-1)로 갈수록 그 폭이 증가되어, 최대 저항을 갖는 메모리 셀(105e)에 전류를 제공하는 제n 열트랜지스터(CTn)의 폭이 가장 크도록 설계될 수 있다. 행트랜지스터(RTi)와 마찬가지로 열트랜지스터(CTj)는 그 폭이 선형적으로 증가할 수 있다.
본 발명의 실시예에 의하면 행트랜지스터(RTi) 및/또는 열트랜지스터(CTj)에 상대적으로 가까운 메모리 셀(105)에 과다 전류가 흐르는 것을 차단시킬 수 있게 된다. 본 발명의 실시예에 있어서 행트랜지스터(RTi) 및 열트랜지스터(CTj)의 폭이 달라질 뿐이며 그 디멘젼(예: 길이, 높이 등)과 비저항, 인가전압 등과 같이 메모리 셀(105)에 제공되는 전류 크기에 영향을 줄 수 있는 인자들은 일정한 경우로 가정한 것이다. 한편, 도 1b 및 1c에서 행트랜지스터(RTi) 및 열트랜지스터(CTj)의 폭의 변화는 일차함수적으로 증가하는 것으로 도시하였으나 이는 일례에 대한 것이며, 이와 다른 형태 가령 구역별로 단계적으로 증가하거나 혹은 지수함수적으로 증가할 수 있다.
도 1a를 다시 참조하면, 행트랜지스터(RTi) 및 열트랜지스터(CTj)의 폭을 이들에 연결된 메모리 셀들(105)의 위치에 따라 변경시킨 구조는 메모리 셀(105)을 통과하는 전류가 큰 쟁점이 될 수 있는 메모리 소자인 경우에 특히 유용할 수 있다. 일례로 반도체 메모리 소자(1)는 전류 인가에 따라 고저항 상태와 저저항 상태 로 변화되고 이를 정보 저장요소로 활용할 수 있는 이른바 저항성 메모리(Resistance Switching Memory)를 포함할 수 있다. 저항성 메모리는 도 2a 내지 2c를 참조하여 후술한 바와 같이 저항 메모리(RRAM), 자기 메모리(MRAM), 상변화 메모리(PRAM) 등을 포함할 수 있다.
(저항성 메모리의 예)
도 2a 내지 2c는 저항성 메모리의 일례를 도시한 사시도이다.
도 2a를 참조하면, 저항성 메모리는 하부전극(12)과 상부전극(14) 사이에 다이오드(16)와 저항 메모리층(18)이 적층된 복수개의 메모리 셀(105)을 포함하는 저항 메모리(10: Resistive RAM)를 포함할 수 있다. 하부전극(12)은 워드라인(WL)에 상당하고 상부전극(14)은 비트라인(BL)에 상당할 수 있다.
다이오드(16)는 특정 방향(순방향)으로만 전류가 흐르게 하며, 순방향의 임계 턴온(turn on) 전압 이하에서는 전류를 흐르지 않게 하므로써 프로그래밍하고자 하는 메모리 셀(105)을 특정하는 이른바 선택소자로 작용할 수 있다. 선택소자로서 다이오드(16) 대신에 트랜지스터를 채용할 수 있다.
저항 메모리층(18)은 저항이 가역적으로 변할 수 있는 2가지 이상의 안정한 저항성 상태를 갖는 물질, 예컨대 고온초전도 물질이나 전이금속산화물 혹은 폴리머 등을 포함할 수 있다. 2가지의 안정한 저항성 상태를 이용하는 저항 메모리 소자의 경우, 저항 메모리층(18)은 전류 인가에 따라 저저항 상태에서 고저항 상태, 혹은 그 반대로 가역적으로 전환될 수 있다. 저항 메모리층(18)의 두 가지의 저항 값은 데이터 "0"과 "1"에 해당하는 비트를 만들게 된다. 즉 저항 메모리층(18)은 정보 저장소자로 작용할 수 있다. 이러한 적용 방식은 3가지 이상의 안정한 저항성 상태를 갖는 다중 레벨 소자에 대해서도 적용 가능하다. 이와 같이 저항 메모리(10)는 전류 인가에 따라 저항 메모리층(18)의 저항 상태가 가역적으로 변화하는 것으로 전류가 쟁점이 되는 반도체 메모리 소자일 수 있다.
도 2b를 참조하면, 저항성 메모리는 하부전극(22)과 상부전극(24) 사이에 장벽층(26)에 의해 분리되는 기준층(25)과 데이터층(27)이 적층된 복수개의 메모리 셀(105)을 포함하는 자기 메모리(20: Magnetic RAM)를 포함할 수 있다. 하부전극(22)은 워드라인(WL)에 상당하고 상부전극(24)은 비트라인(BL)에 상당할 수 있다.
일반적으로 기준층(25)은 고정된 자화 배향을 가지는 강자성체로 형성되고, 데이터층(27)은 자기장에 따라 두 개의 자화 배향을 가질 수 있는 강자성체로 형성될 수 있다. 자기 메모리(20)가 터널링자기저항(TMR) 구조인 경우 장벽층(26)은 알루미늄산화물(예: Al2O3)과 같은 비전도성 유전물로 형성될 수 있고, 거대자기저항(GMAR) 구조인 경우에는 구리(Cu)와 같은 전도성 물질로 형성될 수 있다.
하부전극(22)과 상부전극(24) 각각에 전류를 인가하면 두 개의 자기장이 발생되고, 이들 자기장은 데이터층(27)의 자화를 현재의 배향에서 새로운 배향으로 회전시시킬 수 있다. 데이터층(27)의 자화 배향이 기준층(25)의 자화 배향과 평행(parallel) 혹은 반평행(anti-parallel)인지에 따라 메모리 셀(105)의 저항 상태 가 변경될 수 있다. 일례로 기준층(25)의 자화 배향과 데이터층(27)의 자화 배향이 평행한 경우에는 메모리 셀(105)은 저저항 상태를 가지며, 반평행한 경우에는 고저항 상태를 가질 수 있다. 이러한 메모리 셀(105)이 가지는 두 개의 저항값은 데이터 "0"과 "1"에 해당하는 비트를 만들게 되므로써 정보를 저장할 수 있다. 데이터층(27)의 자화 배향을 변경시킬 수 있는 자기장 및 그 세기는 전류 크기에 의존할 수 있다.
도 2c를 참조하면, 저항성 메모리는 하부전극(32)과 상부전극(34) 사이에 다이오드(35), 하부전극 콘택(36), 상변화층(37), 상부전극 콘택(38)이 적층된 복수개의 메모리 셀(105)을 포함하는 상변화 메모리(Phase change RAM)를 포함할 수 있다. 하부전극(32)은 워드라인(WL)에 상당하고 상부전극(34)은 비트라인(BL)에 상당할 수 있다. 다이오드(35)는 선택소자로서 작용할 수 있으며, 트랜지스터를 선택소자로 채택할 수 있다.
상변화층(37)은 저항이 높은 비정질 상태와 저항이 낮은 결정질 상태로 가역적으로 상전이가 가능한 칼코겐 화합물로 구성될 수 있다. 하부전극 콘택(36)을 통해 상변화층(37)으로 유입된 전류에 의해 상변화층(37)은 가열된다. 이때 상변화층(37)은 가열 온도와 시간에 따라 결정질 상태에서 비정질 상태로 혹은 그 반대로 가역적으로 변화될 수 있다. 이러한 상변화에 따른 저항 차이에 의해 상변화층(37)을 통과하는 전류의 양이 달라지는 것을 이용하여 데이터 "0" 혹은 "1"인지를 판별할 수 있다. 따라서, 상변화층(37)은 정보 저장소자로 활용될 수 있다. 이러한 상변화층(37)의 상전이는 상변화층(37)을 가열시킬 수 있는 전류에 의존할 수 있다. 상술한 내용은 3가지 이상의 안정한 저항 상태를 갖는 다중 레벨 소자에 대해서도 적용 가능하다.
(제2 실시예)
도 3a는 본 발명의 제2 실시예에 따른 반도체 메모리 소자를 도시한 레이아웃이다. 제2 실시예는 제1 실시예와 동일 유사하므로 이하에선 상이한 점에 대해서는 상세히 설명하고 동일한 점에 대해서는 생략하거나 개략적으로 설명하기로 한다.
도 3a를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 소자(2)는 복수개의 메모리 셀(105)이 어레이된 셀 블록(100), 셀 블록(100)의 좌우측에 배치된 제1 주변영역(110,112), 그리고 셀 블록(100)의 상하측에 배치된 제2 주변영역(120,122)을 포함할 수 있다. 복수개의 메모리 셀(105)은 행을 이루는 복수개의 워드라인(WL)과 열을 이루는 복수개의 비트라인(BL)의 교차점에 배치될 수 있다. 제1 실시예와 다르게 주변영역(110-122)은 셀 블록(100)의 주위에 십자형으로 배치되어 있어서 워드라인(WL) 및 비트라인(BL) 각각에 전류를 양방향으로 제공할 수 있다.
제1 주변영역(110,112)은 셀 블록(100)의 좌우측 각각에 배치된 좌측 주변영역(112)과 우측 주변영역(110)을 포함할 수 있다. 우측 주변영역(110)은 워드라인(WL)으로 전류를 제공하는 우측 행트랜지스터(RTi)를 포함하고, 좌측 주변영역(112)은 워드라인(WL)으로 전류를 제공하는 좌측 행트랜지스터(RTi')를 포함할 수 있다. 워드라인(WL)의 우측은 우측 행트랜지스터(RTi)와 전기적으로 연결되고, 워드라인(WL)의 좌측은 좌측 행트랜지스터(RTi')와 전기적으로 연결될 수 있다. 이에 따라 우측 행트랜지스터(RTi)와 좌측 행트랜지스터(RTi')는 서로 마주보며, 워드라인(WL)은 좌우 양측의 행트랜지스터(RTi',RTi) 각각으로부터 전류를 제공받을 수 있다.
제2 주변영역(120,122)은 셀 블록(100)의 상하측 각각에 배치된 상측 주변영역(122)과 하측 주변영역(120)을 포함할 수 있다. 하측 주변영역(120)은 비트라인(BL)으로 전류를 제공하는 하측 열트랜지스터(CTj)를 포함하고, 상측 주변영역(122)은 비트라인(BL)으로 전류를 제공하는 상측 열트랜지스터(CTj')를 포함할 수 있다. 비트라인(BL)의 하측은 하측 열트랜지스터(CTj)와 전기적으로 연결되고, 비트라인(BL)의 상측은 상측 열트랜지스터(CTj')와 전기적으로 연결될 수 있다. 이에 따라 하측 열트랜지스터(CTj)와 상측 열트랜지스터(CTj')는 서로 마주보며, 비트라인(BL)은 상하 양측의 열트랜지스터(CTj',CTj) 각각으로부터 전류를 제공받을 수 있다.
제1 실시예와 유사하게 주변영역(110-122)에서 바라보는 메모리 셀(105)까지의 저항은 일정하지 아니하고 물리적 거리 차이만큼의 저항 차이가 있을 수 있다. 따라서 메모리 셀(105)은 셀 블록(100)에서 차지하는 위치에 따라 저항이 달라질 수 있다. 그러나 제1 실시예와 다르게 주변영역(110-122)이 십자형으로 배치되어 있기 때문에 주변영역(110-122)에 가까운 위치에 배치되어 셀 블록(100)의 모서리를 차지하는 메모리 셀(105)은 다른 지점을 차지하는 메모리 셀(105)에 비해 상대 적으로 낮은 저항을 가지며, 주변영역(110-122)으로부터 멀리 떨어져 배치되어 셀 블록(100)의 센터를 차지하는 메모리 셀(105)은 다른 지점을 차지하는 메모리 셀(105)에 비해 높은 저항을 가질 수 있다.
일례로 셀 블록(100)의 하부 우측 모서리를 점유하는 메모리 셀(105a), 상부 우측 모서리를 점유하는 메모리 셀(105b), 상부 좌측 모서리를 점유하는 메모리 셀(105c), 그리고 하부 좌측 모서리를 점유하는 메모리 셀(105d)은 최소 저항을 가질 수 있다. 이와 다르게 셀 블록(100)의 센터를 점유하는 메모리 셀(105e)은 최대 저항을 가질 수 있다. 셀 블록(100) 전체적으로는 네 모서리로부터 센터쪽으로 갈수록 메모리 셀(105)의 저항이 증가되는 저항 산포를 가질 수 있다.
상기 저항 산포에 의해 발생되는 오버 프로그래밍과 같은 동작 오류를 없애거나 최소화하기 위해, 도 3b 및 3c를 참조하여 후술한 바와 같이, 행트랜지스터(RTi,RTi') 및 열트랜지스터(CTj,CTj')의 폭을 변경시켜 상대적으로 큰 저항을 갖는 메모리 셀(105e)에는 상대적으로 큰 크기의 전류가 제공되고 상대적으로 작은 저항을 갖는 메모리 셀(105a-105d)에는 상대적으로 작은 크기의 전류가 제공될 수 있도록 할 수 있다.
도 3b는 본 발명의 제2 실시예에 따른 반도체 소자에 있어서 행트랜지스터 폭의 변화를 도시한 그래프이고, 도 3c는 본 발명의 제2 실시예에 따른 반도체 소자에 있어서 열트랜지스터 폭의 변화를 도시한 그래프이다.
도 3b를 도 3a와 같이 참조하면, 우측 행트랜지스터(RTi)는 이에 연결된 메모리 셀(105)이 셀 블록(100)에서 차지하는 위치에 의존하여 그 폭이 변경되도록 설계될 수 있다. 예컨대 우측 행트랜지스터(RTi) 중에서 최소 저항을 갖는 메모리 셀(105a,105b) 각각에 전류를 제공하는 제1 행트랜지스터(RT1) 및 제m 행트랜지스터(RTm)의 폭은 가장 작고, 최대 저항을 갖는 메모리 셀(105e)에 전류를 제공하는 중간 행트랜지스터(RTc)의 폭이 가장 크도록 설계될 수 있다. 이에 따라 우측 행트랜지스터(RTi)의 폭 변화는 셀 블록(100)의 모서리에서 센터쪽으로 오르막 경사져 있는 '역 V' 형태와 같이 비선형적일 수 있다.
본 발명의 실시예에 의하면 최소폭을 갖는 제1 행트랜지스터(RT1) 및 제m 행트랜지스터(RTm)에 의해 워드라인(WL)으로 제공되는 전류는 최소값을 갖게 되고, 최대폭을 갖는 중간 행트랜지스터(RTc)에 의해 워드라인(WL)으로 제공되는 전류는 최대값을 가지게 될 수 있다. 결과적으로 메모리 셀(105)이 셀 블록(100)에서 차지하는 위치에 따라 메모리 셀(105)에 제공되는 전류의 크기가 변경될 수 있다.
좌측 행트랜지스터(RTi')의 경우도 이와 마찬가지일 수 있다. 예컨대 좌측 행트랜지스터(RTi') 중에서 최소 저항을 갖는 메모리 셀(105c,105d) 각각에 전류를 제공하는 제1 행트랜지스터(RT1') 및 제m 행트랜지스터(RTm')의 폭은 가장 작고, 최대 저항을 갖는 메모리 셀(105e)에 전류를 제공하는 중간 행트랜지스터(RTc')의 폭이 가장 크도록 설계될 수 있다. 이에 따라 좌측 행트랜지스터(RTi')의 폭 변화는 '역 V' 형태와 같이 비선형적일 수 있다.
도 3c를 도 3a와 같이 참조하면, 하측 열트랜지스터(CTj)는 우측 행트랜지스 터(RTi)와 마찬가지로 그 폭이 변경되어 마치 '역 V' 형태의 비선형적인 폭 변화를 가질 수 있다. 예를 들면 하측 열트랜지스터(CTj) 중에서 최소 저항을 갖는 메모리 셀(105a,105d)에 전류를 제공하는 제1 열트랜지스터(CT1) 및 제n 열트랜지스터(CTn)의 폭은 가장 작고, 최대 저항을 갖는 메모리 셀(105e)에 전류를 제공하는 중간 열트랜지스터(CTc)의 폭이 가장 크도록 설계될 수 있다.
상측 열트랜지스터(CTj')의 경우도 이와 마찬가지로 '역 V' 형태의 비선형적 폭 변화를 가질 수 있다. 일례로 상측 열트랜지스터(CTj') 중에서 최소 저항을 갖는 메모리 셀(105b,105c)에 전류를 제공하는 제1 열트랜지스터(CT1') 및 제n 열트랜지스터(CTn')의 폭은 가장 작고, 최대 저항을 갖는 메모리 셀(105e)에 전류를 제공하는 중간 열트랜지스터(CTc')의 폭이 가장 크도록 설계될 수 있다.
제1 실시예와 마찬가지로, 도 3b 및 3c에서 행트랜지스터(RTi,RTi') 및 열트랜지스터(CTj,CTj')의 폭의 변화를 '역V' 형태로 도시하였으나 이는 일례에 대한 것이며, 이와 다른 형태 가령 구역별로 단계적으로 변화하는 형태이거나 혹은 지수함수적으로 변화하는 형태일 수 있다.
(응용예)
도 4a는 본 발명의 실시예에 따른 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 4a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항성 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 플래시 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 저항성 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 저항성 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 4b는 본 발명의 실시예에 따른 반도체 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 4b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항성 메모리를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 4a를 참조하여 설명한 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 메모리 소자 및 이를 제조하는 반도체 산업에 응용될 수 있다. 또한, 본 발명은 반도체 메모리 소자를 이용하는 전자 기기를 제조하는 제조업에 널리 활용될 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 반도체 메모리 소자를 도시한 레이아웃.
도 1b 및 1c는 본 발명의 제1 실시예에 따른 반도체 메모리 소자에 있어서 주변영역의 트랜지스터의 폭 변화를 도시한 그래프.
도 2a 내지 2c는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 일례를 도시한 사시도.
도 3a는 본 발명의 제2 실시예에 따른 반도체 메모리 소자를 도시한 레이아웃.
도 3b 및 3c는 본 발명의 제2 실시예에 따른 반도체 메모리 소자에 있어서 주변영역의 트랜지스터의 폭 변화를 도시한 그래프.
도 4a 및 4b는 본 발명의 실시예에 따른 반도체 메모리 소자를 구비한 전자기기를 도시한 블록도.
<도면의 주요부분에 대한 부호의 설명>
1,2: 반도체 메모리 소자 10: 저항 메모리(RRAM)
20: 자기 메모리(MRAM) 30: 상변화 메모리(PRAM)
100: 셀 블록 105: 메모리 셀
110,112,120,122: 주변영역 1200: 메모리 카드
1300: 정보 처리 시스템

Claims (20)

  1. 메모리 셀이 어레이된 셀 블록; 및
    상기 메모리 셀과 전기적으로 연결되어 상기 메모리 셀에 전기적 신호를 제공하는 트랜지스터가 구비된 주변영역을 포함하고,
    상기 트랜지스터의 폭은 상기 트랜지스터와 전기적으로 연결된 상기 메모리 셀이 상기 셀 블록에서 차지하는 위치에 따라 달라지는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 트랜지스터는 상기 주변영역에 상대적으로 가까운 제1 메모리 셀보다 상기 주변영역으로부터 상대적으로 멀리 떨어진 제2 메모리 셀에 상대적으로 큰 크기의 전류를 제공하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 메모리 셀에 전기적으로 연결된 트랜지스터의 폭은 상기 제2 메모리 셀에 전기적으로 연결된 트랜지스터의 폭에 비해 더 큰 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 주변영역은 상기 셀 블록의 주위에 L자형으로 배치되어 상기 전기적 신호를 상기 셀 블록을 가로지르는 일방성의 행 및 열 방향으로 제공하는 반도체 메 모리 소자.
  5. 제4항에 있어서,
    상기 제1 메모리 셀은 상기 셀 블록의 제1 모서리를 차지하고, 상기 제2 메모리 셀은 상기 제1 모서리와 반대되는 제2 모서리를 차지하는 반도체 메모리 소자.
  6. 제3항에 있어서,
    상기 주변영역은 상기 셀 블록의 주위에 십자형으로 배치되어 상기 전기적 신호를 상기 셀 블록을 가로지르는 쌍방성의 행 및 열 방향으로 제공하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제1 메모리 셀은 상기 셀 블록의 모서리를 차지하고, 상기 제2 메모리 셀은 상기 셀 블록의 센터를 차지하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 트랜지스터의 폭의 변화는 상기 메모리 셀이 상기 셀 블록에서 차지하는 위치에 의존하여 선형적 혹은 비선형적 형태인 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 메모리 셀은 전류 인가에 따라 고저항 상태와 저저항 상태로 변화되는 저항성 메모리 셀을 포함하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 저항성 메모리 셀은:
    저항이 가역적으로 변하는 저항 메모리층을 포함하는 저항 메모리(RRAM) 셀;
    장벽층을 사이에 두고 자화 배향이 고정된 기준층과 자화 배향이 변하는 데이터층이 적층된 자기 메모리(MRAM) 셀; 및
    저항이 높은 비정질 상태와 저항이 낮은 결정질 상태로 가역적으로 상전이되는 상변화층을 포함하는 상변화 메모리(PRAM) 셀;
    중에서 어느 하나인 반도체 메모리 소자.
  11. 메모리 셀이 어레이된 셀 블록과; 및
    상기 메모리 셀과 전기적으로 연결되어 상기 메모리 셀에 전류를 제공하되, 상대적으로 저항이 높은 메모리 셀에는 상대적으로 큰 크기의 전류를 제공하고 상대적으로 저항이 낮은 메모리 셀에는 상대적으로 작은 크기의 전류를 제공하는 트랜지스터가 구비된 주변영역을;
    포함하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 메모리 셀은 상기 셀 블록에서 차지하는 위치에 따라 저항이 달라지고, 상기 트랜지스터는 상기 메모리 셀의 저항에 따라 폭이 달라지는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 메모리 셀은 상기 주변영역으로부터 떨어진 거리에 의존하는 저항 차이를 갖고, 상기 트랜지스터는 상기 저항 차이에 의존하는 폭 차이를 갖는 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 셀 블록은:
    상기 셀 블록을 행 방향으로 가로지는 복수개의 워드라인; 및
    상기 셀 블록을 열 방향으로 가로지는 복수개의 비트라인을;
    포함하는 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 주변영역은:
    상기 복수개의 워드라인의 일단에 연결되어 상기 워드라인에 전류를 일방향으로 제공하는 복수개의 제1 트랜지스터를 포함하는 제1 주변영역; 및
    상기 복수개의 비트라인의 일단에 연결되어 상기 비트라인에 전류를 일방향으로 제공하는 복수개의 제2 트랜지스터를 포함하는 제2 주변영역을 포함하고,
    상기 제1 및 제2 주변영역은 상기 셀 블록의 주위에 L자형으로 배치된 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 메모리 셀은:
    상기 제1 및 제2 주변영역에 가장 가깝게 배치되어 상기 셀 블록의 제1 모서리를 차지하며 최소 저항을 갖는 메모리 셀; 및
    상기 제1 및 제2 주변영역으로부터 가장 멀리 배치되어 상기 제1 모서리와 반대되는 제2 모서리를 차지하며 최대 저항을 갖는 메모리 셀을;
    포함하는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 복수개의 제1 및 제2 트랜지스터는 상기 제1 모서리로부터 상기 제2 모서리로 갈수록 그 폭이 커지는 반도체 메모리 소자.
  18. 제14항에 있어서,
    상기 주변영역은:
    상기 복수개의 워드라인의 양단에 연결되어 상기 워드라인에 전류를 양방향 으로 제공하는 복수개의 제1 트랜지스터를 포함하는 제1 주변영역; 및
    상기 복수개의 비트라인의 양단에 연결되어 상기 비트라인에 전류를 양방향으로 제공하는 복수개의 제2 트랜지스터를 포함하는 제2 주변영역을 포함하고,
    상기 제1 및 제2 주변영역은 상기 셀 블록의 주위에 십자형으로 배치된 반도체 메모리 소자.
  19. 제18항에 있어서,
    상기 메모리 셀은:
    상기 제1 및 제2 주변영역에 가장 가깝게 배치되어 상기 셀 블록의 모서리들을 차지하며 최소 저항을 갖는 메모리 셀; 및
    상기 제1 및 제2 주변영역으로부터 가장 멀리 배치되어 상기 셀 블록의 센터를 차지하며 최대 저항을 갖는 메모리 셀을;
    포함하는 반도체 메모리 소자.
  20. 제19항에 있어서,
    상기 복수개의 제1 및 제2 트랜지스터는 상기 셀 블록의 모서리로부터 상기 셀 블록의 센터로 갈수록 그 폭이 커지는 반도체 메모리 소자.
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