JPH07122718A - ゲートアレイｌｓｉ回路 - Google Patents
ゲートアレイｌｓｉ回路Info
- Publication number
- JPH07122718A JPH07122718A JP5270141A JP27014193A JPH07122718A JP H07122718 A JPH07122718 A JP H07122718A JP 5270141 A JP5270141 A JP 5270141A JP 27014193 A JP27014193 A JP 27014193A JP H07122718 A JPH07122718 A JP H07122718A
- Authority
- JP
- Japan
- Prior art keywords
- power consumption
- gate array
- circuit
- arranging
- areas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 低消費電力で高速動作を可能とするゲートア
レイＬＳＩ回路を提供する。 【構成】 低消費電力型ＭＯＳＦＥＴを形成するための
配置領域２は同一チップ上の格子状領域の格子目部分に
配設されている。高駆動型ＭＯＳＦＥＴを形成するため
の配置領域３はその格子状領域の格子部分に配設されて
いる。
レイＬＳＩ回路を提供する。 【構成】 低消費電力型ＭＯＳＦＥＴを形成するための
配置領域２は同一チップ上の格子状領域の格子目部分に
配設されている。高駆動型ＭＯＳＦＥＴを形成するため
の配置領域３はその格子状領域の格子部分に配設されて
いる。
Description
【０００１】
【産業上の利用分野】本発明はゲートアレイＬＳＩ回路
に関し、特にＭＯＳＦＥＴで構成されたゲートアレイＬ
ＳＩ回路に関する。
に関し、特にＭＯＳＦＥＴで構成されたゲートアレイＬ
ＳＩ回路に関する。
【０００２】
【従来の技術】従来、この種のゲートアレイＬＳＩ回路
においては、ゲート電極の寸法形状が同一、つまりゲー
ト電極の幅と長さとの比が同一のＭＯＳＦＥＴで構成さ
れたセルを格子状に配置している。
においては、ゲート電極の寸法形状が同一、つまりゲー
ト電極の幅と長さとの比が同一のＭＯＳＦＥＴで構成さ
れたセルを格子状に配置している。
【０００３】
【発明が解決しようとする課題】上述した従来のゲート
アレイＬＳＩ回路では、ゲート電極の寸法形状が同一の
ＭＯＳＦＥＴを格子状に配置しているので、高速動作能
力及び低消費電力という相反する性能の妥協点を探り、
ＭＯＳＦＥＴのゲート電極の寸法形状を決定しなければ
ならない。
アレイＬＳＩ回路では、ゲート電極の寸法形状が同一の
ＭＯＳＦＥＴを格子状に配置しているので、高速動作能
力及び低消費電力という相反する性能の妥協点を探り、
ＭＯＳＦＥＴのゲート電極の寸法形状を決定しなければ
ならない。
【０００４】そのため、高速動作能力を優先してＭＯＳ
ＦＥＴのゲート電極の寸法形状を決定すると、消費電力
が大きくなるという問題がある。また、低消費電力を優
先してＭＯＳＦＥＴのゲート電極の寸法形状を決定する
と、高速動作能力が低下するという問題がある。
ＦＥＴのゲート電極の寸法形状を決定すると、消費電力
が大きくなるという問題がある。また、低消費電力を優
先してＭＯＳＦＥＴのゲート電極の寸法形状を決定する
と、高速動作能力が低下するという問題がある。
【０００５】そこで、本発明の目的は上記問題点を解消
し、低消費電力で高速動作を可能とするゲートアレイＬ
ＳＩ回路を提供することにある。
し、低消費電力で高速動作を可能とするゲートアレイＬ
ＳＩ回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明によるゲートアレ
イＬＳＩ回路は、同一チップ内に混在配置されかつ互い
にゲート電極の寸法形状が異なる第１及び第２のトラン
ジスタ素子を具備している。
イＬＳＩ回路は、同一チップ内に混在配置されかつ互い
にゲート電極の寸法形状が異なる第１及び第２のトラン
ジスタ素子を具備している。
【０００７】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００８】図１は本発明の一実施例によるチップ構成
を示す図である。図において、１は入出力パッド（ＰＡ
Ｄ）及び電源パッド（ＰＡＤ）を、２はゲート電極の幅
と長さとの比が小さい低消費電力型ＭＯＳＦＥＴの配置
領域を、３はゲート電極の幅と長さとの比が大きい高駆
動型ＭＯＳＦＥＴの配置領域を夫々示している。
を示す図である。図において、１は入出力パッド（ＰＡ
Ｄ）及び電源パッド（ＰＡＤ）を、２はゲート電極の幅
と長さとの比が小さい低消費電力型ＭＯＳＦＥＴの配置
領域を、３はゲート電極の幅と長さとの比が大きい高駆
動型ＭＯＳＦＥＴの配置領域を夫々示している。
【０００９】ここで、ＭＯＳＦＥＴのゲート電極の幅を
Ｗとし、長さをＬとした場合、そのＭＯＳＦＥＴの消費
電力はＷ／Ｌに比例し、またＭＯＳＦＥＴの遅延時間は
Ｗ／Ｌに反比例する。
Ｗとし、長さをＬとした場合、そのＭＯＳＦＥＴの消費
電力はＷ／Ｌに比例し、またＭＯＳＦＥＴの遅延時間は
Ｗ／Ｌに反比例する。
【００１０】本発明の一実施例では同一チップ上の領域
を格子状に分割し、低消費電力型ＭＯＳＦＥＴの配置領
域２をその格子状領域の格子目部分に配設し、高駆動型
ＭＯＳＦＥＴの配置領域３をその格子状領域の格子部分
に配設することで、同一チップ上への低消費電力型ＭＯ
ＳＦＥＴと高駆動型ＭＯＳＦＥＴとの混在を実現してい
る。尚、低消費電力型ＭＯＳＦＥＴの配置領域２を格子
部分に、高駆動型ＭＯＳＦＥＴの配置領域３を格子目部
分に夫々配設してもよい。
を格子状に分割し、低消費電力型ＭＯＳＦＥＴの配置領
域２をその格子状領域の格子目部分に配設し、高駆動型
ＭＯＳＦＥＴの配置領域３をその格子状領域の格子部分
に配設することで、同一チップ上への低消費電力型ＭＯ
ＳＦＥＴと高駆動型ＭＯＳＦＥＴとの混在を実現してい
る。尚、低消費電力型ＭＯＳＦＥＴの配置領域２を格子
部分に、高駆動型ＭＯＳＦＥＴの配置領域３を格子目部
分に夫々配設してもよい。
【００１１】図２は本発明の一実施例の具体例を示す図
である。図２（ａ）は本発明の一実施例の具体例の論理
回路を示し、図２（ｂ）は図２（ａ）に示す論理回路の
ＭＯＳＦＥＴによる構成例を示している。
である。図２（ａ）は本発明の一実施例の具体例の論理
回路を示し、図２（ｂ）は図２（ａ）に示す論理回路の
ＭＯＳＦＥＴによる構成例を示している。
【００１２】これらの図において、４，５は入力端子
を、６はアンド回路を、７は出力負荷容量を、８は接地
電極を夫々示している。また、１１，１２，１６はｐチ
ャネル（ｐ−ｃｈ）ＭＯＳＦＥＴを、１３，１４，１７
はｎチャネル（ｎ−ｃｈ）ＭＯＳＦＥＴを、１５は電源
電極を夫々示している。
を、６はアンド回路を、７は出力負荷容量を、８は接地
電極を夫々示している。また、１１，１２，１６はｐチ
ャネル（ｐ−ｃｈ）ＭＯＳＦＥＴを、１３，１４，１７
はｎチャネル（ｎ−ｃｈ）ＭＯＳＦＥＴを、１５は電源
電極を夫々示している。
【００１３】ここで、アンド回路６はｐチャネルＭＯＳ
ＦＥＴ１１，１２，１６と、ｎチャネルＭＯＳＦＥＴ１
３，１４，１７とによって構成されており、入力端子
４，５から入力された信号の論理積演算を行い、その演
算結果を出力負荷容量７側に出力している。
ＦＥＴ１１，１２，１６と、ｎチャネルＭＯＳＦＥＴ１
３，１４，１７とによって構成されており、入力端子
４，５から入力された信号の論理積演算を行い、その演
算結果を出力負荷容量７側に出力している。
【００１４】ゲートアレイＬＳＩの場合、これらｐチャ
ネルＭＯＳＦＥＴ１１，１２，１６とｎチャネルＭＯＳ
ＦＥＴ１３，１４，１７との間の配線長が最短となるよ
うに予めその配置や配線の引き回し形が決まっているの
で、ｐチャネルＭＯＳＦＥＴ１１，１２及びｎチャネル
ＭＯＳＦＥＴ１３，１４の負荷は小さい。よって、ｐチ
ャネルＭＯＳＦＥＴ１１，１２及びｎチャネルＭＯＳＦ
ＥＴ１３，１４は低消費電力型ＭＯＳＦＥＴとして低消
費電力型ＭＯＳＦＥＴの配置領域２に形成している。
ネルＭＯＳＦＥＴ１１，１２，１６とｎチャネルＭＯＳ
ＦＥＴ１３，１４，１７との間の配線長が最短となるよ
うに予めその配置や配線の引き回し形が決まっているの
で、ｐチャネルＭＯＳＦＥＴ１１，１２及びｎチャネル
ＭＯＳＦＥＴ１３，１４の負荷は小さい。よって、ｐチ
ャネルＭＯＳＦＥＴ１１，１２及びｎチャネルＭＯＳＦ
ＥＴ１３，１４は低消費電力型ＭＯＳＦＥＴとして低消
費電力型ＭＯＳＦＥＴの配置領域２に形成している。
【００１５】一方、出力負荷容量７の大きさはアンド回
路６が駆動する次段の数や配線長によって左右されるた
め、出力負荷容量７を駆動するｐチャネルＭＯＳＦＥＴ
１６及びｎチャネルＭＯＳＦＥＴ１７は負荷依存性の低
い高駆動型ＭＯＳＦＥＴとして高駆動型ＭＯＳＦＥＴの
配置領域３に形成している。
路６が駆動する次段の数や配線長によって左右されるた
め、出力負荷容量７を駆動するｐチャネルＭＯＳＦＥＴ
１６及びｎチャネルＭＯＳＦＥＴ１７は負荷依存性の低
い高駆動型ＭＯＳＦＥＴとして高駆動型ＭＯＳＦＥＴの
配置領域３に形成している。
【００１６】上述した如く、本発明の一実施例では負荷
の大小に応じて低消費電力型ＭＯＳＦＥＴと高駆動型Ｍ
ＯＳＦＥＴとを使い分けて回路を構成している。また、
低消費電力型ＭＯＳＦＥＴと高駆動型ＭＯＳＦＥＴとが
チップ上に格子状に混在配置されるので、チップ上の任
意の位置で回路を構成することができる。よって、低消
費電力で、高速動作が可能となる。
の大小に応じて低消費電力型ＭＯＳＦＥＴと高駆動型Ｍ
ＯＳＦＥＴとを使い分けて回路を構成している。また、
低消費電力型ＭＯＳＦＥＴと高駆動型ＭＯＳＦＥＴとが
チップ上に格子状に混在配置されるので、チップ上の任
意の位置で回路を構成することができる。よって、低消
費電力で、高速動作が可能となる。
【００１７】このように、ゲート電極の寸法形状が互い
に異なる低消費電力型ＭＯＳＦＥＴと高駆動型ＭＯＳＦ
ＥＴとを、同一チップ上の格子状領域の格子部分及び格
子目部分に混在配置することによって、出力負荷容量の
大小に応じて、ゲート電極のＷ／Ｌの比が小さい低消費
電力型ＭＯＳＦＥＴとゲート電極のＷ／Ｌの比が大きい
高駆動型ＭＯＳＦＥＴとを使い分けて回路を構成するこ
とが可能となる。よって、低消費電力で高速動作が可能
なゲートアレイＬＳＩ回路を実現することができる。
に異なる低消費電力型ＭＯＳＦＥＴと高駆動型ＭＯＳＦ
ＥＴとを、同一チップ上の格子状領域の格子部分及び格
子目部分に混在配置することによって、出力負荷容量の
大小に応じて、ゲート電極のＷ／Ｌの比が小さい低消費
電力型ＭＯＳＦＥＴとゲート電極のＷ／Ｌの比が大きい
高駆動型ＭＯＳＦＥＴとを使い分けて回路を構成するこ
とが可能となる。よって、低消費電力で高速動作が可能
なゲートアレイＬＳＩ回路を実現することができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極の寸法形状が互いに異なる第１及び第２のトラ
ンジスタ素子を、同一チップ内の格子状領域の格子部分
及び格子目部分に混在配置することによって、低消費電
力で高速動作を可能とするゲートアレイＬＳＩ回路を提
供することができるという効果がある。
ート電極の寸法形状が互いに異なる第１及び第２のトラ
ンジスタ素子を、同一チップ内の格子状領域の格子部分
及び格子目部分に混在配置することによって、低消費電
力で高速動作を可能とするゲートアレイＬＳＩ回路を提
供することができるという効果がある。
【図１】本発明の一実施例によるチップ構成を示す図で
ある。
ある。
【図２】（ａ）は本発明の一実施例の具体例の論理回路
図、（ｂ）は（ａ）に示す論理回路のＭＯＳＦＥＴによ
る構成例を示す図である。
図、（ｂ）は（ａ）に示す論理回路のＭＯＳＦＥＴによ
る構成例を示す図である。
２ 低消費電力型ＭＯＳＦＥＴの配置領域 ３ 高駆動型ＭＯＳＦＥＴの配置領域 ６ アンド回路 ７ 出力負荷容量 １１，１２，１６ ｐチャネルＭＯＳＦＥＴ １３，１４，１７ ｎチャネルＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088 9170−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｇ
Claims (3)
- 【請求項１】 同一チップ内に混在配置されかつ互いに
ゲート電極の寸法形状が異なる第１及び第２のトランジ
スタ素子を有することを特徴とするゲートアレイＬＳＩ
回路。 - 【請求項２】 前記第１のトランジスタ素子は格子状領
域の格子目部分に配置され、前記第２のトランジスタ素
子は前記格子状領域の格子部分に配置されたことを特徴
とする請求項１記載のゲートアレイＬＳＩ回路。 - 【請求項３】 前記第１のトランジスタ素子は前記ゲー
ト電極の幅と長さとの比が小さい低消費電力型のトラン
ジスタ素子から構成され、前記第２のトランジスタ素子
は前記ゲート電極の幅と長さとの比が大きい高駆動型の
トランジスタ素子から構成されるようにしたことを特徴
とする請求項１または請求項２記載のゲートアレイＬＳ
Ｉ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5270141A JPH07122718A (ja) | 1993-10-28 | 1993-10-28 | ゲートアレイｌｓｉ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5270141A JPH07122718A (ja) | 1993-10-28 | 1993-10-28 | ゲートアレイｌｓｉ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122718A true JPH07122718A (ja) | 1995-05-12 |
Family
ID=17482121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5270141A Withdrawn JPH07122718A (ja) | 1993-10-28 | 1993-10-28 | ゲートアレイｌｓｉ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122718A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8493769B2 (en) | 2009-03-18 | 2013-07-23 | Samsung Electronics Co., Ltd. | Memory devices including decoders having different transistor channel dimensions and related devices |
-
1993
- 1993-10-28 JP JP5270141A patent/JPH07122718A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8493769B2 (en) | 2009-03-18 | 2013-07-23 | Samsung Electronics Co., Ltd. | Memory devices including decoders having different transistor channel dimensions and related devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |