JPS63140A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63140A JPS63140A JP14436986A JP14436986A JPS63140A JP S63140 A JPS63140 A JP S63140A JP 14436986 A JP14436986 A JP 14436986A JP 14436986 A JP14436986 A JP 14436986A JP S63140 A JPS63140 A JP S63140A
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- integrated circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 150000003839 salts Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にバイポーラト
ランジスタとＭＯＳ）？ンジスタとが混在するＢｉ−Ｃ
ＭＯＳ集積回路に関する。
ランジスタとＭＯＳ）？ンジスタとが混在するＢｉ−Ｃ
ＭＯＳ集積回路に関する。
ＣＭＯＳ論理回路の負荷層？ｉＩｈ能力を増強する墨を
目的として、同一集積回路装置基板上にバイポーラトラ
ンジスタとＭＯＳトランジスタとを混在させ、バイポー
ラトランジスタをＣＭＯＳ論理回路の出力部に用いる、
いわゆるＢｉ−ＣＭＯＳ集積回路が従来よシ提案されて
いる。すなわち、ＣＭＯＳ論理回路が、負荷が重くなる
Ｋっれて低速になる傾向をバイポー２トランジスタによ
る負荷駆動回路を追加する事によって抑えようとするも
ノテある。第２図（ａ） 、 （ｂ）にＢｉ−ＣＭＯ８
論理回路とＣＭＯ８論理回路の例を、それぞれインバー
タ論理を実現する本のＫついて示す。
目的として、同一集積回路装置基板上にバイポーラトラ
ンジスタとＭＯＳトランジスタとを混在させ、バイポー
ラトランジスタをＣＭＯＳ論理回路の出力部に用いる、
いわゆるＢｉ−ＣＭＯＳ集積回路が従来よシ提案されて
いる。すなわち、ＣＭＯＳ論理回路が、負荷が重くなる
Ｋっれて低速になる傾向をバイポー２トランジスタによ
る負荷駆動回路を追加する事によって抑えようとするも
ノテある。第２図（ａ） 、 （ｂ）にＢｉ−ＣＭＯ８
論理回路とＣＭＯ８論理回路の例を、それぞれインバー
タ論理を実現する本のＫついて示す。
しかしながら、Ｂｉ−ＣＭＯ８論理回路とＣＭＯ８論理
回路とを比較した場合、かならずしもＢｉ−ＣＭＯ８論
理回路の方がＣＭＯ８論理回路よシ高速であるととは限
らない。すなわち、第３図に示すように低負荷の場合、
例えば第３図（ａ）においてはファンアウト数が少ない
場合、また第３図（ｂ）においては配線長の短い場合に
、ＣＭＯ８論理回路の方がＢｉ−ＣＭＯ８論理回路よシ
もブロック当たシの遅延時間が短く、高速動作をすると
いう結果を得る。この事は、低負荷条件で、次段論理ブ
ロックを駆動するために大電流を必要しない時に、その
ブロックを構成するバイポー２ト２ンジスタに構造上寄
生するＰＮ接合の容量を充電する時間が、そのブロック
が次段ブロック及びブロック間配線の容量を充電する時
間に比較して相対的に大きくなシ、結果として単純な構
造のＣＭＯ８論理回路の方が高速になるためでちる。
回路とを比較した場合、かならずしもＢｉ−ＣＭＯ８論
理回路の方がＣＭＯ８論理回路よシ高速であるととは限
らない。すなわち、第３図に示すように低負荷の場合、
例えば第３図（ａ）においてはファンアウト数が少ない
場合、また第３図（ｂ）においては配線長の短い場合に
、ＣＭＯ８論理回路の方がＢｉ−ＣＭＯ８論理回路よシ
もブロック当たシの遅延時間が短く、高速動作をすると
いう結果を得る。この事は、低負荷条件で、次段論理ブ
ロックを駆動するために大電流を必要しない時に、その
ブロックを構成するバイポー２ト２ンジスタに構造上寄
生するＰＮ接合の容量を充電する時間が、そのブロック
が次段ブロック及びブロック間配線の容量を充電する時
間に比較して相対的に大きくなシ、結果として単純な構
造のＣＭＯ８論理回路の方が高速になるためでちる。
−方、Ｂｉ−ＣＭＯ８論理機論理機能クロッ２間によっ
である目的の機能を持つ論理回路を実現し、半導体集積
回路装置を設計しようとする場合、各論理機能ブロック
の負荷はかならずしも高負荷ではない。しかしながら、
従来のＢｉ−ＣＭＯ８論理回路においてはバイポーラト
ランジスタを用いた負荷駆動回路が常に使用されるため
、Ｂｉ−ＣＭＯ８論理回路採用の当初の目的を果たさな
いばか）か、性能を悪化させる原因となる場合が生ずる
。
である目的の機能を持つ論理回路を実現し、半導体集積
回路装置を設計しようとする場合、各論理機能ブロック
の負荷はかならずしも高負荷ではない。しかしながら、
従来のＢｉ−ＣＭＯ８論理回路においてはバイポーラト
ランジスタを用いた負荷駆動回路が常に使用されるため
、Ｂｉ−ＣＭＯ８論理回路採用の当初の目的を果たさな
いばか）か、性能を悪化させる原因となる場合が生ずる
。
またＢｉ−ＣＭＯ８論理集積回路に用いる基本セルはＣ
ＭＯ８論理集積回路に用いる基本セルに比べてバイポー
ラ素子領域が余分についておシ、同等ゲート数のＣＭＯ
８論理集積回路装置と比較すると、チップ面積が大きく
なってしまう、という欠点がある。
ＭＯ８論理集積回路に用いる基本セルに比べてバイポー
ラ素子領域が余分についておシ、同等ゲート数のＣＭＯ
８論理集積回路装置と比較すると、チップ面積が大きく
なってしまう、という欠点がある。
さらに−般にＢｉ−ＣＭＯ８論理回路はＣＭＯ８論理回
路に比べて消費電力が大きいという欠点も有している。
路に比べて消費電力が大きいという欠点も有している。
本発明の半導体集積回路装置は、同−半導体基、板ＫＢ
ｉ−ＣＭＯ８論理機能ブロック及びＣＭＯ８論理機能ブ
ロックを有し、その負荷によって選択使用し、さらに必
要かつ可能な場合は、基板上でＣＭＯ８論理機能ブロッ
クを構成する事によって不必要となったバイポーラ回路
用下地部分を残さず、隣接するブロックをつめて配置す
ることによって実現される。
ｉ−ＣＭＯ８論理機能ブロック及びＣＭＯ８論理機能ブ
ロックを有し、その負荷によって選択使用し、さらに必
要かつ可能な場合は、基板上でＣＭＯ８論理機能ブロッ
クを構成する事によって不必要となったバイポーラ回路
用下地部分を残さず、隣接するブロックをつめて配置す
ることによって実現される。
本発明の半導体集積回路装置は、同一半導体基板にパイ
ポー２トランジスタとＭＯ８）？ンジスタとを合せ持ち
、所望の論理回路を前記トランジスタからなる単位論理
機能ブロック間の接続配線によって構成する半導体集積
回路装置において、出力部にバイポーラトランジスタを
使用する単位論理機能ブロックと、出力部にＭＯＳトラ
ンジスタを使用する単位論理機能ブロックとが混在する
事を特徴とする。
ポー２トランジスタとＭＯ８）？ンジスタとを合せ持ち
、所望の論理回路を前記トランジスタからなる単位論理
機能ブロック間の接続配線によって構成する半導体集積
回路装置において、出力部にバイポーラトランジスタを
使用する単位論理機能ブロックと、出力部にＭＯＳトラ
ンジスタを使用する単位論理機能ブロックとが混在する
事を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例でるシマスタースライ
ス方式＠理集積回路装置に本発明を適用したものの内部
論理回路ブロック領域の一部を概略図として示したもの
である。
ス方式＠理集積回路装置に本発明を適用したものの内部
論理回路ブロック領域の一部を概略図として示したもの
である。
不実施例では、第１図左側ＫＢｉ−ＣＭＯ８論理機能ブ
ロック、同図右側１ｃｃ ＭＯＳ論理機能ブロックを構
成しているが、その各々は第２図＋ａＪ 、 （ｂ）に
示した回路に対応している。これらが使用する下地セル
は共通であ［、ＭＯ８）？ンジスタ１゜２．３、パイポ
ー２トランジスタ１１及び抵抗１２等の素子から構成さ
れ、２層ブロック内配線８．１層ブロック内配線９の配
線パターンのみを変える事によってＢｉ−ＣＭＯ８論理
機能ブロック及びＣＭＯ８論理機能ブロックを実現して
いる。
ロック、同図右側１ｃｃ ＭＯＳ論理機能ブロックを構
成しているが、その各々は第２図＋ａＪ 、 （ｂ）に
示した回路に対応している。これらが使用する下地セル
は共通であ［、ＭＯ８）？ンジスタ１゜２．３、パイポ
ー２トランジスタ１１及び抵抗１２等の素子から構成さ
れ、２層ブロック内配線８．１層ブロック内配線９の配
線パターンのみを変える事によってＢｉ−ＣＭＯ８論理
機能ブロック及びＣＭＯ８論理機能ブロックを実現して
いる。
第４図は、本発明の第２の実施例でろシマスタースライ
ス方式論理集積回路装置に不発明を適用した例であシ、
Ｂｉ−ＣＭＯ８論理機能プロ、り及びＣＭＯ８論理機能
ブロックの両方が実現できる下地セル１４と、ＣＭＯ８
論理機能ブロック専用の下地セル１５０２糧類の下地セ
ルを規則的に同一基板上に並べた論理集積回路装置であ
る。
ス方式論理集積回路装置に不発明を適用した例であシ、
Ｂｉ−ＣＭＯ８論理機能プロ、り及びＣＭＯ８論理機能
ブロックの両方が実現できる下地セル１４と、ＣＭＯ８
論理機能ブロック専用の下地セル１５０２糧類の下地セ
ルを規則的に同一基板上に並べた論理集積回路装置であ
る。
第５図は本発明の第３の実施例でラシ、スタンダードセ
ル方式論理集積回路装置にＢｉ−ＣＭＯ８論理機能ブロ
ック１７とＣＭＯ８論理機能ブロック１８とを混在させ
た論理集積回路装置の論理回路ブロック領域の一部を概
略図として示したものである。このようＫＢｉ−ＣＭＯ
８論理機能プロ。
ル方式論理集積回路装置にＢｉ−ＣＭＯ８論理機能ブロ
ック１７とＣＭＯ８論理機能ブロック１８とを混在させ
た論理集積回路装置の論理回路ブロック領域の一部を概
略図として示したものである。このようＫＢｉ−ＣＭＯ
８論理機能プロ。
り１７とＣＭＯ８論理機能ブロック１８とにそれぞれ専
用の下地を用いる事によシ使用されない下地セル領域が
減少、チップサイズの減少に寄与する。
用の下地を用いる事によシ使用されない下地セル領域が
減少、チップサイズの減少に寄与する。
以上説明したように本発明は、同一チップ上にＢｉ−Ｃ
ＭＯ８論理機能ブＯｙりとＣＭＯ８ｍｙＭ機能ブロック
とを混在させる事により、従来のＢｉ−ＣＭＯ８集積回
路装置に比べてよシ高速で、よシ低消費電力、さらには
よ）高集積化された集積回路装置を提供できる効果を有
する。
ＭＯ８論理機能ブＯｙりとＣＭＯ８ｍｙＭ機能ブロック
とを混在させる事により、従来のＢｉ−ＣＭＯ８集積回
路装置に比べてよシ高速で、よシ低消費電力、さらには
よ）高集積化された集積回路装置を提供できる効果を有
する。
すなわち、本発明においては、ある論理機能ブロックの
負荷が大きい時は、そのブロックｆ：Ｂｉ−ＣＭＯ８論
理機能ブロックとし、ある程度消費電力を犠牲にしても
、その負荷駆動能力を生かして、スピード矢化を防ぎ、
また、負荷が小さい時は、そのブロックをＣＭＯ８ｌｌ
ｉ１ｉ塩機能ブロックとし、スピード及び消費電力をＢ
ｉ−ＣＭＯ８Ａｍ理機能ブロックを用いた時よ）優位に
する。というに、Ｂｉ−ＣＭＯ８論理回路とＣＭＯ３論
理回路が条件に応じて適切に使われるので、従来のすべ
ての論理機能ブロックをＢｉ−ＣＭＯ８論理機能ブロッ
ク構成するＢｉ−ＣＭＯ８論理回路装置に比べて高速化
、低消費電力化されたＢｉ−ＣＭＯ８論理集積回路が条
件に応じて適切に使われるので、従来のすべての論理機
能ブロックをＢｉ−ＣＭＯ８論理機能ブロックで構成す
るＢｉ−ＣＭＯ３論理集積回路装置に比べて高速化、低
消費電力化され九Ｂｉ−ＣＭＯ８＊理楽績回路装置が得
られる効果がある。
負荷が大きい時は、そのブロックｆ：Ｂｉ−ＣＭＯ８論
理機能ブロックとし、ある程度消費電力を犠牲にしても
、その負荷駆動能力を生かして、スピード矢化を防ぎ、
また、負荷が小さい時は、そのブロックをＣＭＯ８ｌｌ
ｉ１ｉ塩機能ブロックとし、スピード及び消費電力をＢ
ｉ−ＣＭＯ８Ａｍ理機能ブロックを用いた時よ）優位に
する。というに、Ｂｉ−ＣＭＯ８論理回路とＣＭＯ３論
理回路が条件に応じて適切に使われるので、従来のすべ
ての論理機能ブロックをＢｉ−ＣＭＯ８論理機能ブロッ
ク構成するＢｉ−ＣＭＯ８論理回路装置に比べて高速化
、低消費電力化されたＢｉ−ＣＭＯ８論理集積回路が条
件に応じて適切に使われるので、従来のすべての論理機
能ブロックをＢｉ−ＣＭＯ８論理機能ブロックで構成す
るＢｉ−ＣＭＯ３論理集積回路装置に比べて高速化、低
消費電力化され九Ｂｉ−ＣＭＯ８＊理楽績回路装置が得
られる効果がある。
さらには、本発明によってＣＭＯ８＠理機能ブロックを
使用する個所の下地セルを小さくする事が可能になるの
で、従来のＢｉ−ＣＭＯ８論理集積回路に比べて集積度
の高い半導体回路装置を得る事が可能になる効果を持つ
。
使用する個所の下地セルを小さくする事が可能になるの
で、従来のＢｉ−ＣＭＯ８論理集積回路に比べて集積度
の高い半導体回路装置を得る事が可能になる効果を持つ
。
第１図は本発明の第１の実施例の平面図、第２図（ａ）
はＢｉ二ＣＭＯＳインバーター理回路の回路図、第２図
（ｂ）はＣＭＯＳインバータ論理回路の回路図、第３図
（ａ）はブロック当たシの遅延時間の負荷依存性をファ
ンアウト数依存性で示したグラフ、第３図（ｂ）はブロ
ック当たシの遅延時間の負荷依存性を配線長依存性で示
したグラフ、第４図は本発明の第２の実施例の平面図、
第５図は本発明の第３の実施例の平面図である。 １°°・°°・ＮｆヤンネルＭＯ８トランジスタ、２・
・・・・・ＰチャンネルＭＯ８）９ンジスタ、３・・・
・・・Ｎチャンネルトランジスタ、４・・・・・・１層
電源供給ライン、５・・・・・・２層電源供給ライン、
６・・・・・・コンタクト、７・・・・・・２層ブロッ
ク内配線、９・・・・・・１層ブロック内配線、１０・
・・・・・パイボー２出力回路用下地領域、１１・・・
・・・バイポーラトランジスタ、１２・・・・・・抵抗
、１３・・・・・・外部端子パッド、１４・・・・・・
Ｂｉ−ＣＭＯ８論理機能ブロック列、１５・・・・・・
ＣＭＯ８論理機能ブロック列、１６・・・・・・外部駆
動回路ブロック列、１７・・・・・・Ｂ ｉ −ＣＭ
ＯＳ論理機能プ。ツク、１８・・・・・・ＣＭ ＯＳ論
理機能ブロック、１９・・・・・・２層ブロック間配線
、２０・・・・・・１層ブロック間配線。 代理人 弁理士 内 原 晋 口 ａ〈 ・ 映 蝋 回
はＢｉ二ＣＭＯＳインバーター理回路の回路図、第２図
（ｂ）はＣＭＯＳインバータ論理回路の回路図、第３図
（ａ）はブロック当たシの遅延時間の負荷依存性をファ
ンアウト数依存性で示したグラフ、第３図（ｂ）はブロ
ック当たシの遅延時間の負荷依存性を配線長依存性で示
したグラフ、第４図は本発明の第２の実施例の平面図、
第５図は本発明の第３の実施例の平面図である。 １°°・°°・ＮｆヤンネルＭＯ８トランジスタ、２・
・・・・・ＰチャンネルＭＯ８）９ンジスタ、３・・・
・・・Ｎチャンネルトランジスタ、４・・・・・・１層
電源供給ライン、５・・・・・・２層電源供給ライン、
６・・・・・・コンタクト、７・・・・・・２層ブロッ
ク内配線、９・・・・・・１層ブロック内配線、１０・
・・・・・パイボー２出力回路用下地領域、１１・・・
・・・バイポーラトランジスタ、１２・・・・・・抵抗
、１３・・・・・・外部端子パッド、１４・・・・・・
Ｂｉ−ＣＭＯ８論理機能ブロック列、１５・・・・・・
ＣＭＯ８論理機能ブロック列、１６・・・・・・外部駆
動回路ブロック列、１７・・・・・・Ｂ ｉ −ＣＭ
ＯＳ論理機能プ。ツク、１８・・・・・・ＣＭ ＯＳ論
理機能ブロック、１９・・・・・・２層ブロック間配線
、２０・・・・・・１層ブロック間配線。 代理人 弁理士 内 原 晋 口 ａ〈 ・ 映 蝋 回
Claims (3)
- （１）同一半導体基板にバイポーラトランジスタとＭＯ
Ｓトランジスタとを合わせ持ち、所望の論理回路を前記
トランジスタからなる単位論理機能ブロック間の接続配
線によって構成する半導体集積回路装置において、出力
部にバイポーラトランジスタを使用する単位論理機能ブ
ロックと、出力部にＭＯＳトランジスタを使用する単位
論理機能ブロックとが混在する事を特徴とする半導体集
積回路装置。 - （２）前記単位論理機能ブロックが配線工程によってバ
イポーラトランジスタとＭＯＳトランジスタ両種を使用
する論理機能ブロックとＭＯＳトランジスタのみを使用
する論理機能ブロックとして選択される事を特徴とする
特許請求の範囲第（１）項記載の半導体集積回路装置。 - （３）前記単位論理機能ブロックが論理部用にＭＯＳト
ランジスタ、出力部用に主としてバイポーラトランジス
タを使用した事を特徴とする特許請求の範囲第（１）項
に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14436986A JPS63140A (ja) | 1986-06-19 | 1986-06-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14436986A JPS63140A (ja) | 1986-06-19 | 1986-06-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63140A true JPS63140A (ja) | 1988-01-05 |
Family
ID=15360512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14436986A Pending JPS63140A (ja) | 1986-06-19 | 1986-06-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63140A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4820529A (en) * | 1986-06-26 | 1989-04-11 | Asahi Denka Kogyo Kabushiki Kaisha | Process for preparing pasty proteinous material or proteinous food from crustaceans |
| JPH01256149A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | ゲートアレイ集積回路 |
| US4957300A (en) * | 1988-12-19 | 1990-09-18 | Storry Joel C | Recreational projectile |
| JPH04168766A (ja) * | 1990-10-31 | 1992-06-16 | Nec Ic Microcomput Syst Ltd | ゲートアレイ |
| US5497014A (en) * | 1993-09-03 | 1996-03-05 | Nec Corporation | BI-CMOS gate array semiconductor integrated circuits and internal cell structure involved in the same |
| US10471482B2 (en) | 2008-04-18 | 2019-11-12 | Oy Halton Group Ltd. | Exhaust apparatus, system, and method for enhanced capture and containment |
-
1986
- 1986-06-19 JP JP14436986A patent/JPS63140A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4820529A (en) * | 1986-06-26 | 1989-04-11 | Asahi Denka Kogyo Kabushiki Kaisha | Process for preparing pasty proteinous material or proteinous food from crustaceans |
| JPH01256149A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | ゲートアレイ集積回路 |
| US4957300A (en) * | 1988-12-19 | 1990-09-18 | Storry Joel C | Recreational projectile |
| JPH04168766A (ja) * | 1990-10-31 | 1992-06-16 | Nec Ic Microcomput Syst Ltd | ゲートアレイ |
| US5497014A (en) * | 1993-09-03 | 1996-03-05 | Nec Corporation | BI-CMOS gate array semiconductor integrated circuits and internal cell structure involved in the same |
| US10471482B2 (en) | 2008-04-18 | 2019-11-12 | Oy Halton Group Ltd. | Exhaust apparatus, system, and method for enhanced capture and containment |
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