JPH0210870A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、固定型記
憶回路を備えたゲートアレイ方式を採用する半導体集積
回路装置に適用して有効な技術に関するものである。

〔従来の技術〕

ゲートアレイ方式を採用する半導体集積回路装置は、規
則的に配列された基本セル内及び基本セル間を複数層の
配線で結線することにより所望の論理回路を構成するこ
とができる。また、ゲートアレイ方式を採用する半導体
集積回路装置は、前記配線の結線パターンを変更するだ
けで前記以外の種々の論理回路を構成することができる
。つまり、この種の半導体集積回路装置は、短期間に多
品種のものを構成することができる特徴がある。

本発明者が開発中のゲートアレイ方式を採用する半導体
集積回路装置は固定型ＲＡ　Ｍ　（ＲａｎｄｏｍＡｃｃ
ｅｓｓ　Ｍｅｍｏｒｙ）を備えている。固定型ＲＡＭは
、それ自体で最適な設計がなされているので、論理回路
を形成する基本セルで構成したＲＡＭに比べて大容量化
を図ることができる。

この開発中の半導体集積回路装置は平面が方形状のチッ
プで構成されており、その方形状の各辺に沿った最外周
部分には外部端子（ポンディングパッド）、その白画に
人出力バッファ回路が配置されている。人出力バッファ
回路で囲まれたチップの中央部分は、前記基本セルが規
則的に配列された論理回路部（ロジック部）である。固
定型ＲＡＭは、チップの方形状の一辺に沿って配列され
た複数の人出力バッファ回路と前記論理回路部との間に
配置されている。

なお、この種の半導体集積回路装置については。

例えば、日経マグロウヒル社発行１日経エレクトロニク
ス、１９８５年６月３日号、第１５１頁乃至第１７７頁
に記載されている。

〔発明が解決しよう東する課題〕

本発明者が開発中あ前記ゲートアレイ方式を採用する半
導体集積回路装置は、論理回路部に２層の配線層（アル
ミニウム配線層）が形成されている。

第１層目の配線形成工程は、主に基本セル内配線や基本
セル間を接続する列方向（又は行方向）の配線を形成し
ている。第２層目の配線形成工程は、主に基本セル間を
接続する行方向（又は列方向）の配線や電源配線を形成
している。これらの配線は、コンピュータを使用した自
動配線システム（ＤＡ：Ｄ　ｅｓｉｇｎ　Ａ　ｕｔｏｍ
ａｔｉｏｎ）で形成されている。固定型ＲＡＭは、メモ
リセルアレイ及びその周辺に沿って配置されたデコーダ
回路、入出力回路等の周辺回路で構成されている。メモ
リセルアレイにはパターンが固定されたワード線やデー
タ線が形成され、同様に周辺回路にはパターンが固定さ
れた配線が形成される。この固定型ＲＡＭに形成される
ワード線、データ線等のパターンが固定された配線は論
理回路部に形成される前記第１層目及び第２層目の配線
形成工程と同一製造工程で形成されている。つまり、固
定型ＲＡＭ領域は、固定型ＲＡＭ以外の配線に対しては
配線禁止領域となっているため、自動配線システムで形
成された信号配線層を形成することができない。このた
め、入出力バッファ回路と論理回路部の所定の論理回路
との間を固定型ＲＡＭが遮る場合、人出力バッファ回路
と論理回路とを接続する信号配線は固定型ＲＡＭを大き
く迂回させなければならない。この信号配線の迂回は、
配線長を必要以上に長くし、信号遅延を誘発するので、
ゲートアレイ方式を採用する固定型ＲＡＭを有する半導
体集積回路装置の動作速度を低下させるという問題があ
った。

本発明の目的は、固定型記憶回路を備えたゲートアレイ
方式を採用する半導体集積回路装置において、動作速度
の高速化を図ることが可能な技術を提供することにある
。

本発明の他の目的は、前記固定型記憶回路を迂回する配
線を低減することによって前記目的を達成することが可
能な技術を提供することにある。

欠発明の他の目的は、前記固定型記憶回路の周辺回路数
を増加することなく、前記目的を達成することが可能な
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

固定型記憶回路を備えたゲートアレイ方式を採用する半
導体集積回路装置において、前記固定型記憶回路のメモ
リセルアレイを複数に分割し、この分割されたメモリセ
ルアレイ間に配線形成領域を構成する。

〔作　　用〕

上述した手段によれば、前記固定型記憶回路を横切る信
号配線を形成し、前記固定型記憶回路を迂回する信号配
線を低減したので、信号の遅延を低減し、半導体集積回
路装置の動作速度の高速化を図ることができる。

以下、本発明の構成について、固定型ＲＡＭを備えたゲ
ートアレイ方式を採用する半導体集積回路装置に本発明
を適用した一実施例とともに説明する。

なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例である固定型ＲＡＭを備えたゲートア
レイ方式を採用する半導体集積回路装置の基本概略構成
を第１図（平面図）で示す。

第１図に示すように、グー１−アレイ方式を採用する半
導体集積回路装置１は平面が方形状のチップ（例えば単
結晶珪素基板）で構成されている。この半導体集積回路
装置１は、方形状の各辺に沿った最外周部分に外部端子
（ポンディングパッド）２゜人出カバソファ回路３の夫
々が複数配置されている。

本実施例の半導体集積回路装置１は２層配線層で論理回
路を組んでおり、前記外部端子２は２層目（又は１層目
）の配線形成工程で形成される配線と同一製造工程で形
成されている。配線層はアルミニウム配線又はアルミニ
ウム合金配線（ＣｕやＳｉが添加されている）で形成さ
れている。

人出カバソファ回路３は１つ（又は複数）の外部端子２
に対応する位置に外部端子２よりも内側に配置されてい
る。人出力バッファ回踏３は、その構成を詳細に示して
いないが、入カバソファ回路用セル及び出力バッファ回
路用セルで構成されている。

入力バッファ回路用セルは、例えば相補型ＭＩＳＦＥＴ
（０ＭＯ５）で４ｉＷ成され、配線形成工程による配線
の結線で入カバソファ回路を構成できるようになってい
る。また、入力バッファ回路用セルは、静電気破壊防止
回路を構成できるように、保護抵抗素子やクランプ用Ｍ
Ｉ　５ＦＥＴを配置している。出力バッフ７回路用セル
は、相補型ＭＩＳＦＥＴ又は及びバイポーラトランジス
タで構成され、配線形成工程による配線の結線で出力バ
ッファ回路を構成できるようになっている。

入力バッファ回路用セル、出力バッファ回路用セルの夫
々の結線は、主に第１層目の配線形成工程によって形成
される配線で行われている。人出カバッファ回路３の上
部には、＠示していないが、第２層目の配線形成工程で
形成された電源配線が延在するように構成されている。

、電源配線は電源電圧配線（ＶＣ，：例えば回路の動作
電圧５［Ｖ］）及び基準電圧配線（ｖｇ−：例えば回路
の接地電位０［Ｖ］）で構成されている。

人出力バッファ回路３で囲まれた半導体集積回路装置１
の中央部分は論理回路を形成する論理回路部Ｌ　ｏｇｉ
ｃである。この論理回路部Ｌ　ｏｇｉｃには基本セル４
が行列状に複数配置されている。列状に配置された複数
の基本セル４は基本セル列５を形成している。基本セル
列５は所定の間隔をおいて行方向に複数配置されている
。基本セル列５間は基本セル４間（論理回路間）を接続
する配線層を形成する配線形成領域（配線チャネル形成
領域）６として使用されている。

前記基本セル４は、第２図（要部平面図）に示すように
、３つのｐチャネルＭＩＳＦＥＴＱｐ及び３つのｎチャ
ネルＭＩ　５ＦＥＴＱｎからなるＣＭＯ８，２つのバイ
ポーラトランジスタＴ、ｒ、２つの抵抗素子Ｒの夫々で
構成されている。

３つのＭＩＳＦＥＴＱＰは、ゲート長方向に隣接する夫
々の一方の半導体領域を一体に構成し、夫々を直列に接
続している。同様に、３つのＭＩＳＦＥＴＱｎは、ゲー
ト長方向に隣接する夫々の一方の半導体領域を一体に構
成し、夫々を直列に接続している。すなわち、この基本
セル４は３人力ＮＡＮＤゲート回路を構成できるように
なっている。また、基本セル４は、前述の３人力ＮＡＮ
Ｄゲート回路に限定されず、２人力ＮＡＮＤゲート回路
、４人力ＮＡＮＤゲート回路を形成できるように構成さ
れている。

バイポーラトランジスタＴｒは、ｎ型コレクタ領域Ｃ，
ｐ型ベース領域Ｂ及びｎ型エミッタ領域からなるｎｐｎ
型で構成されている６ 抵抗素子Ｒは拡散抵抗（又は多結晶珪素膜で形成した抵
抗）で構成されている。

前記基本セル４内は主に第１層目の配線形成工程で形成
される配線によって結線され、この基本セル４は所定の
論理回路又はその一部を構成するようになっている。ま
た、基本セル４上には、第１層目の配線形成工程で形成
される電源配線（図示しない）が列方向に延在するよう
に構成されている。この電源配線は電源電圧配線及び基
準電圧配線で構成されている。

前記基本セル列５間の配線形成領域６は、第１図に示す
ように、主に基本セル４間、基本セル４で形成された論
理回路間等を接続する配線層が形成されるようになって
いる。具体的には配線形成領域６には、第１層目の配線
形成工程で形成される列方向に延在する配線と、第２層
目の配線形成工程で形成される行方向に延在する配線と
が形成されるように構成されている。本実施例の半導体
集積回路装置１の配線形成領域６には１列方向に延在す
る配線が行方向に約５０本捏度形成できるように構成さ
れている。

論理回路部Ｌ　ｏｇｉｃには、行方向に延在し列方向に
所定間隔で配置された複数本の補助用電源配線８Ａが構
成されている。この補助用電源配線８Ａは人出力バッフ
７回路３の上部を延在する電源配線から引き出されてい
る。補助用電源配線８Ａは第２層目の配線形成工程で形
成された配線で形成されている。

固定型ＲＡＭは、半導体集積回路装置１の方形状の一辺
（第１図中右側の一辺）に沿って配列された複数の人出
カバソファ回路３と前記論理回路部Ｌ　ｏｇｉｃとの間
に構成されている。本実施例の固定型ＲＡＭは論理回路
部Ｌ　ｏｇｉｃの約４分の１〜３分の１の比較的大きな
サイズで構成されている。

固定型ＲＡＭは、主に、メモリセルアレイＭ−ＡＲＹを
その中央部分で２つ（複数）に分割した２つの分割メモ
リセルアレイＭ−ＡＲＹ、Ｘデコーダ回路Ｘ−ＤＥＣ，
Ｙデコーダ回路部−ＤＥＣ１入出力回路Ｉ１０で構成さ
れている。分割メモリセルアレイＭ−ＡＲＹの夫々は所
定寸法で前隅して配置されており、この分割メモリセル
アレイＭ−ＡＲＹ間には補助用配線形成領域（補助用配
線チャネル形成領域）６Ａが設けられている。

Ｘデコーダ回路部−ＤＥＣ，Ｙデコーダ回路部−ＤＥＣ
の夫々は、分割されたうちの一方（第１図中上側）の分
割メモリセルアレイＭ−ＡＲＹの上辺に沿って配置され
ている。つまり、Ｘデコーダ回路部−ＤＥＣ，Ｙデコー
ダ回路部−ＤＥＣの夫々は、夫々の分割メモリセルアレ
イＭ−ＡＲＹに共通の周辺回路として構成されている。

これは、１つの固定型ＲＡＭのメモリセルアレイＭ−Ａ
ＲＹを複数に分割しているので１本発明の特有の構成と
なっている。

Ｘデコーダ回路部−ＤＥＣには、夫々の分割メモリセル
アレイＭ−ＡＲＹ及び前記補助用配線形成領域６Ａ上を
行方向に延在するワード線ＷＬが接続されている。ワー
ド線ＷＬは第２層目の配線形成工程で形成される配線で
構成されている。

Ｙデコーダ回路部−ＤＥＣには、夫々の分割メモリセル
アレイＭ−ＡＲＹ上を列方向に延在するデータ線ＤＬが
接続されている。データ線ＤＬは第１層目の配線形成工
程で形成される配線で構成されている。

入出力回路Ｉ１０は、夫々の分割メモリセルアレイＭ−
ＡＲＹの一辺（第１図中布辺）に配置されている。この
入出力回路Ｉ１０には人出力バッファ回路３の上部に延
在する電源配線から引き出された電源配線８Ｂが接続さ
れている。

前記分割メモリセルアレイＭ−ＡＲＹには、第３図（等
価回路図）に示すメモリセルＭＣが行列状に複数配置さ
れている。メモリセルＭＣは６本のワード線ＷＬと２本
のデータ線ＤＬとの交差部分に配置されている。このメ
モリセルＭＣは、４個のインバータ回路と３つのトラン
スミッションゲート回路とで構成されたラッチ型メモリ
セルである。メモリセルＭＣは１つの情報の書込みで２
つの情報の読出しが行えるように構成されている。

前記補助用配線形成領域６Ａは、第１図に示すように、
固定型ＲＡＭで遮られた入出力バッファ回路３と論理回
路部Ｌ　ｏＨｉｃの所定の論理回路との間を接続する信
号配線７を延在できるように構成されている。この信号
配線７は固定型ＲＡＭの略中央部分を列方向に横切るよ
うに延在する。信号配線７は、補助用配線形成領域６Ａ
に延在するワード線ＷＬと短絡せずに交差できるように
、第１層目の配線形成工程で形成された配線で構成され
ている。この信号配線７は、論理回路部Ｌｏｇｉｃに第
１層目の配線形成工程、第２層目の配線形成工程の夫々
で形成される配線と同様に、コンピュータを使用する自
動配線システム（ＤＡ）で形成される（＠合によっては
手動で配線される）。

固定型ＲＡＭの上下の夫々と人出力バツファ回路３との
間の領域６Ｂは、固定型ＲＡＭの周辺回路に接続される
配線を形成したり、方形状の角部分に配置された入出力
バッファ回路３からの信号配線を延在したりする配線形
成領域として使用されている。

このように、固定型ＲＡＭを備えたゲートアレイ方式を
採用する半導体集積回路装置１において、前記固定型Ｒ
ＡＭのメモリセルアレイＭ−ＡＲＹを複数に分割し、こ
の分割されたメモリセルアレイＭ−ＡＲＹ間に補助用配
線形成領域６Ａを構成することにより、前記固定型ＲＡ
Ｍを横切る信号配線７を（ＤＡにて）形成し、前記固定
型ＲＡＭを迂回する信号配線を低減することができるの
で、信号の遅延を低減し、動作速度の高速化を図ること
ができる。

また、１つの固定型ＲＡＭのメモリセルアレイＭ−ＡＲ
Ｙを複数に分割したので、Ｘデコーダ回路部−ＤＥＣ，
Ｙデコーダ回路部−ＤＥＣの夫々の周辺回路数は増加し
ない。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、固定型記憶回路としてＲＯＭ（Ｒｅ
ａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）を備えたゲートアレイ
方式を採用する半導体集積回路装置に適用することがで
きる。

また、本発明は、３層又はそれ以上の配線形成工程で形
成される、ゲートアレイ方式を採用する半導体集積回路
装置に適用することができる。

また１本発明は、基本セル列間に配線形成領域を設けず
に、全面に基本セルを敷き詰めた敷詰方式のゲートアレ
イ方式を採用する半導体集積回路装置に適用することが
できる。

また、本発明は、前記固定型ＲＡＭのメモリセルアレイ
を３つ又はそれ以上の数に分割してもよい。

また、本発明は、°基本セル、固定型記憶回路のメモリ
セルの夫々の設計を要求に応じて初めから行うスタンダ
ードセル方式の半導体集積回路装置に適用することがで
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

固定型記憶回路を備えたゲートアレイ方式を採用する半
導体集積回路装置において、動作速度の高速化を図るこ
とができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるグー１ヘアレイ方式
を採用する半導体集積回路装置の基本概略構成を示す平
面図、 第２図は、前記半導体集積回路装置の論理回路部に配置
された基本セルの要部平面図、第３図は、前記半導体集
積回路装置の固定型ＲＡＭのメモリセルの等価回路図で
ある。 図中、１・・・半導体集積回路装置、２・・・外部端子
、３・・・入出力バッファ回路、４・・・基本セル、６
・・・配線形成領域、６Ａ・・・補助用配線形成領域、
７・・・信号配線、ＭＣ・・・メモリセル、ＤＬ・・・
データ線、ＷＬ・・・ワード線、Ｑｐ、Ｑｎ・＝ＭＩＳ
ＦＥＴ、Ｔｒ・・バイポーラトランジスタである。

Claims (1)

1. 【特許請求の範囲】 １、固定型記憶回路を備えたゲートアレイ方式を採用す
   る半導体集積回路装置において、前記固定型記憶回路の
   メモリセルアレイを複数に分割し、この分割されたメモ
   リセルアレイ間に配線形成領域を構成したことを特徴と
   する半導体集積回路装置。 ２、前記固定型記憶回路は、前記複数に分割されたメモ
   リセルアレイと、この複数のメモリセルアレイに共通に
   設けられたデコーダ回路と、入出力回路とで構成されて
   いることを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置。 ３、前記分割された夫々のメモリセルアレイには第１層
   目配線形成工程で形成されたデータ線が延在し、前記メ
   モリセルアレイ及び分割されたメモリセルアレイ間の配
   線形成領域には第２層目配線形成工程で形成されたワー
   ド線が延在し、前記配線形成領域には第１層目配線形成
   工程で形成された信号配線が延在するように構成されて
   いることを特徴とする特許請求の範囲第１項又は第２項
   に記載の半導体集積回路装置。