JPS5820147B2 - ハンドウタイキオクカイロ - Google Patents

Description

【発明の詳細な説明】 本発明は絶縁ゲート形電界効果トランジスタ（Ｉ ｎ５
ｕｌａｔｅｄ Ｇａｔｅ Ｆ １ｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ略してＩＧ−ＦＥＴと称す）を
用いた半導体記憶回路に関するものである。

一般に、Ｐチャネル形ＩＧ−ＦＥＴ及びＮチャネル形Ｉ
Ｇ−ＦＥＴを同一半導体基板上に作成した相補形メモリ
回路は、ダイナミック形とスタティック形があるが、相
補形回路の特徴である低消費電力性能を効かずためにス
タティック形のメモリが主流を占めている。

ところで相補形回路は低消費電力である反面、スイッチ
ング特性的にはＰチャネルのみの回路、或いはＮチャネ
ルのみの回路に比して低速動作になる場合が多く、特に
電算機メモリのような高速動作を要求されるものには適
用が困難である。

スタティック形メモリのアクセスタイムｔＡＣＣは各回
路ブロックの伝播遅延の総和となり、一般的に次式で表
わすことができる。

ｔＡｃｃ ＝Ａ ｔ ＋Ｃｔ ＋Ｓ ｔ＋θｔ −・−
−−−・・−（ｇこの（１）式においてＡｔはアドレス
及びアドレスデコーダ回路での遅延時間、Ｃｔはメモリ
セルが共通入出力線にデータを読み出すだめの読み出し
時間、Ｓｔは共通入出力線に読み出された情報を検知す
るセンス回路の感度に依存する時間、θｔは出力コント
ロール部及び出力ドライバー回路での遅延時間である。

一方、絶縁ゲート形半導体集積回路の主要々製造技術と
して、そのゲート電極にポリシリコンを用いるシリコン
ゲート技術とゲート電極にアルミを用いるアルミゲート
技術の２つがある。

これらをパターン設計的に見れば、前者の技術の方がポ
リシリコン層が加わるため、後者の技術に比して、配線
の自由度が一層付は加わったことにより効率の良い、高
速動作に適したパターン設計が可能である。

しかし々からシリコンゲート構造は概して複雑で工程も
多く歩留り、コスト的にアルミゲート構造をとる方が有
利になる場合も多い。

第１図はメモリセル群のマトリクスの一例である。

図において１は行（アドレス）デコーダとドライバー回
路、２は行デコーダ出力線、３は入出力線（データバス
）、４はメモリセル、５はｌ１０（入出力）コントロー
ル部とセンスアンプ回路、６は列デコーダとドライバー
回路である。

第２図は上記第１図の１メモリセル部のパターン平面図
で、・・ツチングが施こされている部分がアルミ配線部
である。

図において３□は入出力線、３□はこの出力線と補元関
係にある入出力線で、これら入出力線３１，３□は不純
物拡散層で形成されている。

点線部７は上記メモリセル４のＩＧ−ＦＥＴ、８，９は
電源電圧ｖＤＤ”ＳＳ供給線、１０は配線のコンタクト
部分である。

第３図は上記第２図に対応する回路図を示している。

即ち上記メモリ回路は、行デコーダ出力線２と入出力線
３がマトリックス状に交差し合い、具体的には更に電源
供給線８，９が加わっている。

この回路をアルミゲート構造でパターン配置する際、従
来の相補形メモリ回路でとられている方法は、第２図に
示すように各行のメモリセルにゲート入力として入る行
デコーダ出力線はアルミで、またそれらと直交する入出
力線は拡散（Ｐ 或いはＮ＋）層で配線するやり方で、
このようなパターン・レイアウトのときがコンタクト穴
の数が少なく、また集積度も上がるという利点がある。

ところが動作の高速化という見地から見れば問題が多く
、メモリセルがそのままドライバーとなる入出力線に多
大な抵抗・容量が付随し、前記（１）式のＣｔが犬とな
り、回路の高速動作化には限度があった。

本発明は上記実情に鑑みてなされたもので、従来のパタ
ーン配置のものと同等の集積度を保持しつつ、高速動作
が期待できる半導体記憶回路を提供しようとするもので
ある。

以下第４図を参照して本発明の一実施例を説明する。

本回路の特徴は、行（アドレス）デコーダ出力線と入出
力線（データバス）の交差部またはその付近のみにおい
てこの入出力線を不純物拡散層で形成し、他はアルミ配
線としたことである。

第４図は半導体基板上に形成された本回路のメモリセル
部のパターン平面図で、第２図の部分に相当している。

従って第４図を回路図化すれば、第３図と同等になる。

またハツチングを施こした部分がアルミ配線を示してい
ることは第２図の場合と同じである。

第４゛図において２１はアドレスデコーダ出力線、２２
□は入出力線、２２□はこの入出力線と補元関係にある
入出力線、２２□ａは入出力線２２□が拡散層で形成さ
れた部分、２２□ｂは入出力線２２□が拡散層で形成さ
れた部分である。

点線で囲った部分２３は相補形回路を構成するＰチャネ
ルまたはＮチャネル形ＩＧ−ＦＥＴ、２４，２５は電源
電圧Ｖ （拡散）、Ｖ８ｓＤ 供給線、２６は配線コンタクト部分である。

第４図を見て分ることは次のとおりである。

即ち第２図の従来例では入出力線を拡散で、またデコー
ダ出力線をアルミで形成する構成であるため、入出力線
の抵抗・容量が増大する。

従ってメモリセルがドライバーとなってデータを入出力
線に読み出す構成となり、高速化をはかるためには例え
ばＩＫビットのＲＡＭ（ランダム・アクセス・メモリ）
では１０２４個のメモリセルの面積を太きくしなければ
ならない。

これに対し第４図の場合には、入出力線は、行デコーダ
出力線及び電源線との交差部が拡散部２２□ａ、２２２
ｂで形成され、完全にアルミ化されてはいないが、７０
〜８０％はアルミ化されており、従って従来の入出力線
に拡散層を用いた場合に比べて寄生容量・寄生抵抗は半
分以下に減少し、それだけ高速動作が行なえるようにな
る。

従って本回路のものはパターン面積を小としても高速化
が可能となるものである。

なお、本発明においては電源供給線２４．２５は完全に
アルミで配線すれば充分な電流供給を保証できるが、相
補形回路の利点である低電力性ゆえにわずかな電流供給
でよい場合には、例えば電源供給線のアツベを省略し、
拡散或いは半導体基板から電位をとるようなパターン設
計への変更は容易であり、この場合は集積度が更に向上
するものである。

また実施例では、アドレスデコーダ出力線とデータバス
の交差部において、その部分のデータバス側を拡散層で
形成したが、その反対にアドレスデコーダ出力線側を拡
散で形成してもよい。

以上説明した如く本発明によれば、アドレスデコーダ出
力線とデータバスの交差部まだはその付近のみこれらの
うちの一方を不純物拡散層で形成し、交差部以外のアド
レスデコーダ出力線及びデータバスをアルミで形成した
ので、パターン面積が小でありながら高速動作が可能な
半導体記憶回路が提供できるものである。

【図面の簡単な説明】

第１図はメモリ回路の全体的構成図、第２図は従来のメ
モリセル部のパターン配置図、第３図は同回路図、第４
図は本発明の一実施例のメモリセル部のパターン配置図
である。 ２１・・・アドレスデコーダ出力線、２２□ 、２２２
・・・データバス、２２□ａ、２２□ｂ・・・拡散層、
２３・・・ＩＧ−ＦＥＴ。

Claims (1)

【特許請求の範囲】
1. １ 記憶セルをＰ及びＮチャネル形Ｉ（、−ＦＥＴで形
   成しアドレスデコーダで該デコーダの出力線を選択し該
   出力線と交差するデータバスにデータを読み出す半導体
   記憶回路において、前記アドレスデコーダ出力線とデー
   タバスの交差部またはその付近のみこれらアドレスデコ
   ーダ出力線及びデータバスのうちのいずれか一方を不純
   物拡散層で形成すると共に他方をアルミで形成し、前記
   交差部以外のアドレスデコーダ出力線及びデータバスを
   アルミで形成したことを特徴とする半導体記憶回路。