JP3235544B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にセンスアンプ活性化信号発生回路を構成するＭ
ＯＳトランジスタの配置に関する。
し、特にセンスアンプ活性化信号発生回路を構成するＭ
ＯＳトランジスタの配置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置では多層の低抵抗
金属配線が用いられている。例えばＤＲＡＭにおいて
は、１６ＭＤＲＡＭ以降、アルミ配線や高融点金属配線
といった低抵抗金属配線を２層に積層して用いている。
これに伴い、メモリセルを中心にセンスアンプ、ロウデ
コーダ、カラムデコーダなどが多数配置されたアレイ領
域のレイアウトも変化し、一般的な配置例を図４に示
す。
金属配線が用いられている。例えばＤＲＡＭにおいて
は、１６ＭＤＲＡＭ以降、アルミ配線や高融点金属配線
といった低抵抗金属配線を２層に積層して用いている。
これに伴い、メモリセルを中心にセンスアンプ、ロウデ
コーダ、カラムデコーダなどが多数配置されたアレイ領
域のレイアウトも変化し、一般的な配置例を図４に示
す。
【０００３】図４において、メモリセルが並んだメモリ
セル領域５５、及びセンスアンプＳＡが並んだセンスア
ンプ領域５６が交互に配列してあり、アレイ領域５７の
主要部を形成している。そして、カラムデコーダ５１を
アレイ領域５７の端部に設け、カラムデコーダ５１の出
力であるカラム選択信号５２を２層目（上層）に配した
金属配線でアレイ領域５７内に配置し、各センスアンプ
ＳＡのスイッチングトランジスタＩ／ＯＳＷに接続させ
ている。
セル領域５５、及びセンスアンプＳＡが並んだセンスア
ンプ領域５６が交互に配列してあり、アレイ領域５７の
主要部を形成している。そして、カラムデコーダ５１を
アレイ領域５７の端部に設け、カラムデコーダ５１の出
力であるカラム選択信号５２を２層目（上層）に配した
金属配線でアレイ領域５７内に配置し、各センスアンプ
ＳＡのスイッチングトランジスタＩ／ＯＳＷに接続させ
ている。
【０００４】また、センスアンプ活性化信号を発生する
回路５３はアレイ領域５７の外側の周辺回路領域５８に
配置し、その出力信号であるセンスアンプ活性化信号Ｓ
ＡＰ、ＳＡＮが１層目（下層）に配した金属配線でセン
スアンプ領域５６内に設けられている。
回路５３はアレイ領域５７の外側の周辺回路領域５８に
配置し、その出力信号であるセンスアンプ活性化信号Ｓ
ＡＰ、ＳＡＮが１層目（下層）に配した金属配線でセン
スアンプ領域５６内に設けられている。
【０００５】ところが、この様に２層の低抵抗金属配線
を用いてレイアウトした場合、上層となるカラム選択信
号５２の金属配線の下地絶縁膜を平坦にするため、セン
スアンプ活性化信号ＳＡＰ、ＳＡＮ等の下層の金属配線
層の膜厚を薄くしなければならない。例えば、上層の金
属配線の膜厚が１μｍ程度であるのに対し、下層の金属
配線の膜厚は０．５μｍ程度に摺る必要がある。この結
果、下層の金属配線の寄生抵抗が増大してしまう。
を用いてレイアウトした場合、上層となるカラム選択信
号５２の金属配線の下地絶縁膜を平坦にするため、セン
スアンプ活性化信号ＳＡＰ、ＳＡＮ等の下層の金属配線
層の膜厚を薄くしなければならない。例えば、上層の金
属配線の膜厚が１μｍ程度であるのに対し、下層の金属
配線の膜厚は０．５μｍ程度に摺る必要がある。この結
果、下層の金属配線の寄生抵抗が増大してしまう。
【０００６】センスアンプ活性化信号ＳＡＰ、ＳＡＮに
は多くのセンスアンプＳＡが接続されており（例えば１
６ＭＤＲＡＭでは１０２４台）、センスアンプ動作時に
は大電流が流れるため、上述した寄生抵抗の増大は、セ
ンスアンプＳＡの充放電能力を低下させ、センスアンプ
ＳＡの高速動作、安定動作に悪影響を及ぼす可能性があ
る。
は多くのセンスアンプＳＡが接続されており（例えば１
６ＭＤＲＡＭでは１０２４台）、センスアンプ動作時に
は大電流が流れるため、上述した寄生抵抗の増大は、セ
ンスアンプＳＡの充放電能力を低下させ、センスアンプ
ＳＡの高速動作、安定動作に悪影響を及ぼす可能性があ
る。
【０００７】この様な問題の対策として、センスアンプ
活性化信号ＳＡＰ、ＳＡＮの配線幅を太くすることが行
われているが、これはセンスアンプ寸法の増大をもたら
し、半導体チップの寸法を大きくするという問題を伴
う。特に最近のＤＲＡＭ、例えば６４ＭＤＲＡＭではひ
とつの半導体チップの中に、センスアンプ領域５６が３
４列くらい並んでおり１個のセンスアンプ寸法の増大は
３４倍となって半導体チップの寸法に影響してしまう。
活性化信号ＳＡＰ、ＳＡＮの配線幅を太くすることが行
われているが、これはセンスアンプ寸法の増大をもたら
し、半導体チップの寸法を大きくするという問題を伴
う。特に最近のＤＲＡＭ、例えば６４ＭＤＲＡＭではひ
とつの半導体チップの中に、センスアンプ領域５６が３
４列くらい並んでおり１個のセンスアンプ寸法の増大は
３４倍となって半導体チップの寸法に影響してしまう。
【０００８】このような従来の半導体記憶装置に対し、
前記センスアンプ活性化信号の発生回路を複数個に分割
してセンスアンプの近傍に設けることで、一つのセンス
アンプ活性化信号に接続されるセンスアンプの数を少な
くして充放電電流を減らすとともに、配線長を短くする
事で配線の寄生抵抗を減らそうとするレイアウトが現れ
ている。
前記センスアンプ活性化信号の発生回路を複数個に分割
してセンスアンプの近傍に設けることで、一つのセンス
アンプ活性化信号に接続されるセンスアンプの数を少な
くして充放電電流を減らすとともに、配線長を短くする
事で配線の寄生抵抗を減らそうとするレイアウトが現れ
ている。
【０００９】図５は、センスアンプ活性化信号発生回路
をセンスアンプ領域に設けた第１の方法を示したレイア
ウト図である。（例えば、ＥＳＳＣＣＰＲＯＣＥＥＤＩ
ＮＧＳ，Ｐ４１−４４，１９９３）。図５においては、
４台のセンスアンプＳＡにつき１個づつ、センスアンプ
活性化信号発生回路であるＭＯＳトランジスタ３１、３
２を、それぞれセンスアンプＳＡに隣接して設けてあ
る。ＭＯＳトランジスタ３１、３２のソースは、それぞ
れ接地配線、電源配線である上層の金属配線３９ａ、３
９ｂに接続され、金属配線３９ａ、３９ｂはカラム選択
信号３９ｃ等の間にこれと並行に交互に配置されてい
る。
をセンスアンプ領域に設けた第１の方法を示したレイア
ウト図である。（例えば、ＥＳＳＣＣＰＲＯＣＥＥＤＩ
ＮＧＳ，Ｐ４１−４４，１９９３）。図５においては、
４台のセンスアンプＳＡにつき１個づつ、センスアンプ
活性化信号発生回路であるＭＯＳトランジスタ３１、３
２を、それぞれセンスアンプＳＡに隣接して設けてあ
る。ＭＯＳトランジスタ３１、３２のソースは、それぞ
れ接地配線、電源配線である上層の金属配線３９ａ、３
９ｂに接続され、金属配線３９ａ、３９ｂはカラム選択
信号３９ｃ等の間にこれと並行に交互に配置されてい
る。
【００１０】この様なレイアウトでは、センスアンプ活
性化信号発生回路のＭＯＳトランジスタ３１、３２はそ
れぞれ４台分のセンスアンプＳＡを活性化するればよ
く、それらセンスアンプＳＡに接続される配線を細くす
ることができる。また、前記ＭＯＳトランジスタ３１、
３２のソース側は膜厚の厚い上層の金属配線にすぐ接続
されるため、充放電の能力を大きくすることができる。
性化信号発生回路のＭＯＳトランジスタ３１、３２はそ
れぞれ４台分のセンスアンプＳＡを活性化するればよ
く、それらセンスアンプＳＡに接続される配線を細くす
ることができる。また、前記ＭＯＳトランジスタ３１、
３２のソース側は膜厚の厚い上層の金属配線にすぐ接続
されるため、充放電の能力を大きくすることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、この様
なレイアウトを用いると、新たにセンスアンプ活性化信
号発生のためのＭＯＳトランジスタ３１，３２を挿入し
なければならないので、センスアンプ領域３３の面積が
増大してしまう。
なレイアウトを用いると、新たにセンスアンプ活性化信
号発生のためのＭＯＳトランジスタ３１，３２を挿入し
なければならないので、センスアンプ領域３３の面積が
増大してしまう。
【００１２】６４ＭＤＲＡＭで見積もった場合、当初の
センスアンプ寸法に対し更に７μｍ程度の寸法増大が発
生する。これは、半導体チップの長辺寸法が２３８μｍ
増大することに等しい。
センスアンプ寸法に対し更に７μｍ程度の寸法増大が発
生する。これは、半導体チップの長辺寸法が２３８μｍ
増大することに等しい。
【００１３】このような寸法の増大を防ぐため、別の場
所にセンスアンプ活性化信号発生回路を設ける第２の方
法が提示されている。
所にセンスアンプ活性化信号発生回路を設ける第２の方
法が提示されている。
【００１４】近年のＤＲＡＭでは、ワード線の抵抗を下
げるため、ワード線と並行に低抵抗の金属配線を設け、
メモリセル領域内で所望の間隔毎（例えばセンスアンプ
３２台毎）に接続する事が行われている。この結果、そ
の部分ではメモリセル領域に隙間ができるので、対応す
るセンスアンプ領域にも隙間ができる。
げるため、ワード線と並行に低抵抗の金属配線を設け、
メモリセル領域内で所望の間隔毎（例えばセンスアンプ
３２台毎）に接続する事が行われている。この結果、そ
の部分ではメモリセル領域に隙間ができるので、対応す
るセンスアンプ領域にも隙間ができる。
【００１５】また、６４ＭＤＲＡＭ以降では、ワード線
の選択を階層的に行う方法が採用され上記ワード線と金
属配線との接続部に相当する場所に、ワード線選択回路
を設けたものが現れている。この場合においても、隣接
するセンスアンプ領域には隙間ができ、更にこの場合、
その隙間は上述した単なる接続部に比較して大きくな
る。
の選択を階層的に行う方法が採用され上記ワード線と金
属配線との接続部に相当する場所に、ワード線選択回路
を設けたものが現れている。この場合においても、隣接
するセンスアンプ領域には隙間ができ、更にこの場合、
その隙間は上述した単なる接続部に比較して大きくな
る。
【００１６】ここで述べる第２の方法は、センスアンプ
領域にできた上記隙間に、センスアンプ活性化信号発生
回路を設けるものである。
領域にできた上記隙間に、センスアンプ活性化信号発生
回路を設けるものである。
【００１７】図６はそのようなＤＲＡＭの構成を示した
図である。
図である。
【００１８】図６において、センスアンプ活性化信号発
生回路であるＭＯＳトランジスタ４１、４２は、リード
線の抵抗を下げるためにワード線と低抵抗金属配線が接
続される領域、またはワード線選択回路が配置される領
域４６と隣接するセンスアンプの隙間領域４８に配置さ
れている。また、ＭＯＳトランジスタ４１、４２のソー
スはそれぞれ前記センスアンプ領域４３の隙間４８上を
カラム選択信号４９ｃ等と並行に設けた接地配線４９ａ
及び電源配線４９ｂと接続している。
生回路であるＭＯＳトランジスタ４１、４２は、リード
線の抵抗を下げるためにワード線と低抵抗金属配線が接
続される領域、またはワード線選択回路が配置される領
域４６と隣接するセンスアンプの隙間領域４８に配置さ
れている。また、ＭＯＳトランジスタ４１、４２のソー
スはそれぞれ前記センスアンプ領域４３の隙間４８上を
カラム選択信号４９ｃ等と並行に設けた接地配線４９ａ
及び電源配線４９ｂと接続している。
【００１９】しかしこの場合には、電源配線４９ｂ，接
地配線４９ａを十分な幅をもって配線することができな
い。すなわち、隙間領域４８が単にワード線と低抵抗金
属配線との接続部に離接する時は、その領域の幅は数μ
ｍ程度にしかならない。一方、隙間領域４８がワード線
選択回路４６に隣接する時は、２０〜３０μｍ程度の幅
となるがワード線選択のための信号線も配置されてお
り、電源配線４９ｂ、接地配線４９ａに残された部分は
わずかであるからである。
地配線４９ａを十分な幅をもって配線することができな
い。すなわち、隙間領域４８が単にワード線と低抵抗金
属配線との接続部に離接する時は、その領域の幅は数μ
ｍ程度にしかならない。一方、隙間領域４８がワード線
選択回路４６に隣接する時は、２０〜３０μｍ程度の幅
となるがワード線選択のための信号線も配置されてお
り、電源配線４９ｂ、接地配線４９ａに残された部分は
わずかであるからである。
【００２０】これとは別に、図５で示した第１の方法の
ように、電源配線と接地配線とをカラム選択信号線の間
にそれと並行に交互に設ける方法が考えられる。（例え
ばＩＳＳＣＣ，Ｐ１０８−１０９，ＦＥＢ１９９１） 図７がそのようなＤＲＡＭの構成を示した図である。図
７において、カラム選択信号線４９ｃ等の間に設けられ
た接地配線４９ａと電源配線４９ｂとはそれぞれ、セン
スアンプ領域４３内に設けられた接地配線４４ｃ、電源
配線４５ｃを介してＭＯＳトランジスタ４１、４２に接
続されている。
ように、電源配線と接地配線とをカラム選択信号線の間
にそれと並行に交互に設ける方法が考えられる。（例え
ばＩＳＳＣＣ，Ｐ１０８−１０９，ＦＥＢ１９９１） 図７がそのようなＤＲＡＭの構成を示した図である。図
７において、カラム選択信号線４９ｃ等の間に設けられ
た接地配線４９ａと電源配線４９ｂとはそれぞれ、セン
スアンプ領域４３内に設けられた接地配線４４ｃ、電源
配線４５ｃを介してＭＯＳトランジスタ４１、４２に接
続されている。
【００２１】しかしこの方法だと、センスアンプ領域４
３内に電源配線４５ｃおよび接地配線４４ｃを設けるこ
とになるので、センスアンプ寸法の増大をもたらす。ま
た、センスアンプ領域４３内の配線は下層の金属配線と
なるため、金属配線層の膜厚を薄くすることによる寄生
抵抗増大の問題が発生する。一方寄生抵抗を減らすため
に配線幅を太くすることは、センスアンプ寸法の一層の
増大につながってしまう。
３内に電源配線４５ｃおよび接地配線４４ｃを設けるこ
とになるので、センスアンプ寸法の増大をもたらす。ま
た、センスアンプ領域４３内の配線は下層の金属配線と
なるため、金属配線層の膜厚を薄くすることによる寄生
抵抗増大の問題が発生する。一方寄生抵抗を減らすため
に配線幅を太くすることは、センスアンプ寸法の一層の
増大につながってしまう。
【００２２】本発明の目的は、センスアンプ寸法の増大
を抑えるとともに、センスアンプの充放電能力を向上さ
せ、センスアンプが高速に、かつ安定に動作する半導体
記憶装置を提供することにある。
を抑えるとともに、センスアンプの充放電能力を向上さ
せ、センスアンプが高速に、かつ安定に動作する半導体
記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルからデイジット線に読み出した情報を増
幅するセンスアンプを多数配列してセンスアンプ領域を
形成するとともに、前記センスアンプはＮ型ＭＯＳトラ
ンジスタとＰ型ＭＯＳトランジスタとで構成した半導体
記憶装置において、前記センスアンプ領域を複数に分割
するとともに、前記Ｎ型ＭＯＳトランジスタを活性化す
る信号を発生する回路と、前記Ｐ型ＭＯＳトランジスタ
を活性化する信号を発生する回路のいずれか一方を、分
割したセンスアンプ領域の間の領域に配置し、他方の活
性化信号発生回路をセンスアンプを構成するＭＯＳトラ
ンジスタに隣接してセンスアンプ領域内に配置した構成
とした。
は、メモリセルからデイジット線に読み出した情報を増
幅するセンスアンプを多数配列してセンスアンプ領域を
形成するとともに、前記センスアンプはＮ型ＭＯＳトラ
ンジスタとＰ型ＭＯＳトランジスタとで構成した半導体
記憶装置において、前記センスアンプ領域を複数に分割
するとともに、前記Ｎ型ＭＯＳトランジスタを活性化す
る信号を発生する回路と、前記Ｐ型ＭＯＳトランジスタ
を活性化する信号を発生する回路のいずれか一方を、分
割したセンスアンプ領域の間の領域に配置し、他方の活
性化信号発生回路をセンスアンプを構成するＭＯＳトラ
ンジスタに隣接してセンスアンプ領域内に配置した構成
とした。
【００２４】また、前記分割したセンスアンプ領域の間
の領域が、ワード線と並行に設けた金属配線とワード線
とを所望の間隔毎に接続する領域に隣接する構成とし
た。
の領域が、ワード線と並行に設けた金属配線とワード線
とを所望の間隔毎に接続する領域に隣接する構成とし
た。
【００２５】また、前記分割したセンスアンプ領域の間
の領域が、ワード線を選択駆動する回路を配置した領域
に隣接する構成とした。
の領域が、ワード線を選択駆動する回路を配置した領域
に隣接する構成とした。
【００２６】また、センスアンプを構成するＭＯＳトラ
ンジスタに隣接して配置した前記活性化信号発生回路
が、所望の数のセンスアンプに対して１個の割合で設け
られるという構成を有している。
ンジスタに隣接して配置した前記活性化信号発生回路
が、所望の数のセンスアンプに対して１個の割合で設け
られるという構成を有している。
【００２７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２８】図１は本発明の第１の実施の形態を表わし
た図である。
た図である。
【００２９】図１において、センスアンプを構成するＮ
型ＭＯＳトランジスタの活性化信号発生回路１１はワー
ド線の抵抗を下げるためにワード線と低抵抗金属配線が
接続される領域またはワード線選択回路が配置される領
域１６と隣接するセンスアンプ領域１３間の隙間１８に
配置されている。
型ＭＯＳトランジスタの活性化信号発生回路１１はワー
ド線の抵抗を下げるためにワード線と低抵抗金属配線が
接続される領域またはワード線選択回路が配置される領
域１６と隣接するセンスアンプ領域１３間の隙間１８に
配置されている。
【００３０】そして、Ｎ型ＭＯＳトランジスタの活性化
信号発生回路１１のソースに接続される接地配線は、領
域１６上に設けた上層の金属配線で形成された接地配線
１９ｇにスルーホール１０を介して接続されている。
信号発生回路１１のソースに接続される接地配線は、領
域１６上に設けた上層の金属配線で形成された接地配線
１９ｇにスルーホール１０を介して接続されている。
【００３１】一方、センスアンプを構成するＰ型ＭＯＳ
トランジスタの活性化信号発生回路１２は、分割したセ
ンスアンプ領域１３内に配置される。前記Ｐ型ＭＯＳト
ランジスタの活性化信号発生回路１２のソースに接続さ
れる電源配線は、メモリセル１７上に設けた上層の金属
配線で形成された電源配線１９ｂにスルーホール１０を
介して接続される。
トランジスタの活性化信号発生回路１２は、分割したセ
ンスアンプ領域１３内に配置される。前記Ｐ型ＭＯＳト
ランジスタの活性化信号発生回路１２のソースに接続さ
れる電源配線は、メモリセル１７上に設けた上層の金属
配線で形成された電源配線１９ｂにスルーホール１０を
介して接続される。
【００３２】このようなレイアウトでは、センスアンプ
領域１３内に設けたトランジスタは、Ｐ型ＭＯＳトラン
ジスタ１種類のため、図５で示した従来のレイアウトに
比べセンスアンプ寸法を小さくできる。また、領域１８
に配置したトランジスタもＮ型ＭＯＳトランジスタ１種
類だけのため、ソースに接続する接地配線だけを領域１
６内に配置すればよく、このため、図６に示した従来の
レイアウトに比べて配線幅を太くする事ができ、配線抵
抗の影響を少なくできる。
領域１３内に設けたトランジスタは、Ｐ型ＭＯＳトラン
ジスタ１種類のため、図５で示した従来のレイアウトに
比べセンスアンプ寸法を小さくできる。また、領域１８
に配置したトランジスタもＮ型ＭＯＳトランジスタ１種
類だけのため、ソースに接続する接地配線だけを領域１
６内に配置すればよく、このため、図６に示した従来の
レイアウトに比べて配線幅を太くする事ができ、配線抵
抗の影響を少なくできる。
【００３３】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００３４】図２は本発明の第２の実施の形態を表した
図である。
図である。
【００３５】図２に示す例においては第１の実施の形態
とは逆に、センスアンプを構成するＰ型ＭＯＳトランジ
スタの活性化信号発生回路１２がセンスアンプ領域１３
間の隙間１８に配置してあり、センスアンプを構成する
Ｎ型ＭＯＳトランジスタの活性化信号発生回路１１は分
割したセンスアンプ領域１３内に配置されている。そし
て、前記Ｐ型ＭＯＳトランジスタの活性化信号発生回路
１２のソースに接続される電源配線は、ワード線の抵抗
を下げるためにワード線と低抵抗金属配線が接続される
領域またはワード線選択回路が配置される領域１６上に
設けた上層の金属配線１９ｈからスルーホール１０によ
り、前記Ｐ型ＭＯＳトランジスタの活性化信号発生回路
１２のソースに接続される。
とは逆に、センスアンプを構成するＰ型ＭＯＳトランジ
スタの活性化信号発生回路１２がセンスアンプ領域１３
間の隙間１８に配置してあり、センスアンプを構成する
Ｎ型ＭＯＳトランジスタの活性化信号発生回路１１は分
割したセンスアンプ領域１３内に配置されている。そし
て、前記Ｐ型ＭＯＳトランジスタの活性化信号発生回路
１２のソースに接続される電源配線は、ワード線の抵抗
を下げるためにワード線と低抵抗金属配線が接続される
領域またはワード線選択回路が配置される領域１６上に
設けた上層の金属配線１９ｈからスルーホール１０によ
り、前記Ｐ型ＭＯＳトランジスタの活性化信号発生回路
１２のソースに接続される。
【００３６】一方、前記Ｎ型ＭＯＳトランジスタの活性
化信号発生回路１１のソースに接続される接地配線は、
メモリセル１７上に設けた上層の金属配線１９ａからス
ルーホール１０を介して、前記Ｎ型ＭＯＳトランジスタ
の活性化信号発生回路１１のソースに接続される。そし
て、前記Ｐ型ＭＯＳトランジスタの活性化信号発生回路
１２のソースに接続される電源配線を強化するためにメ
モリセル１７上に設けた上層の金属配線１９ｂとその下
層の金属配線１４ｃとがスルーホール１０を介して接続
されている。そして、下層の金属配線１４ｃはセンスア
ンプを構成するＭＯＳトランジスタの中、Ｐ型ＭＯＳト
ランジスタが形成されるＮ型ウェル領域（図示せず）に
コンタクトホール２０を介して接続されており、更に活
性化信号発生回路１２のソースに接続されている。
化信号発生回路１１のソースに接続される接地配線は、
メモリセル１７上に設けた上層の金属配線１９ａからス
ルーホール１０を介して、前記Ｎ型ＭＯＳトランジスタ
の活性化信号発生回路１１のソースに接続される。そし
て、前記Ｐ型ＭＯＳトランジスタの活性化信号発生回路
１２のソースに接続される電源配線を強化するためにメ
モリセル１７上に設けた上層の金属配線１９ｂとその下
層の金属配線１４ｃとがスルーホール１０を介して接続
されている。そして、下層の金属配線１４ｃはセンスア
ンプを構成するＭＯＳトランジスタの中、Ｐ型ＭＯＳト
ランジスタが形成されるＮ型ウェル領域（図示せず）に
コンタクトホール２０を介して接続されており、更に活
性化信号発生回路１２のソースに接続されている。
【００３７】これにより、センスアンプ領域１３内に新
たに配線を設けることなく前記Ｐ型ＭＯＳトランジスタ
の活性化信号発生回路１２のソースに接続される電源配
線をアレイ領域内で格子状に張り巡らすことができ、充
電能力の強化が可能となる。
たに配線を設けることなく前記Ｐ型ＭＯＳトランジスタ
の活性化信号発生回路１２のソースに接続される電源配
線をアレイ領域内で格子状に張り巡らすことができ、充
電能力の強化が可能となる。
【００３８】すなわち、センスアンプを構成するＮ型Ｍ
ＯＳトランジスタとＰ型ＭＯＳトランジスタの内、一方
のトランジスタを活性化する信号を発生する回路をセン
スアンプ４台に対し１回路の割合でセンスアンプ領域内
に配置し、もう一方のトランジスタを活性化する信号を
発生する回路をセンスアンプ３２台毎に分割しセンスア
ンプ領域間の隙間に配置した場合を考えると、センスア
ンプ領域間の隙間へ配置した活性化信号発生回路は、３
２台分のセンスアンプの充放電を行わなければならな
い。このため、センスアンプ領域内に配置した活性化信
号発生回路に比ベトランジスタのソースに接続する配線
の配線幅を大きくしないと配線自身の寄生抵抗がセンス
アンプ動作上の問題となる恐れがある。
ＯＳトランジスタとＰ型ＭＯＳトランジスタの内、一方
のトランジスタを活性化する信号を発生する回路をセン
スアンプ４台に対し１回路の割合でセンスアンプ領域内
に配置し、もう一方のトランジスタを活性化する信号を
発生する回路をセンスアンプ３２台毎に分割しセンスア
ンプ領域間の隙間に配置した場合を考えると、センスア
ンプ領域間の隙間へ配置した活性化信号発生回路は、３
２台分のセンスアンプの充放電を行わなければならな
い。このため、センスアンプ領域内に配置した活性化信
号発生回路に比ベトランジスタのソースに接続する配線
の配線幅を大きくしないと配線自身の寄生抵抗がセンス
アンプ動作上の問題となる恐れがある。
【００３９】このため、センスアンプ領域間の隙間へ配
置するトランジスタのソースに接続する配線の充放電能
力を何らかの方法で強化する必要がある。
置するトランジスタのソースに接続する配線の充放電能
力を何らかの方法で強化する必要がある。
【００４０】今、一般のＤＲＡＭではＰ型半導体を用い
ているものが多く、センスアンプを構成するＰ型ＭＯＳ
トランジスタはＮ型ウェル内に形成されている。この
時、Ｎ型ウェルに電位を供給するため、電源電位の配線
がＮ型ウェル領域に沿って設けられている。
ているものが多く、センスアンプを構成するＰ型ＭＯＳ
トランジスタはＮ型ウェル内に形成されている。この
時、Ｎ型ウェルに電位を供給するため、電源電位の配線
がＮ型ウェル領域に沿って設けられている。
【００４１】本発明の第２の実施の形態は、このＮ型ウ
ェル用の電源配線をＰ型ＭＯＳトランジスタの活性化信
号発生回路の電源配線の強化に使用したものである。更
に、他の例を図３に示す。図３に示すように、この例で
はセンスアンプ領域１３内に新たに下層の金属配線１５
ｃを設け、接地配線として上層の金属配線１９ａやトラ
ンジスタ１１のソースと接続する。このようにすれば、
接地配線もアレイ領域内で格子状に張り巡らすことがで
き、放電能力の一層の強化が計れる。この時は第１の実
施の形態で示したように、センスアンプのＮ型ＭＯＳト
ランジスタの活性化信号発生回路１２の方をセンスアン
プ領域１３間の隙間１８に配置してもよい。ただし、こ
れら接地配線まで強化する場合はいずれもセンスアンプ
寸法の増大を伴うので、効果の大きさと寸法増大とを比
較して実施するか否かを決める必要がある。
ェル用の電源配線をＰ型ＭＯＳトランジスタの活性化信
号発生回路の電源配線の強化に使用したものである。更
に、他の例を図３に示す。図３に示すように、この例で
はセンスアンプ領域１３内に新たに下層の金属配線１５
ｃを設け、接地配線として上層の金属配線１９ａやトラ
ンジスタ１１のソースと接続する。このようにすれば、
接地配線もアレイ領域内で格子状に張り巡らすことがで
き、放電能力の一層の強化が計れる。この時は第１の実
施の形態で示したように、センスアンプのＮ型ＭＯＳト
ランジスタの活性化信号発生回路１２の方をセンスアン
プ領域１３間の隙間１８に配置してもよい。ただし、こ
れら接地配線まで強化する場合はいずれもセンスアンプ
寸法の増大を伴うので、効果の大きさと寸法増大とを比
較して実施するか否かを決める必要がある。
【００４２】
【発明の効果】第１の効果は、センスアンプを構成する
Ｎ型ＭＯＳトランジスタおよぴＰ型ＭＯＳトランジスタ
を活性化する信号を発生する回路の中のいずれか一方
を、分割したセンスアンプ領域の間の領域に配置し、他
方の活性化信号発生回路をセンスアンプを構成するＭＯ
Ｓトランジスタに隣接して配置したことによりセンスア
ンプ活性化信号発生回路のソースに接続される電源配線
および接地配線抵抗を下げることができる。これによ
り、センスアンプ活性化信号発生回路の充放電能力を向
上できるという点である。
Ｎ型ＭＯＳトランジスタおよぴＰ型ＭＯＳトランジスタ
を活性化する信号を発生する回路の中のいずれか一方
を、分割したセンスアンプ領域の間の領域に配置し、他
方の活性化信号発生回路をセンスアンプを構成するＭＯ
Ｓトランジスタに隣接して配置したことによりセンスア
ンプ活性化信号発生回路のソースに接続される電源配線
および接地配線抵抗を下げることができる。これによ
り、センスアンプ活性化信号発生回路の充放電能力を向
上できるという点である。
【００４３】その理由としては、ワード線の抵抗を下げ
るためにリード線と低抵抗金属配線が接続される領域ま
たはワード線選択回路が配置される隙間領域と隣接する
分割したセンスアンプ領域の間の領域に、センスアンプ
を構成するＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳト
ランジスタを活性化する信号を発生する回路の中のいず
れか一方のみを配置することにより、電源配線および接
地配線のどちらか一方のみを前記隙間領域上に設ければ
よいからである。
るためにリード線と低抵抗金属配線が接続される領域ま
たはワード線選択回路が配置される隙間領域と隣接する
分割したセンスアンプ領域の間の領域に、センスアンプ
を構成するＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳト
ランジスタを活性化する信号を発生する回路の中のいず
れか一方のみを配置することにより、電源配線および接
地配線のどちらか一方のみを前記隙間領域上に設ければ
よいからである。
【００４４】第２の効果は、センスアンプを構成するＰ
型ＭＯＳトランジスタの活性化信号発生回路のソースに
接続される電源配線と前記センスアンプを構成するＰ型
ＭＯＳトランジスタが形成されるＮ型ウェルに電源電位
を供給するための電源配線とを共用することによりアレ
イ領域において電源配線を格子状に張り巡らす事ができ
る。これにより充電能力の強化が可能になるという点で
ある。
型ＭＯＳトランジスタの活性化信号発生回路のソースに
接続される電源配線と前記センスアンプを構成するＰ型
ＭＯＳトランジスタが形成されるＮ型ウェルに電源電位
を供給するための電源配線とを共用することによりアレ
イ領域において電源配線を格子状に張り巡らす事ができ
る。これにより充電能力の強化が可能になるという点で
ある。
【図１】本発明の第１の実施の形態を示したレイアウト
図である。
図である。
【図２】本発明の第２の実施の形態を示したレイアウト
図である。
図である。
【図３】本発明の第３の実施の形態を示したレイアウト
図である。
図である。
【図４】従来の半導体記憶装置の第１の形態を示したレ
イアウト図である。
イアウト図である。
【図５】従来の半導体記憶装置の第２の形態を示したレ
イアウト図である。
イアウト図である。
【図６】従来の半導体記憶装置の第３の形態を示したレ
イアウト図である。
イアウト図である。
【図７】従来の半導体記憶装置の第４の形態を示したレ
イアウト図である。
イアウト図である。
１１、３１、４１ Ｐ型ＭＯＳトランジスタの活性化信
号発生回路 １２、３２、４２ Ｎ型ＭＯＳトランジスタの活性化信
号発生回路 １３、３３、４３ 分割されたセンスアンプ領域 １８、３８、４８ 分割されたセンスアンプ領域の間の
隙間領域 １６、３６、４６ ワード線接続領域、またはワード線
選択回路領域 １７、３７、４７ メモリセル領域 １４ａ、３４ａ、４４ａ Ｐ型ＭＯＳトランジスタの活
性化信号 １４ｂ、３４ｂ、４４ｂ Ｐ型ＭＯＳトランジスタの活
性化信号発生回路制御信号線 １４ｃ、４５ｃ 電源配線（下層の金属配線） １５ａ、３５ａ、４５ａ Ｎ型ＭＯＳトランジスタの活
性化信号 １５ｂ、３５ｂ、４５ｂ Ｎ型ＭＯＳトランジスタの活
性化信号発生回路制御信号線 １５ｃ、４４ｃ 接地配線（下層の金属配線） １９ａ、３９ａ、４９ａ 電源配線（上層の金属配線） １９ｂ、３９ｂ、４９ｂ 接地配線（上層の金属配線） １９ｃ〜１９ｆ、３９ｃ〜３９ｆ、４９ｃ〜４９ｆ カ
ラム選択信号線 １０ スルーホール ２０ コンタクトホール（Ｎ型ウェル内）
号発生回路 １２、３２、４２ Ｎ型ＭＯＳトランジスタの活性化信
号発生回路 １３、３３、４３ 分割されたセンスアンプ領域 １８、３８、４８ 分割されたセンスアンプ領域の間の
隙間領域 １６、３６、４６ ワード線接続領域、またはワード線
選択回路領域 １７、３７、４７ メモリセル領域 １４ａ、３４ａ、４４ａ Ｐ型ＭＯＳトランジスタの活
性化信号 １４ｂ、３４ｂ、４４ｂ Ｐ型ＭＯＳトランジスタの活
性化信号発生回路制御信号線 １４ｃ、４５ｃ 電源配線（下層の金属配線） １５ａ、３５ａ、４５ａ Ｎ型ＭＯＳトランジスタの活
性化信号 １５ｂ、３５ｂ、４５ｂ Ｎ型ＭＯＳトランジスタの活
性化信号発生回路制御信号線 １５ｃ、４４ｃ 接地配線（下層の金属配線） １９ａ、３９ａ、４９ａ 電源配線（上層の金属配線） １９ｂ、３９ｂ、４９ｂ 接地配線（上層の金属配線） １９ｃ〜１９ｆ、３９ｃ〜３９ｆ、４９ｃ〜４９ｆ カ
ラム選択信号線 １０ スルーホール ２０ コンタクトホール（Ｎ型ウェル内）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 11/401 G11C 11/409 H01L 21/8242
Claims (6)
- 【請求項１】 メモリセルが多数配列されたメモリセル
領域と、センスアンプが多数配列されたセンスアンプ領
域とで構成した半導体記憶装置において、 前記メモリセル領域は、ワード線を駆動する回路が配置
された領域、またはワード線の抵抗を下げるためにワー
ド線と低抵抗金属配線が接続される領域により複数に分
割され、前記センスアンプ領域は、分割された前記メモ
リセル領域に対応して分割され、前記センスアンプを活
性化させるＮ型ＭＯＳトランジスタと、Ｐ型ＭＯＳトラ
ンジスタと のいずれか一方を、分割した前記センスアン
プ領域の間の領域に配置し、他方を分割された前記メモ
リセル領域に隣接した前記センスアンプ領域内に配置し
たことを特徴とする半導体記憶装置。 - 【請求項２】 前記Ｎ型ＭＯＳトランジスタと、Ｐ型Ｍ
ＯＳトランジスタとのソースに接続される各々の配線
は、カラム選択信号線と並行に配置された各々の他層の
金属配線とスルホールを介して接続され、格子状に張り
巡らされたことを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】 前記Ｎ型ＭＯＳトランジスタと、Ｐ型Ｍ
ＯＳトランジスタとのソースに接続される配線は下層の
低抵抗金属配線であり、上層の金属配線とスルホールを
介して接続され、格子状に張り巡らされたことを特徴と
する請求項１または２記載の半導体記憶装置。 - 【請求項４】 前記センスアンプを活性化するＭＯＳト
ランジスタを、所望の数のセンスアンプに対して１個の
割合で設けたことを特徴とする請求項１ないし３のいず
れか１項に記載の半導体記憶装置。 - 【請求項５】 前記Ｎ型ＭＯＳトランジスタを、分割し
た前記センスアンプ領域の間の領域に配置し、かつ前記
Ｐ型ＭＯＳトランジスタを、分割された前記メモリセル
領域に隣接した前記センスアンプ領域内に配置したこと
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】 前記Ｎ型ＭＯＳトランジスタを、分割さ
れた前記メモリセル領域に隣接した前記センスアンプ領
域内に配置し、かつ前記Ｐ型ＭＯＳトランジスタを、分
割した前記センスアンプ領域の間の領域に配置したこと
を特徴とする請求項１記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29679097A JP3235544B2 (ja) | 1997-10-29 | 1997-10-29 | 半導体記憶装置 |
| US09/179,853 US5999436A (en) | 1997-10-29 | 1998-10-28 | Semiconductor storage apparatus having an activation signal generating circuitry disposed both on the inside and in between the sense amplifier areas |
| KR1019980045381A KR100281666B1 (ko) | 1997-10-29 | 1998-10-28 | 반도체 기억 장치 |
| CN98123556A CN1127766C (zh) | 1997-10-29 | 1998-10-29 | 半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29679097A JP3235544B2 (ja) | 1997-10-29 | 1997-10-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135744A JPH11135744A (ja) | 1999-05-21 |
| JP3235544B2 true JP3235544B2 (ja) | 2001-12-04 |
Family
ID=17838173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29679097A Expired - Fee Related JP3235544B2 (ja) | 1997-10-29 | 1997-10-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5999436A (ja) |
| JP (1) | JP3235544B2 (ja) |
| KR (1) | KR100281666B1 (ja) |
| CN (1) | CN1127766C (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102195321B1 (ko) * | 2016-08-31 | 2020-12-24 | 마이크론 테크놀로지, 인크 | 감지 증폭기 구성물 |
| US11211384B2 (en) | 2017-01-12 | 2021-12-28 | Micron Technology, Inc. | Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry |
| US10839861B2 (en) * | 2018-01-26 | 2020-11-17 | Arm Limited | Routing structures for memory applications |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0164391B1 (ko) * | 1995-06-29 | 1999-02-18 | 김광호 | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 |
-
1997
- 1997-10-29 JP JP29679097A patent/JP3235544B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-28 US US09/179,853 patent/US5999436A/en not_active Expired - Lifetime
- 1998-10-28 KR KR1019980045381A patent/KR100281666B1/ko not_active IP Right Cessation
- 1998-10-29 CN CN98123556A patent/CN1127766C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100281666B1 (ko) | 2001-03-02 |
| CN1216861A (zh) | 1999-05-19 |
| JPH11135744A (ja) | 1999-05-21 |
| US5999436A (en) | 1999-12-07 |
| CN1127766C (zh) | 2003-11-12 |
| KR19990037450A (ko) | 1999-05-25 |
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