JPH11135744A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH11135744A JPH11135744A JP9296790A JP29679097A JPH11135744A JP H11135744 A JPH11135744 A JP H11135744A JP 9296790 A JP9296790 A JP 9296790A JP 29679097 A JP29679097 A JP 29679097A JP H11135744 A JPH11135744 A JP H11135744A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- region
- mos transistor
- circuit
- type mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 229910052751 metal Inorganic materials 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims abstract description 39
- 230000003213 activating effect Effects 0.000 claims abstract description 20
- 230000004913 activation Effects 0.000 claims description 37
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 22
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims 1
- 238000007599 discharging Methods 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
つのセンスアンプ活性化信号に接続されるセンスアンプ
の数を少なくし、かつ配線長さを短縮させる。更に、セ
ンスアンプ活性化信号発生回路の充放電能力を大きくす
る。 【解決手段】 センスアンプを構成するN型MOSトラ
ンジスタ、あるいはP型MOSトランジスタを活性化す
る信号を発生する回路の内のいずれか一方を、分割した
センスアンプ領域の間の領域に配置し、他方の活性化信
号発生回路を、センスアンプを構成するMOSトランジ
スタに隣接して配置する。これにより、センスアンプの
寸法増大を最小限に抑え、一つのセンスアンプ活性化信
号に接続されるセンスアンプの数を少なくでき、しかも
配線長さを短縮し、更に、センスアンプ活性化信号発生
回路の充放電能力を大きくすることができる。
Description
し、特にセンスアンプ活性化信号発生回路を構成するM
OSトランジスタの配置に関する。
金属配線が用いられている。例えばDRAMにおいて
は、16MDRAM以降、アルミ配線や高融点金属配線
といった低抵抗金属配線を2層に積層して用いている。
これに伴い、メモリセルを中心にセンスアンプ、ロウデ
コーダ、カラムデコーダなどが多数配置されたアレイ領
域のレイアウトも変化し、一般的な配置例を図4に示
す。
セル領域55、及びセンスアンプSAが並んだセンスア
ンプ領域56が交互に配列してあり、アレイ領域57の
主要部を形成している。そして、カラムデコーダ51を
アレイ領域57の端部に設け、カラムデコーダ51の出
力であるカラム選択信号52を2層目(上層)に配した
金属配線でアレイ領域57内に配置し、各センスアンプ
SAのスイッチングトランジスタI/OSWに接続させ
ている。
回路53はアレイ領域57の外側の周辺回路領域58に
配置し、その出力信号であるセンスアンプ活性化信号S
AP、SANが1層目(下層)に配した金属配線でセン
スアンプ領域56内に設けられている。
を用いてレイアウトした場合、上層となるカラム選択信
号52の金属配線の下地絶縁膜を平坦にするため、セン
スアンプ活性化信号SAP、SAN等の下層の金属配線
層の膜厚を薄くしなければならない。例えば、上層の金
属配線の膜厚が1μm程度であるのに対し、下層の金属
配線の膜厚は0.5μm程度に摺る必要がある。この結
果、下層の金属配線の寄生抵抗が増大してしまう。
は多くのセンスアンプSAが接続されており(例えば1
6MDRAMでは1024台)、センスアンプ動作時に
は大電流が流れるため、上述した寄生抵抗の増大は、セ
ンスアンプSAの充放電能力を低下させ、センスアンプ
SAの高速動作、安定動作に悪影響を及ぼす可能性があ
る。
活性化信号SAP、SANの配線幅を太くすることが行
われているが、これはセンスアンプ寸法の増大をもたら
し、半導体チップの寸法を大きくするという問題を伴
う。特に最近のDRAM、例えば64MDRAMではひ
とつの半導体チップの中に、センスアンプ領域56が3
4列くらい並んでおり1個のセンスアンプ寸法の増大は
34倍となって半導体チップの寸法に影響してしまう。
前記センスアンプ活性化信号の発生回路を複数個に分割
してセンスアンプの近傍に設けることで、一つのセンス
アンプ活性化信号に接続されるセンスアンプの数を少な
くして充放電電流を減らすとともに、配線長を短くする
事で配線の寄生抵抗を減らそうとするレイアウトが現れ
ている。
をセンスアンプ領域に設けた第1の方法を示したレイア
ウト図である。(例えば、ESSCCPROCEEDI
NGS,P41−44,1993)。図5においては、
4台のセンスアンプSAにつき1個づつ、センスアンプ
活性化信号発生回路であるMOSトランジスタ31、3
2を、それぞれセンスアンプSAに隣接して設けてあ
る。MOSトランジスタ31、32のソースは、それぞ
れ接地配線、電源配線である上層の金属配線39a、3
9bに接続され、金属配線39a、39bはカラム選択
信号39c等の間にこれと並行に交互に配置されてい
る。
性化信号発生回路のMOSトランジスタ31、32はそ
れぞれ4台分のセンスアンプSAを活性化するればよ
く、それらセンスアンプSAに接続される配線を細くす
ることができる。また、前記MOSトランジスタ31、
32のソース側は膜厚の厚い上層の金属配線にすぐ接続
されるため、充放電の能力を大きくすることができる。
なレイアウトを用いると、新たにセンスアンプ活性化信
号発生のためのMOSトランジスタ31,32を挿入し
なければならないので、センスアンプ領域33の面積が
増大してしまう。
センスアンプ寸法に対し更に7μm程度の寸法増大が発
生する。これは、半導体チップの長辺寸法が238μm
増大することに等しい。
所にセンスアンプ活性化信号発生回路を設ける第2の方
法が提示されている。
げるため、ワード線と並行に低抵抗の金属配線を設け、
メモリセル領域内で所望の間隔毎(例えばセンスアンプ
32台毎)に接続する事が行われている。この結果、そ
の部分ではメモリセル領域に隙間ができるので、対応す
るセンスアンプ領域にも隙間ができる。
の選択を階層的に行う方法が採用され上記ワード線と金
属配線との接続部に相当する場所に、ワード線選択回路
を設けたものが現れている。この場合においても、隣接
するセンスアンプ領域には隙間ができ、更にこの場合、
その隙間は上述した単なる接続部に比較して大きくな
る。
領域にできた上記隙間に、センスアンプ活性化信号発生
回路を設けるものである。
図である。
生回路であるMOSトランジスタ41、42は、リード
線の抵抗を下げるためにワード線と低抵抗金属配線が接
続される領域、またはワード線選択回路が配置される領
域46と隣接するセンスアンプの隙間領域48に配置さ
れている。また、MOSトランジスタ41、42のソー
スはそれぞれ前記センスアンプ領域43の隙間48上を
カラム選択信号49c等と並行に設けた接地配線49a
及び電源配線49bと接続している。
地配線49aを十分な幅をもって配線することができな
い。すなわち、隙間領域48が単にワード線と低抵抗金
属配線との接続部に離接する時は、その領域の幅は数μ
m程度にしかならない。一方、隙間領域48がワード線
選択回路46に隣接する時は、20〜30μm程度の幅
となるがワード線選択のための信号線も配置されてお
り、電源配線49b、接地配線49aに残された部分は
わずかであるからである。
ように、電源配線と接地配線とをカラム選択信号線の間
にそれと並行に交互に設ける方法が考えられる。(例え
ばISSCC,P108−109,FEB1991) 図7がそのようなDRAMの構成を示した図である。図
7において、カラム選択信号線49c等の間に設けられ
た接地配線49aと電源配線49bとはそれぞれ、セン
スアンプ領域43内に設けられた接地配線44c、電源
配線45cを介してMOSトランジスタ41、42に接
続されている。
3内に電源配線45cおよび接地配線44cを設けるこ
とになるので、センスアンプ寸法の増大をもたらす。ま
た、センスアンプ領域43内の配線は下層の金属配線と
なるため、金属配線層の膜厚を薄くすることによる寄生
抵抗増大の問題が発生する。一方寄生抵抗を減らすため
に配線幅を太くすることは、センスアンプ寸法の一層の
増大につながってしまう。
を抑えるとともに、センスアンプの充放電能力を向上さ
せ、センスアンプが高速に、かつ安定に動作する半導体
記憶装置を提供することにある。
は、メモリセルからデイジット線に読み出した情報を増
幅するセンスアンプを多数配列してセンスアンプ領域を
形成するとともに、前記センスアンプはN型MOSトラ
ンジスタとP型MOSトランジスタとで構成した半導体
記憶装置において、前記センスアンプ領域を複数に分割
するとともに、前記N型MOSトランジスタを活性化す
る信号を発生する回路と、前記P型MOSトランジスタ
を活性化する信号を発生する回路のいずれか一方を、分
割したセンスアンプ領域の間の領域に配置し、他方の活
性化信号発生回路をセンスアンプを構成するMOSトラ
ンジスタに隣接してセンスアンプ領域内に配置した構成
とした。
の領域が、ワード線と並行に設けた金属配線とワード線
とを所望の間隔毎に接続する領域に隣接する構成とし
た。
の領域が、ワード線を選択駆動する回路を配置した領域
に隣接する構成とした。
ンジスタに隣接して配置した前記活性化信号発生回路
が、所望の数のセンスアンプに対して1個の割合で設け
られるという構成を有している。
て図面を参照して詳細に説明する。
た図である。
型MOSトランジスタの活性化信号発生回路11はワー
ド線の抵抗を下げるためにワード線と低抵抗金属配線が
接続される領域またはワード線選択回路が配置される領
域16と隣接するセンスアンプ領域13間の隙間18に
配置されている。
信号発生回路11のソースに接続される接地配線は、領
域16上に設けた上層の金属配線で形成された接地配線
19gにスルーホール10を介して接続されている。
トランジスタの活性化信号発生回路12は、分割したセ
ンスアンプ領域13内に配置される。前記P型MOSト
ランジスタの活性化信号発生回路12のソースに接続さ
れる電源配線は、メモリセル17上に設けた上層の金属
配線で形成された電源配線19bにスルーホール10を
介して接続される。
領域13内に設けたトランジスタは、P型MOSトラン
ジスタ1種類のため、図5で示した従来のレイアウトに
比べセンスアンプ寸法を小さくできる。また、領域18
に配置したトランジスタもN型MOSトランジスタ1種
類だけのため、ソースに接続する接地配線だけを領域1
6内に配置すればよく、このため、図6に示した従来の
レイアウトに比べて配線幅を太くする事ができ、配線抵
抗の影響を少なくできる。
説明する。
図である。
とは逆に、センスアンプを構成するP型MOSトランジ
スタの活性化信号発生回路12がセンスアンプ領域13
間の隙間18に配置してあり、センスアンプを構成する
N型MOSトランジスタの活性化信号発生回路11は分
割したセンスアンプ領域13内に配置されている。そし
て、前記P型MOSトランジスタの活性化信号発生回路
12のソースに接続される電源配線は、ワード線の抵抗
を下げるためにワード線と低抵抗金属配線が接続される
領域またはワード線選択回路が配置される領域16上に
設けた上層の金属配線19hからスルーホール10によ
り、前記P型MOSトランジスタの活性化信号発生回路
12のソースに接続される。
化信号発生回路11のソースに接続される接地配線は、
メモリセル17上に設けた上層の金属配線19aからス
ルーホール10を介して、前記N型MOSトランジスタ
の活性化信号発生回路11のソースに接続される。そし
て、前記P型MOSトランジスタの活性化信号発生回路
12のソースに接続される電源配線を強化するためにメ
モリセル17上に設けた上層の金属配線19bとその下
層の金属配線14cとがスルーホール10を介して接続
されている。そして、下層の金属配線14cはセンスア
ンプを構成するMOSトランジスタの中、P型MOSト
ランジスタが形成されるN型ウェル領域(図示せず)に
コンタクトホール20を介して接続されており、更に活
性化信号発生回路12のソースに接続されている。
たに配線を設けることなく前記P型MOSトランジスタ
の活性化信号発生回路12のソースに接続される電源配
線をアレイ領域内で格子状に張り巡らすことができ、充
電能力の強化が可能となる。
OSトランジスタとP型MOSトランジスタの内、一方
のトランジスタを活性化する信号を発生する回路をセン
スアンプ4台に対し1回路の割合でセンスアンプ領域内
に配置し、もう一方のトランジスタを活性化する信号を
発生する回路をセンスアンプ32台毎に分割しセンスア
ンプ領域間の隙間に配置した場合を考えると、センスア
ンプ領域間の隙間へ配置した活性化信号発生回路は、3
2台分のセンスアンプの充放電を行わなければならな
い。このため、センスアンプ領域内に配置した活性化信
号発生回路に比ベトランジスタのソースに接続する配線
の配線幅を大きくしないと配線自身の寄生抵抗がセンス
アンプ動作上の問題となる恐れがある。
置するトランジスタのソースに接続する配線の充放電能
力を何らかの方法で強化する必要がある。
ているものが多く、センスアンプを構成するP型MOS
トランジスタはN型ウェル内に形成されている。この
時、N型ウェルに電位を供給するため、電源電位の配線
がN型ウェル領域に沿って設けられている。
ェル用の電源配線をP型MOSトランジスタの活性化信
号発生回路の電源配線の強化に使用したものである。更
に、他の例を図3に示す。図3に示すように、この例で
はセンスアンプ領域13内に新たに下層の金属配線15
cを設け、接地配線として上層の金属配線19aやトラ
ンジスタ11のソースと接続する。このようにすれば、
接地配線もアレイ領域内で格子状に張り巡らすことがで
き、放電能力の一層の強化が計れる。この時は第1の実
施の形態で示したように、センスアンプのN型MOSト
ランジスタの活性化信号発生回路12の方をセンスアン
プ領域13間の隙間18に配置してもよい。ただし、こ
れら接地配線まで強化する場合はいずれもセンスアンプ
寸法の増大を伴うので、効果の大きさと寸法増大とを比
較して実施するか否かを決める必要がある。
N型MOSトランジスタおよぴP型MOSトランジスタ
を活性化する信号を発生する回路の中のいずれか一方
を、分割したセンスアンプ領域の間の領域に配置し、他
方の活性化信号発生回路をセンスアンプを構成するMO
Sトランジスタに隣接して配置したことによりセンスア
ンプ活性化信号発生回路のソースに接続される電源配線
および接地配線抵抗を下げることができる。これによ
り、センスアンプ活性化信号発生回路の充放電能力を向
上できるという点である。
るためにリード線と低抵抗金属配線が接続される領域ま
たはワード線選択回路が配置される隙間領域と隣接する
分割したセンスアンプ領域の間の領域に、センスアンプ
を構成するN型MOSトランジスタおよびP型MOSト
ランジスタを活性化する信号を発生する回路の中のいず
れか一方のみを配置することにより、電源配線および接
地配線のどちらか一方のみを前記隙間領域上に設ければ
よいからである。
型MOSトランジスタの活性化信号発生回路のソースに
接続される電源配線と前記センスアンプを構成するP型
MOSトランジスタが形成されるN型ウェルに電源電位
を供給するための電源配線とを共用することによりアレ
イ領域において電源配線を格子状に張り巡らす事ができ
る。これにより充電能力の強化が可能になるという点で
ある。
図である。
図である。
図である。
イアウト図である。
イアウト図である。
イアウト図である。
イアウト図である。
号発生回路 12、32、42 N型MOSトランジスタの活性化信
号発生回路 13、33、43 分割されたセンスアンプ領域 18、38、48 分割されたセンスアンプ領域の間の
隙間領域 16、36、46 ワード線接続領域、またはワード線
選択回路領域 17、37、47 メモリセル領域 14a、34a、44a P型MOSトランジスタの活
性化信号 14b、34b、44b P型MOSトランジスタの活
性化信号発生回路制御信号線 14c、45c 電源配線(下層の金属配線) 15a、35a、45a N型MOSトランジスタの活
性化信号 15b、35b、45b N型MOSトランジスタの活
性化信号発生回路制御信号線 15c、44c 接地配線(下層の金属配線) 19a、39a、49a 電源配線(上層の金属配線) 19b、39b、49b 接地配線(上層の金属配線) 19c〜19f、39c〜39f、49c〜49f カ
ラム選択信号線 10 スルーホール 20 コンタクトホール(N型ウェル内)
Claims (6)
- 【請求項1】 メモリセルからデイジット線に読み出し
た情報を増幅するセンスアンプを多数配列してセンスア
ンプ領域を形成するとともに、前記センスアンプをN型
MOSトランジスタとP型MOSトランジスタとで構成
した半導体記憶装置において、 前記センスアンプ領域を複数に分割するとともに、前記
N型MOSトランジスタを活性化する信号を発生する回
路と、前記P型MOSトランジスタを活性化する信号を
発生する回路のいずれか一方を、分割した前記センスア
ンプ領域の間の領域に配置し、他方の活性化信号発生回
路をセンスアンプを構成するMOSトランジスタに隣接
してセンスアンプ領域内に配置したことを特徴とする半
導体記憶装置。 - 【請求項2】 前記分割したセンスアンプ領域の間の領
域を、ワード線と並行に設けた金属配線とリード線とを
所望の間隔毎に接続する領域に隣接させたことを特徴と
する請求項1記載の半導体記憶装置。 - 【請求項3】 前記分割したセンスアンプ領域の間の領
域を、ワード線を選択駆動する回路を配置した領域に隣
接させたことを特徴とする請求項1に記載の半導体記憶
装置。 - 【請求項4】 前記センスアンプを構成するMOSトラ
ンジスタに隣接して配置した前記活性化信号発生回路
を、所望の数のセンスアンプに対して1個の割合で設け
たことを特徴とする請求項1ないし3のいずれか1項に
記載の半導体記憶装置。 - 【請求項5】 前記N型MOSトランジスタを活性化す
る信号を発生する回路を、分割した前記センスアンプ領
域の間の領域に配置し、かつ前記P型MOSトランジス
タを活性化する信号を発生する回路を、センスアンプを
構成するMOSトランジスタに隣接してセンスアンプ領
域内に配置したことを特徴とする請求項1記載の半導体
記憶装置。 - 【請求項6】 前記N型MOSトランジスタを活性化す
る信号を発生する回路を、センスアンプを構成するMO
Sトランジスタに隣接してセンスアンプ領域内に配置
し、かつ前記P型MOSトランジスタを活性化する信号
を発生する回路を、分割した前記センスアンプ領域の間
の領域に配置したことを特徴とする請求項1記載の半導
体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29679097A JP3235544B2 (ja) | 1997-10-29 | 1997-10-29 | 半導体記憶装置 |
US09/179,853 US5999436A (en) | 1997-10-29 | 1998-10-28 | Semiconductor storage apparatus having an activation signal generating circuitry disposed both on the inside and in between the sense amplifier areas |
KR1019980045381A KR100281666B1 (ko) | 1997-10-29 | 1998-10-28 | 반도체 기억 장치 |
CN98123556A CN1127766C (zh) | 1997-10-29 | 1998-10-29 | 半导体存储器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29679097A JP3235544B2 (ja) | 1997-10-29 | 1997-10-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11135744A true JPH11135744A (ja) | 1999-05-21 |
JP3235544B2 JP3235544B2 (ja) | 2001-12-04 |
Family
ID=17838173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29679097A Expired - Fee Related JP3235544B2 (ja) | 1997-10-29 | 1997-10-29 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5999436A (ja) |
JP (1) | JP3235544B2 (ja) |
KR (1) | KR100281666B1 (ja) |
CN (1) | CN1127766C (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10115438B2 (en) * | 2016-08-31 | 2018-10-30 | Micron Technology, Inc. | Sense amplifier constructions |
US11211384B2 (en) | 2017-01-12 | 2021-12-28 | Micron Technology, Inc. | Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry |
US10839861B2 (en) * | 2018-01-26 | 2020-11-17 | Arm Limited | Routing structures for memory applications |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0164391B1 (ko) * | 1995-06-29 | 1999-02-18 | 김광호 | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 |
-
1997
- 1997-10-29 JP JP29679097A patent/JP3235544B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-28 US US09/179,853 patent/US5999436A/en not_active Expired - Lifetime
- 1998-10-28 KR KR1019980045381A patent/KR100281666B1/ko not_active IP Right Cessation
- 1998-10-29 CN CN98123556A patent/CN1127766C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3235544B2 (ja) | 2001-12-04 |
CN1127766C (zh) | 2003-11-12 |
CN1216861A (zh) | 1999-05-19 |
US5999436A (en) | 1999-12-07 |
KR100281666B1 (ko) | 2001-03-02 |
KR19990037450A (ko) | 1999-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7474550B2 (en) | Dynamic RAM-and semiconductor device | |
US7634744B2 (en) | Semiconductor memory device and method for generating ROM data pattern | |
US9240221B2 (en) | Semiconductor memory device with a selection transistor having same shape and size as a memory cell transistor | |
US6404056B1 (en) | Semiconductor integrated circuit | |
JPH1117135A (ja) | 半導体集積回路 | |
US6191990B1 (en) | Semiconductor integrated circuit device having stabilizing capacitors connected between power lines of main amplifiers | |
JPH08139287A (ja) | 半導体記憶装置 | |
JPH0772991B2 (ja) | 半導体記憶装置 | |
JP3333352B2 (ja) | 半導体記憶装置 | |
TW201740381A (zh) | 半導體記憶裝置 | |
JP3281304B2 (ja) | 半導体集積回路装置 | |
JP3235544B2 (ja) | 半導体記憶装置 | |
US7098520B2 (en) | Semiconductor memory device having pick-up structure | |
JPH05174578A (ja) | 半導体装置 | |
US6452860B2 (en) | Semiconductor memory device having segment type word line structure | |
JP2004140344A (ja) | 半導体集積回路 | |
JP4780616B2 (ja) | 半導体記憶装置 | |
JPH0834296B2 (ja) | 半導体記憶装置 | |
JP2887951B2 (ja) | 半導体記憶装置 | |
JP2000323682A (ja) | 半導体集積回路装置 | |
JP2000068474A (ja) | 半導体記憶装置 | |
JPH1154726A (ja) | ダイナミック型ram | |
JPH08235866A (ja) | 半導体記憶装置 | |
JP2005183533A (ja) | 半導体記憶装置 | |
JPH01264252A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010828 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120928 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130928 Year of fee payment: 12 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |