KR102195321B1 - 감지 증폭기 구성물 - Google Patents

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마이크론 테크놀로지, 인크
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Abstract

감지 증폭기 구성물은 제1 n-형 트랜지스터 및 상기 제1 n-형 트랜지스터 위에 있는 제2 n-형 트랜지스터를 포함한다. 제3 p-형 트랜지스터가 포함되며 제4 p-형 트랜지스터는 제3 p-형 트랜지스터 위에 있다. 하위 전압 활성화 라인은 제1 및 제2 n-형 트랜지스터들의 각각의 게이트들 사이에 높이 방향으로 있는 n-형 소스/드레인 영역들에 전기적으로 결합된다. 상위 전압 활성화 라인은 제3 및 제4 p-형 트랜지스터들의 각각의 게이트들 사이에 높이 방향으로 있는 p-형 소스/드레인 영역들에 전기적으로 결합된다.

Description

감지 증폭기 구성물
본원에 개시된 실시예들은 감지 증폭기들과 관련된다.
메모리는 집적 회로의 일 유형이며, 데이터를 저장하기 위해 컴퓨터 시스템들에서 사용된다. 메모리는 개개의 메모리 셀들의 하나 이상의 어레이들에서 제작될 수 있다. 메모리 셀들은 비트 라인들(또한 디지트 라인들, 데이터 라인들, 감지 라인들, 또는 데이터/감지 라인들로서 불리울 수 있는) 및 액세스 라인들(또한 워드 라인들로서 불리울 수 있는)을 사용하여, 그것으로 기록되거나 또는 그로부터 판독될 수 있다. 비트 라인들은 어레이의 컬럼들을 따라 메모리 셀들을 도전성 상호 연결할 수 있으며, 액세스 라인들은 어레이의 로우들을 따라 메모리 셀들을 도전성으로 상호 연결할 수 있다. 각각의 메모리 셀은 비트 라인 및 액세스 라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀들은 휘발성 또는 비-휘발성일 수 있다. 비-휘발성 메모리 셀들은 컴퓨터가 턴 오프될 때를 포함한 연장된 시간 기간들 동안 데이터를 저장할 수 있다. 휘발성 메모리는 소멸되며 그러므로 많은 인스턴스들에서 초당 다수 회 리프레시/재기록될 필요가 있다. 그에 관계없이, 메모리 셀들은 적어도 두 개의 상이한 선택 가능한 상태들에서 메모리를 유지하거나 또는 저장하도록 구성된다. 이진 시스템에서, 상태들은 "0" 또는 "1"로 고려된다. 다른 시스템들에서, 적어도 몇몇 개개의 메모리 셀들은 둘 이상의 레벨들 또는 상태들의 정보를 저장하도록 구성될 수 있다.
전계 효과 트랜지스터는 메모리 셀에서 사용될 수 있는 전자 구성요소의 일 유형이다. 이들 트랜지스터들은 그 사이에 반도체 채널 영역을 가진 한 쌍의 도전성 소스/드레인 영역들을 포함한다. 도전성 게이트는 채널 영역에 인접해 있으며 얇은 게이트 절연체에 의해 그로부터 분리된다. 게이트로의 적절한 전압의 인가는 전류가 소스/드레인 영역들 중 하나로부터 채널 영역을 통해 다른 것으로 흐르도록 허용한다. 전압이 게이트로부터 제거될 때, 전류는 대체로 채널 영역을 통해 흐르는 것이 방지된다. 전계 효과 트랜지스터들은 또한 부가적인 구조, 예를 들면 게이트 절연체 및 도전성 게이트 사이에서의 게이트 구성의 부분으로서 가역적으로 프로그램 가능한 전하 저장/트랩 영역들을 포함할 수 있다.
메모리 셀과 연관된 하나의 전자 구성요소는 감지 증폭기이다. 이들 디바이스들은 통상적으로 어레이 내에서 메모리 셀들의 컬럼의 하나 이상의 비트 라인들과 전기적으로 결합된다. 감지 증폭기는 적어도 부분적으로 어떤 값이 메모리 셀에 저장되는지를 검출하기 위해 사용되며 감지 증폭기의 출력에서 증폭된 상기 값을 보고한다.
도 1은 본 발명의 실시예에 따른 감지 증폭기 구성을 도시한 비-구조적 도식 개략도이다.
도 2는 도 1 개략도의 부분 및 본 발명의 실시예에 따른 감지 증폭기 구성의 도식적 수직 단면도이다.
도 3은 도 2에서 라인(3-3)을 통해 취해진 단면도이다.
도 4는 도 2에서 라인(4-4)을 통해 취해진 단면도이다.
도 5는 도 2에서 라인(5-5)을 통해 취해진 단면도이다.
도 6은 도 1 개략도의 부분 및 본 발명의 실시예에 따른 감지 증폭기 구성의 도식적 수직 단면도이다.
도 7은 도 6에서 라인(7-7)을 통해 취해진 단면도이다.
도 8은 본 발명의 실시예에 따른 감지 증폭기 구성의 비-구조적 도식 개략도이다.
도 9는 본 발명의 실시예에 따른 감지 증폭기 구성의 비-구조적 도식 개략도이다.
도 10은 본 발명의 실시예에 따른 감지 증폭기 구성 및 연관된 회로의 비-구조적 도식 개략도이다.
도 11은 도 10 개략도 및 본 발명의 실시예에 따른 감지 증폭기 구성을 통합한 구성의 도식적 하이브리드 수직 단면 및 개략도이다.
도 12는 도 10 개략도 및 본 발명의 실시예에 따른 감지 증폭기 구성을 통합한 구성의 도식적 하이브리드 수직 단면 및 개략도이다.
본 발명에 따른 감지 증폭기 구성의 제1 예시적인 실시예들은 도 1 내지 도 5를 참조하여 설명된다. 도 1은 근본적으로 구조가 없는 예시적인 감지 증폭기(12)를 도시한 도식 개략도인 반면, 도 2 내지 도 5는 특정 예시적인 감지 증폭기 구성(12)을 도시한다. 감지 증폭기(12)와 연관된 회로 구성요소들은 이하에서 더 설명되는 바와 같이 도 1에 대해 개략적으로 도시된다. 도 1 내지 도 5에 도시된 예시적인 감지 증폭기 구성(12)은 래치-기반 감지 증폭기, 및 보다 구체적으로 래칭 전압 감지 증폭기이다. 그러나, 대안적인 감지 증폭기들이, 또한 이하에서 더 설명되는 바와 같이, 본 발명에 따라 고려된다.
구성(12)은 제1 n-형 트랜지스터(nT1) 및 제1 n-형 트랜지스터(nT1)의 높이 방향으로 바깥쪽으로 연장된 제2 n-형 트랜지스터(nT2)를 포함한다. 이 문서에서, 달리 표시되지 않는다면, "높이 방향(으로)", "상위", "상부", "하위", "최상부", "맨 위에", "최하부", "위", "아래", "아래에", "밑에", "위로", 및 "아래로"는 일반적으로 수직 방향을 참조한다. 뿐만 아니라, 여기에서 사용된 바와 같이 "수직" 및 "수평"은 일반적으로 3차원 공간에서 기판의 배향에 관계없이 서로에 대해 수직 방향들이다. 또한, 이 문서에서 "높이 방향으로 연장되는"은 수직 내지 수직으로부터 단지 45°까지의 범위를 포함한다. 구성(12)은 베이스 기판(도시되지 않음) 위에 있을 것이다. 베이스 기판은 도전성/도체/도전(즉, 여기에서 전기적으로), 반도체, 또는 절연성/절연체/절연(즉, 여기에서 전기적으로) 재료들 중 임의의 하나 이상을 포함할 수 있다.
제1 트랜지스터(nT1)는 제1 게이트(20)를 따라 연장된 제1 반도체 재료 필러(18)를 포함하며 제1 트랜지스터 최상부 n-형 소스/드레인 영역(22) 및 제1 트랜지스터 최하부 n-형 소스/드레인 영역(24) 사이에서 높이 방향으로 제1 채널 영역(21)을 포함한다. 게이트 절연체(도시되지 않음)는 도면들에서 각각의 채널 영역 및 각각의 트랜지스터의 각각의 게이트 사이에 있을 것이지만 도면들에서 단순성 및 보다 양호한 명확성을 위해 도시되지 않는다. 제2 트랜지스터(nT2)는 제2 게이트(28)를 따라 연장된 제2 반도체 재료 필러(26)를 포함하며 제2 트랜지스터 최상부 n-형 소스/드레인 영역(30) 및 제2 트랜지스터 최하부 n-형 소스/드레인 영역(32) 사이에서 높이 방향으로 제2 채널 영역(29)을 포함한다. 제1 및 제2 반도체 재료 필러들(18 및 26)의 각각은 수평 단면에서 원형인 것으로 도시되지만, 임의의 대안적인 형태(들)가 사용될 수 있으며, 필러들(18 및 26)은 동일한 수평 단면 형태일 필요는 없다. 일 실시예에서, 제2 반도체 재료 필러(26)는 제1 반도체 재료 필러(18) 바로 위에 있다. 이 문서에서, "바로 위"는 서로에 대해 제1 및 제2 반도체 재료 필러들의 적어도 몇몇 측방향 중첩(즉, 수평으로)을 요구한다. 뿐만 아니라, "바로"가 선행되지 않은 "위"의 사용은 단지 제2 반도체 재료 필러의 몇몇 부분이 제1 반도체 재료 필러의 높이 방향으로 바깥쪽에 있도록 요구한다(즉, 두 개의 필러들의 임의의 측방향 중첩이 있는지에 관계없이). 일 실시예에서 및 도시된 바와 같이, 제1 반도체 재료 필러(18) 및 제2 반도체 재료 필러(26)는 세로 방향으로 동축이다. 묘사된 도 2 실시예에서, 반도체 재료 필러들(18 및 26)은 동일한 높이 및 폭인 것으로 도시되지만, 그럴 필요는 없다.
구성(12)은 제3 p-형 트랜지스터(pT3) 및 제3 p-형 트랜지스터(pT3)에 대해 높이 방향으로 바깥쪽으로 연장된 제4 p-형 트랜지스터(pT4)를 포함한다. 제3 트랜지스터(pT3)는 제3 게이트(38)를 따라 연장된 제3 반도체 재료 필러(36)를 포함하며 제3 트랜지스터 최상부 p-형 소스/드레인 영역(40) 및 제3 트랜지스터 최하부 p-형 소스/드레인 영역(42) 사이에서 높이 방향으로 제3 채널 영역(39)을 포함한다. 제4 트랜지스터(pT4)는 제4 게이트(46)를 따라 연장된 제4 반도체 재료 필러(44)를 포함하며 제4 트랜지스터 최상부 p-형 소스/드레인 영역(48) 및 제4 트랜지스터 최하부 p-형 소스/드레인 영역(50) 사이에서 높이 방향으로 제4 채널 영역(47)을 포함한다. 일 실시예에서, 제4 반도체 재료 필러(44)는 제3 반도체 재료 필러(36) 바로 위에 있으며, 일 실시예에서 도시된 바와 같이 이러한 제3 및 제4 반도체 재료 필러들은 세로 방향으로 동축이다.
예로서 도핑된 폴리실리콘과 같은, 필러들(18, 26, 36, 및 44)을 위한 임의의 적절한 반도체 재료가 사용될 수 있다. 소스/드레인 영역들(24, 22, 32, 30, 42, 40, 50 및 48)은 이러한 영역들을 도전성이게 하기 위해 적절하게 도핑될 것이다. 채널 영역들(21, 29, 39 및 47)은 게이트 전압에 의해 결정된 바와 같이 각각의 트랜지스터 채널들로서 동작하도록 이러한 영역들을 적절하게 반도전성이게 하기 위해 적절하게 도핑될 것이다. 게이트들(20, 28, 38, 및 46)은 선택적으로 그것들 각각의 채널 영역들을 완전히 둘러싼 것으로 도시되며, 그에 관계없이 임의의 적절한 도전성 재료(들)를 포함할 수 있다.
일 실시예에서 및 도시된 바와 같이, 제3 반도체 재료 필러(36)는 제1 반도체 재료 필러(18) 옆으로 떨어지게 되며, 일 실시예에서 제4 반도체 재료 필러(44)는 제2 반도체 재료 필러(26) 옆으로 떨어지게 된다. 일 실시예에서, 제3 반도체 재료 필러(36) 및 제1 반도체 재료 필러(18)는 서로에 대해 공통 높이를 따라 연장된다(즉, 필러들(36 및 18) 양쪽 모두를 통해 몇몇 수평 평면에서 서로에 대해 필러들(36 및 18)의 적어도 몇몇 높이 방향 중첩이 있다). 일 실시예에서, 제3 반도체 재료 필러(36) 및 제1 반도체 재료 필러(18)는 서로에 대해 높이 방향으로 일치한다(즉, 이것은 동일한 높이 방향 두께를 가지며 동일한 공통 높이, 예로서 도 2에서 높이(E1)를 따라 연장된다). 일 실시예에서, 제4 반도체 재료 필러(44) 및 제2 반도체 재료 필러(26)는 서로에 대해 공통 높이를 따라 연장되며, 일 실시예에서 도시된 바와 같이 공통 높이 방향(E2)에 대하여 서로에 대해 높이 방향으로 일치한다. 일 실시예에서, 제1, 제2, 제3, 및 제4 반도체 재료 필러들은 수직으로 또는 수직의 10°내에서 연장된다.
구성(12)은 제1 트랜지스터(nT1)의 최상부 소스/드레인 영역(22) 및 제2 트랜지스터(nT2)의 최하부 소스/드레인 영역(32)의 각각에 전기적으로 결합된 하위 전압 활성화 라인(52)을 포함한다. 이 문서에서, 영역들/재료들/구성요소들은 정상 동작에서 전기 전류가 하나에서 다른 것으로 계속해서 흐를 수 있다면 서로에 대해 "전기적으로 결합"되며, 대개 이것이 충분히 발생될 때 아원자 양의 및/또는 음의 전하들의 움직임에 의해 그렇다. 또 다른 전자 구성요소는 영역들/재료들/구성요소들 사이에 있으며 그것에 전기적으로 결합될 수 있다. 반대로, 영역들/재료들/구성요소들이 "직접 전기적으로 결합"되는 것으로 나타내어질 때, 어떤 매개 전자 구성요소도 직접 전기적으로 결합된 영역들/재료들/구성요소들 사이에 있지 않다(예로서, 다이오드, 트랜지스터, 저항기, 트랜듀서, 스위치, 퓨즈 등이 없음). 구성(12)은 또한 제3 트랜지스터(pT3)의 최상부 소스/드레인 영역(40) 및 제4 트랜지스터(pT4)의 최하부 소스/드레인 영역(50)의 각각에 전기적으로 결합된 상위 전압 활성화 라인(54)을 포함한다. 이 문서의 맥락에서, "하위 전압" 및 "상위 전압"에 대한 "하위" 및 "상위"는 단지 상대적인 높인 방향 위치에 대하여서가 아닌 서로에 대하여 활성화 라인들(52 및 54)의 상대 전압들에 대한 것이다. 단지 예로서, 집적된 회로 구성은 이러한 전압들을 제공하기 위해 이 기술분야에서의 숙련자들에 의해 인식될 바와 같이 제공될 것이며, 예시적인 하위 전압은 -0.5V 내지 1.5V이며 예시적인 상위 전압 범위는 0.6V 내지 1.5V이다.
일 실시예에서 및 도시된 바와 같이, 하위 전압 활성화 라인(52)은 높이 방향으로 제1 트랜지스터(nT1)의 최상부 소스/드레인 영역(22) 및 제2 트랜지스터(nT2)의 최하부 소스/드레인 영역(32) 사이에 있으며, 일 실시예에서 최상부 소스/드레인 영역(22)은 하위 전압 활성화 라인(52)의 최하부 표면(56)에 바로 맞닿아 있으며 최하부 소스/드레인 영역(32)은 하위 전압 활성화 라인(52)의 최상부 표면(58)에 바로 맞닿아 있다. 이 문서에서, 재료, 영역 또는 구조는 서로에 대해 서술된 재료들, 영역들, 또는 구조들의 적어도 몇몇 물리적 맞닿은 접촉이 있을 때 또 다른 것에 "바로 맞닿는다". 반대로, "바로"가 선행되지 않는 "위에", "상에", "인접하여", "따라", 및 "맞닿아"는 "바로 맞닿아"뿐만 아니라 매개 재료(들), 영역(들), 또는 구조(들)가 서로에 대해 서술된 재료들, 영역들, 또는 구조들의 어떤 물리적 맞닿음 접촉도 야기하지 않는 구성을 포함한다. 일 실시예에서, 상위 전압 활성화 라인(54)은 높이 방향으로 제3 트랜지스터(pT3)의 최상부 소스/드레인 영역(40) 및 제4 트랜지스터(pT4)의 최하부 소스/드레인 영역(50) 사이에 있으며, 일 실시예에서 최상부 소스/드레인 영역(40)은 상위 전압 활성화 라인(54)의 최하부 표면(60)에 바로 맞닿아 있고 최하부 소스/드레인 영역(50)은 상위 전압 활성화 라인(54)의 최상부 표면(62)에 바로 맞닿아 있다.
구성(12)은 또한 각각 제1 트랜지스터(nT1) 및 제3 트랜지스터(pT3)의 게이트들(20 및 38)을 직접 전기적으로 함께 결합하는 제1 하부 도체(66)를 포함한다. 구성(12)은 각각, 제2 트랜지스터(nT2) 및 제3 트랜지스터(pT4)의 최상부 소스/드레인 영역들(30 및 48)을 직접 전기적으로 함께 결합하는 제2 상부 도체(68)를 포함한다. 제1 도체(66)는 제2 상부 도체(68)에 직접 전기적으로 결합된다(예로서, 게이트(20)의 도전성 재료, 도체(69), 및 도체(70)를 통해). 제3 하부 도체(72)는 각각, 제1 트랜지스터(nT1) 및 제3 트랜지스터(pT3)의 최하부 소스/드레인 영역들(24 및 42)을 직접 전기적으로 함께 결합한다. 구성(12)은 각각, 제2 트랜지스터(nT2) 및 제4 트랜지스터(pT4)의 게이트들(28 및 46)을 직접 전기적으로 함께 결합하는 제4 상부 도체(74)를 포함한다. 제3 도체(72)는 제4 도체(74)에 직접 전기적으로 결합된다(예로서, 도체(76), 도체(77), 및 게이트(46)의 도전성 재료를 통해). 일 실시예에서, 제1 하부 도체(66)는 제3 하부 도체(72) 위에 있으며, 일 실시예에서 제2 상부 도체(68)는 제4 상부 도체(74) 위에 있다.
일 실시예에서, 제1 도체(66), 제2 도체(68), 제3 도체(72), 및 제4 도체(74)는 금속 재료를 포함한다. 이 문서의 맥락에서, "금속 재료"는 원소 금속, 둘 이상의 원소 금속들의 혼합물 또는 합금, 및 임의의 도전성 금속 화합물 중 임의의 하나 또는 조합이다. 일 실시예에서, 제1 하부 도체(69)는 적어도 부분적으로 도전성-도핑된 반도체 재료(예로서, 폴리 실리콘)를 포함한 필러, 예를 들면 묘사된 필러(70)에 의해 제2 상부 도체(68)에 직접 전기적으로 결합된다. 일 실시예에서, 제3 하부 도체(72)는 적어도 부분적으로, 예를 들면, 도전성-도핑된 폴리실리콘일 수 있는 도체(76)에 의해 도시된 바와 같이, 도전성-도핑된 반도체 재료를 포함한 필러에 의해 제4 상부 도체(74)에 직접 전기적으로 결합된다. 예시적인 도체(63)(예로서, 도전성-도핑된 폴리실리콘) 및 도체(65)(예로서, 금속 재료)는 예로서 도체(77)로부터 높이 방향으로 위쪽으로 연장되어 도시된다.
일 실시예에서, 제1, 제2, 제3, 및 제4 도체들은 수평으로-연장된 금속 재료를 포함하며, 제1 하부 도체는 적어도 부분적으로 도전성-도핑된 반도체 재료를 포함한 수직으로-연장된 필러(예로서, 70)에 의해 제2 상부 도체에 직접 전기적으로 결합되며, 제3 하부 도체는 적어도 부분적으로 도전성-도핑된 반도체 재료를 포함한 또 다른 수직으로-연장된 필러(예로서, 76)에 의해 제4 상부 도체에 직접 전기적으로 결합된다.
고체 유전체 재료(도시되지 않음)는 도 2 내지 도 5 구성의 다양한 부분들을 둘러쌀 수 있다.
상기 예시적인 실시예들에서, 하위 전압 활성화 라인(52)은 높이 방향으로 제1 트랜지스터의 최상부 소스/드레인 영역 및 제2 트랜지스터의 최하부 소스/드레인 영역 사이에 있다. 부가적으로, 상위 전압 활성화 라인(54)은 높이 방향으로 제3 트랜지스터의 최상부 소스/드레인 영역 및 제4 트랜지스터의 최하부 소스/드레인 영역 사이에 있다. 대안적인 예시적 감지 증폭기 구성(12a)이 도시되며 이러한 것 중 어떤 것도 존재하지 않는 도 6 및 도 7에 대하여 설명된다. 상기 설명된 실시예들로부터의 유사한 숫자들이 적절한 경우, 접미사 "a"를 갖고 또는 상이한 숫자들을 갖고 표시되는 몇몇 구성 차이들을 갖고, 사용되었다. 제2 반도체 재료 필러(26a)는 제1 반도체 재료 필러(18a) 바로 위에 있으며, 제1 반도체 재료 필러(18a)의 최상부(78)는 제2 반도체 재료 필러(26a)의 최하부(79)에 바로 맞닿아 있다. 제1 트랜지스터(nT1)의 최상부 소스/드레인 영역(22a) 및 제2 트랜지스터(nT2)의 최하부 소스/드레인 영역(32a)은 제1 트랜지스터(nT1) 및 제2 트랜지스터(nT2)의 공통의 동일한 공유 소스/드레인 영역(80)을 포함한다. 하위 전압 활성화 라인(52a)은 제1 트랜지스터(nT1) 및 제2 트랜지스터(nT2)의 공유 소스/드레인 영역(80)의 측 표면에 바로 맞닿아 있으며, 선택적으로 공유 소스/드레인 영역(80)을 완전히 둘러싸는 것으로 도시된다.
비슷하게는, 제4 반도체 재료 필러(44a)는 제3 반도체 재료 필러(36a) 바로 위에 있다. 제3 반도체 재료 필러(36a)의 최상부(82)는 제4 반도체 재료 필러(44a)의 최하부(84)에 바로 맞닿아 있다. 제3 트랜지스터(pT3)의 최상부 소스/드레인 영역(40a) 및 제4 트랜지스터(pT4)의 최하부 소스/드레인 영역(50a)은 제3 트랜지스터(pT3) 및 제4 트랜지스터(pT4)의 공통의 동일한 공유 소스/드레인 영역(86)을 포함한다. 상위 전압 활성화 라인(54a)은 제3 트랜지스터(pT3) 및 제4 트랜지스터(pT4)의 공유 소스/드레인 영역(86)의 측 표면에 바로 맞닿아 있으며, 선택적으로 공유 소스/드레인 영역(86)을 완전히 둘러싸는 것으로 도시된다. 대안적인 구성들이 고려된다. 예를 들면 및 단지 예로서, 트랜지스터 쌍들(nT1/nT2 및 pT3/pT4) 중 하나는 도 2 및 도 3의 구성을 가질 수 있으며 다른 것은 도 6 및 도 7의 구성을 갖는다. 상기 도시되고 및/또는 설명된 바와 같이 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
도 1을 참조하면, 비교 비트 라인들, 예를 들면 폴딩된 비트 라인 아키텍처에서 비트 라인들(BL-T(참) 및 BL-C(보수))을 가진 메모리 회로에 구현될 수 있는, 감지 증폭기(12) 개략도 주변에 있는 예시적인 회로가 도시된다. 컬럼 선택 트랜지스터(CS)는 각각의 BL-T 및 BL-C와 연결하며 읽기/쓰기 제어 로직 회로(R/WCL)로 연장된다. 평형 트랜지스터(88)를 포함한 예시적인 평형 회로(87)가 또한 도시된다. 예들로서, 상위 전압 활성화 라인(54)은 트랜지스터(89)를 통해 VDD에 연결하며 하위 전압 활성화 라인(52)은 트랜지스터(90)를 통해 VSS에 연결하고, 라인들(52 및 54)은 전역적 신호 라인들일 수 있다. 그러나 및 그에 관계없이, 감지 증폭기 구성(12)은 다른 메모리 회로 및/또는 비-메모리 회로에 대하여 사용될 수 있다.
상기 설명된 실시예들은 예시적인 래칭 전압 감지 증폭기 구성에 대한 것이었다. 그러나, 다른 래칭 또는 비-래칭-기반 감지 증폭기 구성들은, 예를 들면, 도 8에서의 감지 증폭기(12b) 및 도 9에서의 감지 증폭기(12c)에 대하여 도시된 바와 같이, 사용될 수 있다. 상기 설명된 실시예들로부터의 유사한 숫자들은 적절한 경우, 각각 접미사("b" 및 "c")를 갖고 표시되는 몇몇 차이들을 갖고, 및 상이한 글자 지정들을 갖고, 사용되었다. 도 9는 전류 제어된 래칭 감지 증폭기인 예시적인 래치-기반 감지 증폭기를 도시하는 반면, 도 8은 차동 전압 감지 증폭기인 비-래치-기반 감지 증폭기를 도시한다. 이러한 구성들 중 하나 이상은 상기 설명된 바와 같이 대안적인 실시예의 제1, 제2, 제3, 및/또는 제4 도체들을 가질 수 있거나, 또는 이러한 도체들 모두를 포함하지 않을 수 있으며, 이것은 각각의 개략적인 전기적으로 결합한 상호 연결들을 달성하기 위해 상이하게 구성되며 및/또는 서로에 대하여 높이 방향으로 배열될 수 있다. 상기 도시되고 및/또는 설명된 바와 같이 임의의 다른 속성(들) 또는 양상(들)은 도 8 및 도 9의 실시예들에서 사용될 수 있다.
다른 감지 증폭기 구성들은 기존에 있는지 또는 아직 개발되지 않았는지에 관계없이, 도 1, 도 8, 및 도 9의 개략도들을 참조하여 도시되고 설명된 것 외에 사용될 수 있다. 이에 관계없이, 및 일 실시예에서, 감지 증폭기 구성은 제1 n-형 트랜지스터 및 제1 n-형 트랜지스터 위에 있는 제2 n-형 트랜지스터를 포함한다. 제3 p-형 트랜지스터 및 제3 p-형 트랜지스터 위에 있는 제4 p-형 트랜지스터가 또한 포함된다. 하위 전압 활성화 라인은 높이 방향으로 제1 및 제2 n-형 트랜지스터들의 각각의 게이트들 사이에 있는 n-형 소스/드레인 영역들에 전기적으로 결합된다. 상위 전압 활성화 라인은 높이 방향으로 제3 및 제4 p-형 트랜지스터들의 각각의 게이트들 사이에 있는 p-형 소스/드레인 영역들에 전기적으로 결합된다. 일 실시예에서, 제1, 제2, 제3, 및 제4 트랜지스터들은 각각 수직이거나 또는 수직의 10°내에 있다. 이 문서에서, 전계 효과 트랜지스터에 대하여 "수직"은 전류가 동작 시 소스/드레인 영역들 사이에 흐르는 트랜지스터의 채널 길이의 배향을 참조한다. 이에 관계없이, 상기 도시되고 및/또는 설명된 바와 같이 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
서술된 바와 같이, 상기 설명된 바와 같은 예시적인 감지 증폭기들은, 메모리 회로 및 비-메모리 회로를 포함하여, 임의의 기존의 또는 아직 개발되지 않은 회로에서 사용될 수 있다. 감지 증폭기(12)의 일 예시적인 구현은 도 10에서 2 트랜지스터, 1 커패시터(2T-1C), 구성(100)에 대하여 개략적으로 도시되고 설명된다. 도 1로부터의 평형, 컬럼 선택, 상위 전압 및 하위 전압 활성화 라인 트랜지스터들은 도 10에서 명확성을 위해 도시되지 않는다. 도 10은 감지 증폭기 구성(12)에 대하여 도시되지만, 여기에서 참조된 바와 같이 다른 감지 증폭기 구성들이 대안적으로 또는 부가적으로 사용될 수 있다.
예시적인 2T-1C 메모리 셀(202)은 두 개의 트랜지스터들(T1 및 T2) 및 커패시터(CAP)를 갖는다. T1의 소스/드레인 영역은 커패시터(CAP)의 제1 노드와 연결하며, T1의 다른 소스/드레인 영역은 제1 비교 비트 라인(예로서, BL-T)과 연결한다. T1의 게이트는 워드 라인(WL)과 연결한다. T2의 소스/드레인 영역은 커패시터(CAP)의 제2 노드와 연결하며, T2의 다른 소스/드레인 영역은 제2 비교 비트 라인(예로서, BL-C)과 연결한다. T2의 게이트는 워드 라인(WL)과 연결한다. 비교 비트 라인들(BL-T 및 BL-C)은 각각, 도체들(65 및 68)로 연장되며, 이것은 메모리 셀(202)의 메모리 상태를 확인하기 위해 두 개의 비트 라인들의 전기적 속성들(예로서, 전압)을 비교할 수 있다. 상기 도시되고 및/또는 설명된 바와 같이 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
도 11은 제1 티어(252) 위에 제2 티어(254)를 가지며 비교 비트 라인들(BL-T 및 BL-C)이 티어들 사이에서 공유될 수 있도록 반전된 도 10 개략도의 예시적인 2T-1C 메모리 셀 구성(200)을 도시한다. 감지 증폭기 구성(12)은 티어들(254 및 252) 아래에 도시되지만, 이것은 티어들(252 및 254) 위 또는 옆의 어딘가에 있을 수 있다. 제1 티어(252)는 메모리 셀(202a)을 포함하며 제2 티어(254)는 메모리 셀(202b)을 포함한다. 메모리 셀(202b)은 제1 및 제2 트랜지스터들(T1b 및 T2b)을 포함하며, 메모리 셀(202a)은 제1 및 제2 트랜지스터들(T1a 및 T2a)을 포함한다. 다시, 게이트 절연체(도면들 간에 일관성을 위해 도시되지 않음)는 각각의 게이트들 및 채널 영역들 사이에 있을 것이다. 메모리 셀들(202b 및 202a)은 각각 커패시터(CAP-b 및 CAP-a)를 포함한다. CAP-b는 커패시터 절연체(225)에 의해 분리된 도전성 커패시터 전극들(220 및 230)을 포함한다. CAP-a는 커패시터 절연체(245)에 의해 분리된 도전성 커패시터 전극들(240 및 250)을 포함한다. 워드 라인(WL1)은 메모리 셀(202a)에 걸쳐 연장되며 그것의 부분이다. 워드 라인(WL2)은 메모리 셀(202b)에 걸쳐 연장되며 그것의 부분이다. 상기 도시되고 및/또는 설명된 바와 같이 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
도 12는 도 10 개략도의 또 다른 예시적인 2T-1C 메모리 셀 구성(300)을 도시한다. 트랜지스터들(T1 및 T2)은 서로에 대하여 수직으로 오프셋되며(예로서, 도시된 바와 같이 동축), 커패시터(CAP)는 이러한 트랜지스터들 사이에서 수직으로 제공된다. T1 및 T2는 워드 라인(WL)에 의해 개략적으로 전기적으로 결합되어 도시된다. 도체(65)는 도체(375)에 의해 BL-C에 전기적으로 결합되어 도시된다. 상기 도시되고 및/또는 설명된 바와 같이 임의의 다른 속성(들) 또는 양상(들)이 사용될 수 있다.
결론
몇몇 실시예들에서, 감지 증폭기 구성은 제1 n-형 트랜지스터 및 제1 n-형 트랜지스터 위에 있는 제2 n-형 트랜지스터를 포함한다. 제3 p-형 트랜지스터가 포함되며 제4 p-형 트랜지스터는 제3 p-형 트랜지스터 위에 있다. 하위 전압 활성화 라인은 높이 방향으로 제1 및 제2 n-형 트랜지스터들의 각각의 게이트들 사이에 있는 n-형 소스/드레인 영역들에 전기적으로 결합된다. 상위 전압 활성화 라인은 높이 방향으로 제3 및 제4 p-형 트랜지스터의 각각의 게이트들 사이에 있는 p-형 소스/드레인 영역들에 전기적으로 결합된다.
몇몇 실시예들에서, 감지 증폭기 구성은 제1 n-형 트랜지스터 및 제1 n-형 트랜지스터에 대하여 높이 방향으로 바깥쪽으로 연장된 제2 n-형 트랜지스터를 포함한다. 제1 트랜지스터는 제1 게이트를 따라 연장된 제1 반도체 재료 필러를 포함하며 높이 방향으로 제1 트랜지스터 최상부 및 최하부 n-형 소스/드레인 영역들 사이에 제1 채널 영역을 포함한다. 제2 트랜지스터는 제2 게이트를 따라 연장된 제2 반도체 재료 필러를 포함하며 높이 방향으로 제2 트랜지스터 최상부 및 최하부 n-형 소스/드레인 영역들 사이에 제2 채널 영역을 포함한다. 제3 p-형 트랜지스터가 포함되며 제4 p-형 트랜지스터는 제3 p-형 트랜지스터에 대하여 높이 방향으로 바깥쪽으로 연장된다. 제3 트랜지스터는 제3 게이트를 따라 연장된 제3 반도체 재료 필러를 포함하며 높이 방향으로 제3 트랜지스터 최상부 및 최하부 p-형 소스/드레인 영역들 사이에 제3 채널 영역을 포함한다. 제4 트랜지스터는 제4 게이트를 따라 연장된 제4 반도체 재료 필러를 포함하며 높이 방향으로 제4 트랜지스터 최상부 및 최하부 p-형 소스/드레인 영역들 사이에 제4 채널 영역을 포함한다. 하위 전압 활성화 라인은 제1 트랜지스터의 최상부 소스/드레인 영역 및 제2 트랜지스터의 최하부 소스/드레인 영역의 각각에 전기적으로 결합된다. 상위 전압 활성화 라인은 제3 트랜지스터의 최상부 소스/드레인 영역 및 제4 트랜지스터의 최하부 소스/드레인 영역의 각각에 전기적으로 결합된다.
몇몇 실시예들에서, 래치-기반 감지 증폭기 구성은 제1 n-형 트랜지스터 및 제1 n-형 트랜지스터의 위에 있는 제2 n-형 트랜지스터를 포함한다. 하위 전압 활성화 라인은 높이 방향으로 제1 및 제2 n-형 트랜지스터들의 각각의 게이트들 사이에 있는 제1 및 제2 n-형 트랜지스터들의 n-형 소스/드레인 영역들에 전기적으로 결합된다. 제3 p-형 트랜지스터는 제1 n-형 트랜지스터의 옆에 있다. 제4 p-형 트랜지스터는 제3 p-형 트랜지스터 위에 있으며 제2 n-형 트랜지스터 옆에 있다. 상위 전압 활성화 라인은 높이 방향으로 제3 및 제4 p-형 트랜지스터의 각각의 게이트들 사이에 있는 제3 및 제4 p-형 트랜지스터들의 p-형 소스/드레인 영역들에 전기적으로 결합된다. 제1 하부 도체는 제1 및 제3 트랜지스터들의 게이트들을 직접 전기적으로 함께 결합한다. 제2 상부 도체는 제2 및 제4 트랜지스터의 최상부 소스/드레인 영역들을 직접 전기적으로 함께 결합한다. 제1 도체는 제2 도체에 직접 전기적으로 결합된다. 제3 하부 도체는 제1 및 제3 트랜지스터의 최하부 소스/드레인 영역들을 직접 전기적으로 함께 결합한다. 제4 상부 도체는 제2 및 제4 트랜지스터들의 게이트들을 직접 전기적으로 함께 결합한다. 제3 도체는 제4 도체에 직접 전기적으로 결합된다.
법규를 준수하여, 여기에서 개시된 주제는 구조적 및 체계적인 특징들에 대하여 보다 더 또는 덜 특정적인 언어로 설명되어 왔다. 그러나, 청구항들은, 여기에서 개시된 수단들이 예시적인 실시예들을 포함하므로, 도시되고 설명된 특정 특징들에 제한되지 않는다는 것이 이해될 것이다. 청구항들은 따라서 문자 그대로 전체 범위를 감당할 수 있으며, 등가 원칙에 따라 적절하게 해석될 것이다.

Claims (22)

  1. 감지 증폭기 구성물에 있어서,
    제1 n-형 트랜지스터 및 상기 제1 n-형 트랜지스터에 대해 수직으로 오프셋되어 높이 방향으로 위에 있는 제2 n-형 트랜지스터;
    제3 p-형 트랜지스터 및 상기 제3 p-형 트랜지스터에 대해 수직으로 오프셋되어 높이 방향으로 위에 있는 제4 p-형 트랜지스터;
    상기 제1 및 제2 n-형 트랜지스터들의 각각의 게이트들 사이에 높이 방향으로 있는 n-형 소스/드레인 영역들에, 전기적으로 결합된 하위 전압 활성화 라인;
    상기 제3 및 제4 p-형 트랜지스터들의 각각의 게이트들 사이에 높이 방향으로 있는 p-형 소스/드레인 영역들에, 전기적으로 결합된 상위 전압 활성화 라인;
    상기 제1 n-형 트랜지스터의 최하부 소스/드레인 영역 및 상기 제3 p-형 트랜지스터의 최하부 소스/드레인 영역 아래의 도체에 의해 서로 전기적으로 직접적으로 결합되는 상기 제1 n-형 트랜지스터의 상기 최하부 소스/드레인 영역 및 상기 제3 p-형 트랜지스터의 상기 최하부 소스/드레인 영역;
    상기 제2 n-형 트랜지스터의 최상부 소스/드레인 영역 및 상기 제4 p-형 트랜지스터의 최상부 소스/드레인 영역 위의 도체에 의해 서로 전기적으로 직접적으로 결합되는, 상기 제2 n-형 트랜지스터의 상기 최상부 소스/드레인 영역 및 상기 제4 p-형 트랜지스터의 상기 최상부 소스/드레인 영역;
    상기 제2 n-형 트랜지스터와 상기 제4 p-형 트랜지스터의 게이트들을 직접적으로 함께 결합하는 제1 수평-연장 전도성 상호 연결; 및
    상기 제1 수평-연장 전도성 상호 연결의 아래에 있으며, 상기 제1 n-형 트랜지스터와 상기 제3 p-형 트랜지스터의 게이트들을 직접적으로 함께 결합하는 제2 수평-연장 전도성 상호 연결을 포함하는, 감지 증폭기 구성물.
  2. 청구항 1에 있어서,
    상기 제1, 제2, 제3, 및 제4 트랜지스터들은 각각 수직인, 감지 증폭기 구성물.
  3. 청구항 1에 있어서,
    상기 감지 증폭기는 래치-기반 감지 증폭기인, 감지 증폭기 구성물.
  4. 청구항 1에 있어서,
    상기 감지 증폭기는 차동 전압 감지 증폭기인, 감지 증폭기 구성물.
  5. 감지 증폭기 구성물에 있어서,
    제1 n-형 트랜지스터 및 상기 제1 n-형 트랜지스터에 대해 수직으로 오프셋되어 높이 방향으로 바깥쪽으로 연장된 제2 n-형 트랜지스터로서, 상기 제1 n-형 트랜지스터는 제1 게이트를 따라 연장된 제1 반도체 재료 필러를 포함하며 제1 n-형 트랜지스터 최상부 및 최하부 n-형 소스/드레인 영역들 사이에 높이 방향으로 제1 채널 영역을 포함하고, 상기 제2 n-형 트랜지스터는 제2 게이트를 따라 연장된 제2 반도체 재료 필러를 포함하며 제2 n-형 트랜지스터 최상부 및 최하부 n-형 소스/드레인 영역들 사이에 높이 방향으로 제2 채널 영역을 포함한, 상기 제1 n-형 트랜지스터 및 제2 n-형 트랜지스터;
    제3 p-형 트랜지스터 및 상기 제3 p-형 트랜지스터에 대하여 높이 방향으로 바깥쪽으로 연장된 제4 p-형 트랜지스터로서, 상기 제3 p-형 트랜지스터는 제3 게이트를 따라 제3 반도체 재료 필러를 포함하며 제3 p-형 트랜지스터 최상부 및 최하부 p-형 소스/드레인 영역들 사이에 높이 방향으로 제3 채널 영역을 포함하고, 상기 제4 p-형 트랜지스터는 제4 게이트를 따라 연장된 제4 반도체 재료 필러를 포함하며 제4 p-형 트랜지스터 최상부 및 최하부 p-형 소스/드레인 영역들 사이에 높이 방향으로 제4 채널 영역을 포함한, 상기 제3 p-형 트랜지스터 및 제4 p-형 트랜지스터;
    상기 제1 n-형 트랜지스터의 최상부 소스/드레인 영역 및 상기 제2 n-형 트랜지스터의 최하부 소스/드레인 영역의 각각에 전기적으로 결합된 하위 전압 활성화 라인;
    상기 제3 p-형 트랜지스터의 최상부 소스/드레인 영역 및 상기 제4 p-형 트랜지스터의 최하부 소스/드레인 영역의 각각에 전기적으로 결합된 상위 전압 활성화 라인;
    상기 제1 n-형 트랜지스터의 최하부 n-형 소스/드레인 영역 및 상기 제3 p-형 트랜지스터의 최하부 p-형 소스/드레인 영역 아래의 도체에 의해 서로 전기적으로 직접적으로 결합되는 상기 제1 n-형 트랜지스터의 상기 최하부 n-형 소스/드레인 영역 및 상기 제3 p-형 트랜지스터의 상기 최하부 p-형 소스/드레인 영역;
    상기 제2 n-형 트랜지스터의 최상부 n-형 소스/드레인 영역 및 상기 제4 p-형 트랜지스터의 최상부 p-형 소스/드레인 영역 위의 도체에 의해 서로 전기적으로 직접적으로 결합되는, 상기 제2 n-형 트랜지스터의 상기 최상부 n-형 소스/드레인 영역 및 상기 제4 p-형 트랜지스터의 상기 최상부 p-형 소스/드레인 영역;
    상기 제2 n-형 트랜지스터와 상기 제4 p-형 트랜지스터의 게이트들을 직접적으로 함께 결합하는 제1 수평-연장 전도성 상호 연결; 및
    상기 제1 수평-연장 전도성 상호 연결의 아래에 있으며, 상기 제1 n-형 트랜지스터와 상기 제3 p-형 트랜지스터의 게이트들을 직접적으로 함께 결합하는 제2 수평-연장 전도성 상호 연결을 포함하는, 감지 증폭기 구성물.
  6. 청구항 5에 있어서,
    상기 제2 반도체 재료 필러는 상기 제1 반도체 재료 필러에 대해 수직으로 오프셋되어 바로 위에 있는, 감지 증폭기 구성물.
  7. 청구항 5에 있어서,
    상기 하위 전압 활성화 라인은 상기 제1 n-형 트랜지스터의 최상부 소스/드레인 영역 및 상기 제2 n-형 트랜지스터의 최하부 소스/드레인 영역 사이에 높이 방향으로 있는, 감지 증폭기 구성물.
  8. 청구항 5에 있어서,
    상기 제2 반도체 재료 필러는 상기 제1 반도체 재료 필러에 대해 수직으로 오프셋되어 바로 위에 있고;
    상기 제1 반도체 재료 필러의 최상부는 상기 제2 반도체 재료 필러의 최하부에 바로 맞닿아 있고 상기 제1 n-형 트랜지스터의 최상부 소스/드레인 영역 및 상기 제2 n-형 트랜지스터의 최하부 소스/드레인 영역은 상기 제1 및 제2 n-형 트랜지스터들의 공통의 동일한 공유 소스/드레인 영역을 포함하며;
    상기 하위 전압 활성화 라인은 상기 제1 및 제2 n-형 트랜지스터들의 공유 소스/드레인 영역의 측 표면에 바로 맞닿아 있는, 감지 증폭기 구성물.
  9. 청구항 5에 있어서,
    상기 제4 반도체 재료 필러는 상기 제3 반도체 재료 필러에 대해 수직으로 오프셋되어 바로 위에 있는, 감지 증폭기 구성물.
  10. 청구항 5에 있어서,
    상기 상위 전압 활성화 라인은 상기 제3 p-형 트랜지스터의 최상부 소스/드레인 영역 및 상기 제4 p-형 트랜지스터의 최하부 소스/드레인 영역 사이에 높이 방향으로 있는, 감지 증폭기 구성물.
  11. 청구항 10에 있어서,
    상기 제3 p-형 트랜지스터의 최상부 소스/드레인 영역은 상기 상위 전압 활성화 라인의 최하부 표면에 바로 맞닿아 있으며 상기 제4 p-형 트랜지스터의 최하부 소스/드레인 영역은 상기 상위 전압 활성화 라인의 최상부 표면에 바로 맞닿아 있는, 감지 증폭기 구성물.
  12. 청구항 5에 있어서,
    상기 제4 반도체 재료 필러는 상기 제3 반도체 재료 필러에 대해 수직으로 오프셋되어 바로 위에 있고;
    상기 제3 반도체 재료 필러의 최상부는 상기 제4 반도체 재료 필러의 최하부에 바로 맞닿아 있고 상기 제3 p-형 트랜지스터의 최상부 소스/드레인 영역 및 상기 제4 p-형 트랜지스터의 최하부 소스/드레인 영역은 상기 제3 및 제4 p-형 트랜지스터들의 공통의 동일한 공유 소스/드레인 영역을 포함하며;
    상기 상위 전압 활성화 라인은 상기 제3 및 제4 p-형 트랜지스터들의 공유 소스/드레인 영역의 측 표면에 바로 맞닿아 있는, 감지 증폭기 구성물.
  13. 청구항 5에 있어서,
    상기 제3 반도체 재료 필러는 상기 제1 반도체 재료 필러의 일측으로부터 변위된, 감지 증폭기 구성물.
  14. 청구항 5에 있어서,
    상기 제4 반도체 재료 필러는 상기 제2 반도체 재료 필러의 일측으로부터 변위된, 감지 증폭기 구성물.
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