KR0139303B1

KR0139303B1 - 센스 앰프

Info

Publication number: KR0139303B1
Application number: KR1019940023004A
Authority: KR
Inventors: 준이치 오카무라
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1993-09-16
Filing date: 1994-09-13
Publication date: 1998-06-01
Also published as: CN1039065C; CN1120230A

Abstract

본 발명은 트랜지스터를 분리하기 위한 영역을 작게 하고, 칩 사이즈의 축소를 도모할 수 있는 센스 앰프를 제공하기 위한 것이다.

이를 위해 본 발명은, 소스를 비트선(BL1)에 접속하고, 드레인을 데이터선(DQ)에 접속하며, 게이트를 컬럼선택신호선(DSL1)에 접속한 NMOS(Q3-1)를 포함하는 컬럼 게이트(5-1)와, 드레인을 NMOS(Q3-1)의 소스와 비트선(BL1)의 상호접속점에 접속하고, 소스를 센스신호선(BSAN)에 접속하며, 게이트를 비트선(BL1)에 흐르는 신호를 센스증폭하기 위한 기준전위신호가 흐르는 배선(BBL1)에 접속한 NMOS(Q1-1)를 포함하는 센스신호(4-1)를 구비하고, NMOS(Q3-1)와 NMOS(Q1-1)를 각각 실리콘기판중에 설정된 1개의 소자영역(24)중에 설치한 것을 특징으로 한다.

이러한 구성에 의하면, NMOS(Q3-1) 및 NMOS(Q1-1)를 각각 1개의 소자영역(24)중에 설치함으로써, 소자영역(24)을 설정하기 위해 필요한 소자분리영역(22)을 삭감할 수 있어서 칩 사이즈의 축소화를 달성할 수 있다.

Description

센스 앰프

제1도는 본 발명의 제1실시예에 관한 센스 앰프를 나타낸 도면으로, (a)는 그 레이아웃 패턴을 나타낸평면도, (b)는그등가회로도,

제2도는 본 발명의 제1실시예에 관한 센스 앰프의 단면도로서, (a)는제1도 (a)중의 2a-2a선에 따른 단면도, (b)는 제1도(a)중의 2b-2b선에 따른 단면도,

제3도는 본 발명의 제1실시예에 관한 센스 앰프를 적용한 다이나믹형 RAM의블록도,

제4도는 제3도에 도시된 센스 앰프의 회로도,

제5도는 제1도(a)에 도시된 레이아웃 패턴을 2컬럼분 확장한 예를 나타낸 평면도,

제6도는 제1도(a)에 도시된 레이아웃 패턴을 4컬럼분 확장한 예를 나타낸 평면도,

제7도는 본 발명의 제2실시예에 관한 센스 앰프를 적용한 다이나믹형 RAM의 블록도,

제8도는 제7도에 도시된 센스 앰프의 회로도,

제9도는 본 발명의 제2실시예에 관한 센스 앰프의 레이아웃 패턴을 나타낸 평면도,

제10도는 본 발명의 제2실시예에 관한 센스 앰프의 등가회로도,

제11도는 제9도에 도시된 레이아웃 패턴을 4컬럼분 확장한 예를 나타낸 평면도,

제12도는 본 발명의 제3실시예에 관한 센스 앰프의 게이트 패턴을 나타낸 평면도,

제13도는 제12도에 도시된 패턴상에 내부접속 배선층이 형성된 상태를 나타낸평면도,

제14도는 제12도 및 제13도에 도시된 센스 앰프의 등가회로도,

제15도는 일반적인 센스 앰프의 회로도이다.

*도면의 주요 부분에 대한 부호의 설명 *

1 : 메모리 셀 어레이,2 : 로우 디코더,

3 : 센스 앰프,4-1 ~ 4-4 : 센스회로,

5-1 ~ 5-4 : 컬럼 게이트,6 : 컬럼 디코더,

21: P형 실리콘기판,22 : 소자분리영역,

23 : 소자영역,24 : 소자영역,

25-1 ~ 25-8 : 폴리실리콘층(게이트),

26-1 ~ 26-8 : 폴리실리콘층(게이트),

27-1 ~ 27-9 : N형 확산층,

28-1 ~ 28-9 : N형 확산층,

30-1 ~ 30-2 : 폴리실리콘층(게이트).

산업상의 이용분야

본 발명은 센스 앰프에 관한 것으로, 특히 반도체 기억장치에 이용되어 컬럼을 선택하고, 그 선택된 컬럼에 설치되어 있는 비트선에 흐르는 신호를 증폭하며, 그 증폭된 신호를 데이터선으로 전달하는 기능을 갖고 있는 센스 앰프에 관한 것이다.

종래의 기술 및 그 문제점

현재, 전형적인 다이나믹형 반도체 기억장치에서는 메모리 셀에 비트선쌍이 접속되고, 이 비트선쌍간의 전위차를 센스 앰프로 증폭함으로써, 비트선에 흐르는 신호를 증폭하도록 하고 있다.

상기 센스 앰프에는 비트선쌍간의 전위차를 센스회로가 포함되어 있다. 이 센스회로호서는 2개의 트랜지스터가 서로 비트선쌍간에 교차 접속된 것이 일반적이다.

또한, 비트선쌍은 소정의 컬럼만큼 설치되어 있다. 메모리 셀로부터 데이터를 추출할 때, 혹은 메모리 셀로 데이터를 기입할 떼에는 컬럼 디코더로부터 출력되는 컬럼선택신호에 의해 복수의 비트선쌍으로부터 임의의 비트선쌍을 선택한다. 이러한 컬럼선택신호에 기초하여, 비트선쌍과 데이터쌍을 전기적으로 접속한다거나 차단한다거나 하기 위해, 비트선쌍과 데이터쌍간에는 컬럼 게이트가 설치되어 있다.

이와 같이, 반도체 기억장치에 이용되고 있는 센스 앰프는 센스회로와 컬럼 게이트로 구성되어 있다.

제15도는 이러한 종류의 센스 앰프의 일반적인 회로도이다. 이 제15도에는 1컬럼(1비느)분이 도시되어 있다.

제15도에 나타낸 것처럼, 반도체 기억장치내에는 비트선(BL) 및 그와 쌍을 이루는 반전 비트선(BBL; 본 명세서에 있어서는 최선의 B가 반전신호를 나타내는 것으로 함)이 설치되어 비트선쌍을 구성하고 있다.

센스회로(4)는 비트선쌍(BL, BBL)간에 접속되는 N채널형 MOS FET(이하, NMOS라 칭함)Q1 및 Q2와 P채널형 MOS FET(이하, PMOS라 칭함) Q5 및 Q6으로 구성되어 있다.

NMOS(Q1)의 소스는반전센스신호선(BSAN)에 접속되고, 그 드레인은 비트선(BL)에 접속되며, 그 게이트는 반전 비트선(BBL)에 접속되어 있다. NMOS(Q2)의 소스는 반전 센스신호선(BSAN)에 접속되고, 그 드레인은 반전 비트선(BBL)에 접속되며, 그 게이트는 비트선(BL)에 접속되어 있다. PMOS(Q5)의 소스는 신호선(SAN)에 접속되고, 그 드레인은 비트선(BL)에 접속되며, 그 게이트는 반전 비트선(BBL)에 접속되어 있다. PMOS(Q6)의 소스는 센스신호선(SAN)에 접속되고, 그 드레인은 반전 비트선(BBL)에 접속되며, 그 게이트는 비트선(BL)에 접속되어 있다.

또한, 비트선쌍(BL, BBL)과 센스회로의 상호접속점과 데이터선쌍(DQ, BDQ)간에는 컬럼선택회로(5)가 설치되어 있다. 컬럼선택회로(5)는 NMOS(Q3) 및 NMOS(Q4)로 구성되어 있다.

NMOS(Q3)의 소스는 비트선(BL)에 접속되고, 그 드레인은 데이터선(DQ)에 접속되며, 그 게이트는 컬럼선택신호선(CSL)에 접속되어 있다. NMOS(Q4)의 소스는 반전 비트선(BBL)에 접속되고, 그 드레인은 반전 데이터선(BDQ)에 접속되며, 그 게이트른 컬럼선택신호선(CSL)에 접속되어 있다.

상기 구성과 같이 일반적인 센스 앰프는 1컬럼(1비트)에 대해 4개의 NMOS와 2개의 PMOS로 구성된다. 이들 트랜지스터를 반도체기판중에 형성하기 위해서는 트랜지스터를 서로 분리하기 위한 영역, 즉 필드산화막 등과 같은 소자분리영역을 형성하여 기판상에 소자영역을 얻을 필요가 있다. 상기 센스 앰프에서는 6개의 소자가 있기 때문에 기본적으로 6개의 소자영역이 필요하다. 특히, NMOS회로부분에만 주모하면, 4개의 소자영역이 필요하다.

그런데, 상기 센스 앰프에서는 특히 NMOS회로부분에서 4개의 소자영역을 필요로 함으로써, 기판상에 소자분리영역이 점하는 면적이 증가한다는 문제가 있었다. 이때문에 칩 사이즈의 축소가 곤란하게 되고 있다.

이상 설명한 것처럼 본 발명에 의하면, 센스 앰프를 구성하는 트랜지스터를 분리하기 위한 영역을 작게 할 수 있고, 칩 사이즈의 축소를 도모할 수 있는 센스 앰프를 제공할 수 있다.

Claims

전류통로의 일단을 비트선(BL1~BL4, BBL1~BBL4)에 접속하고, 전류통로의 타단을 데이터선(DQ, DQ1, DQ2, BDQ, BDQ1, BDQ2)에 접속하며, 게이트를 컬럼선택신호선(CSL1~CSL4)에 접속한 제1트랜지스터(Q3-1~Q3-4, Q4-1~Q4-4)를 포함하는 컬러선택수단(5-1~5-4)과,

전류통로의 일단을 상기 제1트랜지스터의 전류통로의 일단과 상기 비트선의 상호접속점에 접속하고, 전류통로의 타단을 센스신호선(SAN, BSAN)에 접속하며, 게이트를 상기 비트선에 흐르는 신호를 센스증폭하기 위한 기준전위신호가 흐르는 배선에 접속한 제2트랜지스터(Q1-1~Q1-4, Q2-1~Q2-4, Q5-1~Q5-4, Q6-1~Q6-4)를 포함하는 센스수단(4-1~4-4)을 구비하고,

상기 제1트랜지스터와 상기 제2트랜지스터를 각각 반도체기체(半導體基體)에 설정된 1개의 소자영역(23, 24)중에 설치한 것을 특징으로 하는 센스 앰프.
제1도전형의 반도체기체(21)와,

상기 반도체기체중에 설정된 제1소자영역(23, 24),

상기 제1소자영역중에 서로 이격되게 설치된 제2도전형의 제1반도체영역(27-1, 27-5, 27-9, 28-1, 28-5, 28-9), 제2반도체영역(27-2, 27-4, 27-8, 28-2, 28-4, 28-6, 28-8), 제3반도체영역(27-3, 27-7, 28-3, 28-7),

상기 제1반도체영역과 제2반도체영역간의 상기 소자영역상에 설치된 제1게이트(25-1, 24-4, 25-5, 25-8, 26-1, 26-4, 26-5, 26-8),

상기 제2반도체영역과 제3반도체 영역간의 상기 소장역역상에 설치된 제2게이트(25-2, 25-3, 25-6, 25-7, 26-2, 26-3, 26-6, 26-7),

상기 제1반도체영역에 전기적으로 접속된 데이터선(DQ, DQ1, DQ2, BDQ, BDQ1, BDQ2),

상기 제2도체영역에 전기적으로 접속된 비트선(BL1~BL4, BBL1~BBL4),

상기 제3도체영역에 전기적으로 접속된 센스신호선(BSAN),

상기 제1게이트에 접속된 컬럼선택신호선(DSL1~CSL4),

상기 제1게이트에 접속된 상기 비트선에 흐르는 신호를 센스증폭하기 위한 기준전위신호가 흐르는 배선을 구비하여 구성된 것을 특징으로 하는 센스 앰프.