JP3241351B2 - センスアンプ、半導体装置及び半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、センスアンプに
係わり、特に半導体記憶装置に用いられ、ビット線に流
れる信号を増幅し、この増幅された信号をデータ線に伝
える機能を有するセンスアンプに関する。

【０００２】

【従来の技術】現在、典型的なダイナミック型半導体記
憶装置では、メモリセルにビット線対が接続され、この
ビット線対間の電位差をセンスアンプで増幅することに
より、ビット線に流れる信号を増幅するようにしてい
る。

【０００３】上記センスアンプには、ビット線対間の電
位差をセンス増幅するセンス回路が含まれている。この
センス回路としては、２つのトランジスタが、互いにビ
ット線対間にクロスカップルされたものが一般的であ
る。

【０００４】また、ビット線対は所定カラム分設けられ
ている。メモリセルからデータを取り出す時、あるいは
メモリセルへデータを書き込む時には、カラムデコーダ
から出力されるカラム選択信号により、複数のビット線
対から任意のビット線対を選択する。このようなカラム
選択信号に基いて、ビット線対とデータ線対とを電気的
に接続したり、遮断したりするために、ビット線対とデ
ータ線対との間にはカラムゲートが設けられている。

【０００５】図２３は、この類いの回路の一般的な回路
図である。この図２３には１カラム（１ビット）分が示
されている。

【０００６】図２３に示すように、半導体記憶装置内に
はビット線ＢＬ、およびこれと対となる反転ビット線Ｂ
ＢＬ（この明細書においては、最先のＢが反転信号を示
すものとする）が設けられ、ビット線対を構成してい
る。

【０００７】センス回路４はビット線対ＢＬ、ＢＢＬ間
に接続され、Ｎチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳ
と称す）Ｑ１およびＱ２と、Ｐチャネル型ＭＯＳＦＥＴ
（以下ＰＭＯＳと称す）Ｑ５およびＱ６とにより構成さ
れている。

【０００８】ＮＭＯＳ Ｑ１のソースは反転センス信号
線ＢＳＡＮに接続され、そのドレインはビット線ＢＬに
接続され、そのゲートは反転ビット線ＢＢＬに接続され
ている。ＮＭＯＳ Ｑ２のソースは反転センス信号線Ｂ
ＳＡＮに接続され、そのドレインは反転ビット線ＢＢＬ
に接続され、そのゲートはビット線ＢＬに接続されてい
る。ＰＭＯＳ Ｑ５のソースはセンス信号線ＳＡＮに接
続され、そのドレインはビット線ＢＬに接続され、その
ゲートは反転ビット線ＢＢＬに接続されている。ＰＭＯ
Ｓ Ｑ６のソースはセンス信号線ＳＡＮに接続され、そ
のドレインは反転ビット線ＢＢＬに接続され、そのゲー
トはビット線ＢＬに接続されている。

【０００９】また、ビット線対ＢＬ、ＢＢＬとセンス回
路との相互接続点と、データ線対ＤＱ、ＢＤＱとの間に
はカラムゲート５が設けられている。カラムゲート５
は、ＮＭＯＳ Ｑ３およびＮＭＯＳ Ｑ４により構成さ
れている。

【００１０】ＮＭＯＳ Ｑ３のソースはビット線ＢＬに
接続され、そのドレインはデータ線ＤＱに接続され、そ
のゲートはカラム選択信号線ＣＳＬに接続されている。
ＮＭＯＳ Ｑ４のソースは反転ビット線ＢＢＬに接続さ
れ、そのドレインは反転データ線ＢＤＱに接続され、そ
のゲートはカラム選択信号線ＣＳＬに接続されている。
上記構成のように、一般的な回路では、１カラムにつ
いて、４つのＮＭＯＳと、２つのＰＭＯＳとから成る。
これらのトランジスタを半導体基板中に形成するために
は、トランジスタを互いに分離するための領域、即ちフ
ィールド酸化膜などの素子分離領域を形成して基板上に
素子領域を得る必要がある。上記センスアンプでは、６
つの素子があるために、基本的に６つの素子領域が必要
である。

【００１１】特にＮＭＯＳ回路部分のみに着目すると、
４つの素子領域が必要である。

【００１２】しかしながら、上記センスアンプでは、特
にＮＭＯＳ回路部分で、４つの素子領域を必要とするこ
とにより、基板上で素子分離領域が占める面積が増加す
るという問題があった。このため、チップサイズの縮小
が困難となっている。

【００１３】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みて為されたもので、その目的は、センスアン
プを構成するトランジスタを分離するための領域を少な
くでき、チップサイズの縮小を図ることのできるセンス
アンプ、半導体装置及び半導体記憶装置を提供すること
にある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係るセンスアンプでは、第１のＭＯＳト
ランジスタを含むカラムゲートと、この第１のＭＯＳト
ランジスタより大きなゲート幅を有する第２のＭＯＳト
ランジスタを含むセンス回路とを持ち、第１、第２のＭ
ＯＳトランジスタは互いに同じパターンに集積する。

【００１５】また、この発明に係る半導体装置では、複
数のメモリブロックと、このメモリブロックに接続され
た複数のセンスアンプアレイとを備えるメモリセルアレ
イを持ち、各々のセンスアンプアレイは複数のセンスア
ンプを含み、各々のセンスアンプは第１のＭＯＳトラン
ジスタを有するカラムゲートと、この第１のＭＯＳトラ
ンジスタより大きなゲート幅を有する第２のＭＯＳトラ
ンジスタを有するセンス回路とを含み、第１、第２のＭ
ＯＳトランジスタは互いに同じパターンに集積する。

【００１６】更に、この発明に係る半導体記憶装置は、
データを格納するための複数のメモリセルと、このメモ
リセルにそれぞれ対応して接続される第１、第２のビッ
ト線を有するビット線対と、第１、第２のデータ線を有
するデータ線対と、素子分離領域に囲まれた第１、第２
の活性領域と、第１の端子が第１のビット線に接続さ
れ、ゲートが第２のビット線に接続され、第２の端子に
はセンス信号が供給される第１のトランジスタと、第１
の端子が第２のビット線に接続され、ゲートが第１のビ
ット線に接続され、第２の端子にはセンス信号が供給さ
れる第２のトランジスタと、第１のビット線と第１のデ
ータ線間に直列に接続され、カラム選択信号を受けるゲ
ートを有する第３のトランジスタと、第２のビット線と
第２のデータ線間に直列に接続され、カラム選択信号を
受けるゲートを有する第４のトランジスタとを持つ。そ
して、第１、第２のトランジスタのゲート幅を、第３、
第４のトランジスタのゲート幅よりも大きくするととも
に、第１、第３のトランジスタを第１の活性領域に形成
し、第２、第４のトランジスタを第２の活性領域に形成
する。

【００１７】

【発明の実施の形態】以下、図面を参照して、この発明
を実施形態により説明する。この説明において全図にわ
たり共通の部分には共通の参照符号を付すことで重複す
る説明を避けることにする。

【００１８】図３は、この発明の第１の実施形態に係る
センスアンプを適用できるダイナミック型ＲＡＭの概略
構成を示すブロック図である。

【００１９】図３に示すように、半導体チップ上には、
複数のダイナミック型メモリセルＭ11〜Ｍ44がマトリク
ス状に形成されたメモリセルマトリクス（アレー）１が
設けられている。ここで、メモリセルＭ11〜Ｍ44は、ド
レインをビット線に接続し、ソースをキャパシタに接続
した１トランジスタ１キャパシタ型セルにより構成され
ている。

【００２０】同一のロウに配置されているメモリセルの
ゲートにはワード線ＷＬ１〜ＷＬ４が共通に接続され、
これらワード線ＷＬ１〜ＷＬ４それぞれの一端には、ロ
ウアドレス信号（図示せず）に基いて所定のロウを選択
するロウデコーダ２が接続されている。

【００２１】同一のカラムに配置されているメモリセル
のドレインは、基本的に１つのビット線に接続されるも
のであるが、この実施形態では、同一のカラムに配置さ
れているメモリセルのドレインを、ビット線ＢＬ（ＢＬ
１〜ＢＬ４）、およびこのビット線ＢＬと対になる反転
ビット線ＢＢＬ（ＢＢＬ１〜ＢＢＬ４）に交互に接続
し、ビット線対によりカラムを構成する形となってい
る。そのビット線対の配置形状は、折り返しビット線
（FOLDED BIT LINE ）型である。

【００２２】ビット線対ＢＬ、ＢＢＬの一端には、ビッ
ト線対間の電位差を増幅するカラム用センスアンプ３が
接続されている。このセンスアンプ３は、各ビット線対
（カラム）毎に設けられたセンス回路４-1〜４-4および
カラムゲート５-1〜５-4を含む。

【００２３】尚、センスアンプ３は、現在の技術段階で
は、クロスカップルラッチ型のセンス回路、即ちセンス
回路４のみと考えるのが通常であるが、この発明では、
後の記載から明らかとなるように、センス回路４とカラ
ムゲート５とが融合されるため、この明細書において
は、センスアンプ３がセンス回路４およびカラムゲート
５を含む、と定義する。

【００２４】センス回路４-1〜４-4のそれぞれには、セ
ンス信号ＳＡＮと、その反転信号ＢＳＡＮが供給され
る。また、カラムゲート５-1〜５-4のそれぞれには、カ
ラムセレクト信号ＣＳＬ１〜ＣＳＬ４が供給される。こ
れらカラムセレクト信号ＣＳＬ１〜ＣＳＬ４をカラムゲ
ート５-1〜５-4へ供給するための配線はカラムデコーダ
６に接続されている。カラムデコーダ６は、カラムアド
レス信号（図示せず）に基いて、上記カラムセレクト信
号ＣＳＬ１〜ＣＳＬ４を生成する。

【００２５】センス回路を、その一つについてのみ着目
して説明すると、センス回路４-1は、ビット線ＢＬ１と
ＢＢＬ１との間に挿設されており、センス信号ＳＡＮ
と、その反転信号ＢＳＡＮが供給されることで導通され
る。

【００２６】同様にカラムゲートを、その一つについて
のみ着目して説明すると、カラムゲート５-1は、ビット
線ＢＬ１およびＢＢＬ１それぞれと、データ線ＤＱおよ
びこのデータ線ＤＱと対となるデータ線ＢＤＱそれぞれ
との間に挿設され、カラムセレクト信号ＣＳＬ１が供給
されることで導通される。

【００２７】データ線対ＤＱ、ＢＤＱの一端は、入力回
路７に接続されている。この入力回路７は、書き込み動
作時、ライトイネーブル信号ＷＥに基いて入力データＤ
inをデータ線対ＤＱ、ＢＤＱに導く。データ線対ＤＱ、
ＢＤＱへ導かれた入力データＤinは、カラムデコーダ６
により選ばれ、導通状態となっているカラムゲートを介
して、ビット線対（カラム）へと導かれる。さらにこの
カラムに導かれた入力データＤinは、ロウデコーダ２に
より選ばれ、導通状態となっているメモリセルへ導かれ
て格納、記憶される。

【００２８】また、データ線対ＤＱ、ＢＤＱの他端は、
出力増幅部８に接続されている。出力増幅部８はデータ
線対ＤＱ、ＢＤＱを差動の入力とするセンスアンプ９か
ら成る。センスアンプ９は、データ線対ＤＱ、ＢＤＱ間
に電位差がある時、例えば“１”レベルのデータＤout
を出力し、データ線対ＤＱ、ＢＤＱ間に電位差がない
時、例えば“０”レベルのデータＤoutを出力する。

【００２９】次に、センスアンプ３の詳細について説明
する。尚、この説明は、１つのカラムにのみ着目して行
う。

【００３０】図４は、図３に示されたセンスアンプ３の
回路図である。

【００３１】図４に示すように、センス回路４-1は、ソ
ースを反転センス信号線ＢＳＡＮに接続し、ドレインを
ビット線ＢＬ１に接続し、ゲートを反転ビット線ＢＢＬ
１に接続したＮＭＯＳ Ｑ１-1と、ソースを反転センス
信号線ＢＳＡＮに接続し、ドレインをビット線ＢＢＬ１
に接続し、ゲートを反転ビット線ＢＬ１に接続したＮＭ
ＯＳ Ｑ２-1とを有する。さらに、この実施形態のセン
ス回路４-1では、ソースをセンス信号線ＳＡＮに接続
し、ドレインをビット線ＢＬ１に接続し、ゲートを反転
ビット線ＢＢＬ１に接続したＰＭＯＳ Ｑ５-1と、ソー
スをセンス信号線ＳＡＮに接続し、ドレインをビット線
ＢＢＬ１に接続し、ゲートを反転ビット線ＢＬ１に接続
したＰＭＯＳ Ｑ６-1とが設けられ、ＣＭＯＳ型のセン
ス回路となっている。

【００３２】また、カラムゲート５-1は、ソースをビッ
ト線ＢＬ１に接続し、ドレインをデータ線ＤＱに接続
し、ゲートをカラム選択信号線ＣＳＬ１に接続したＮＭ
ＯＳＱ３-1と、ソースを反転ビット線ＢＢＬ１に接続
し、ドレインを反転データ線ＢＤＱ１に接続し、ゲート
をカラム選択信号線ＣＳＬ１に接続したＮＭＯＳ Ｑ４
-1とにより構成されている。

【００３３】上記構成のセンスアンプ３を有するダイナ
ミック型ＲＡＭにおいて、この発明では、装置として無
効な領域を極力無くし、チップサイズの縮小化率を向上
させるために、センスアンプ３の素子レイアウトパター
ンを図１（ａ）に示す構成としている。

【００３４】図１（ａ）はこの発明の第１の実施形態に
係るセンスアンプのレイアウトパターンを示す平面図、
図１（ｂ）はその等価回路図、図２（ａ）は図１（ａ）
中の2a−2a線に沿う断面図、図２（ｂ）は図１（ａ）中
の2b−2b線に沿う断面図である。

【００３５】図１（ａ）には、特に図４に示されるセン
スアンプ３のうち、センス回路４-1のＮＭＯＳ部分、お
よびカラムゲート５-1のレイアウトパターンが示されて
いる。即ち図１（ｂ）中に実線により示された配線を持
つ回路部分が示されている。

【００３６】図１（ａ）、図２（ａ）および図２（ｂ）
それぞれに示すように、Ｐ型シリコン基板２１の表面領
域には、フィールド酸化膜などで構成された素子分離領
域２２が形成されている。この素子分離領域２２によ
り、基板２１の主要な表面に素子領域２３および２４が
それぞれ画定されている。素子領域２３上にはＭＯＳＦ
ＥＴのゲートとなる導電性のポリシリコン層２５-1およ
び２５-2が互いに離隔して形成されており、同様に素子
領域２４上にもＭＯＳＦＥＴのゲートとなる導電性のポ
リシリコン層２６-1および２６-2が互いに離隔して形成
されている。素子領域２３のうち、ポリシリコン層２５
-1および２５-2により隠された部分を除いた領域中に
は、Ｎ型拡散層２７-1〜２７-3が形成され、これら拡散
層２７-1〜２７-3はそれぞれ、ＭＯＳＦＥＴのソースま
たはドレインとして機能している。同様にポリシリコン
層２６-1および２６-2により隠された部分を除いた素子
領域２４にも、Ｎ型拡散層２８-1〜２８-3が形成され、
それぞれＭＯＳＦＥＴのソースまたはドレインとして機
能している。

【００３７】図１（ａ）に示されるレイアウトパターン
について説明すると、ビット線ＢＬ１に接続されるＮＭ
ＯＳ Ｑ１-1およびＱ３-1はそれぞれ素子領域２４に設
けられている。ＮＭＯＳ Ｑ１-1はポリシリコン層２６
-2をゲートとするＭＯＳＦＥＴ部に形成され、ＮＭＯＳ
Ｑ３-1はポリシリコン層２６-1をゲートとするＭＯＳ
ＦＥＴ部に形成されている。

【００３８】さらにＮＭＯＳ Ｑ１-1のドレインとＮＭ
ＯＳ Ｑ３-1のソースとは１つのＮ型拡散層２８-2に設
けられ、互いに共通化されている。この拡散層２８-2
は、ビット線ＢＬ１に接続される。また、Ｎ型拡散層２
８-1はデータ線ＤＱに接続され、Ｎ型拡散層２８-2は反
転センス信号線ＢＳＡＮに接続される。

【００３９】一方、反転ビット線ＢＢＬ１に接続される
ＮＭＯＳ Ｑ２-1およびＱ４-1はそれぞれ素子領域２３
に設けられている。ＮＭＯＳ Ｑ２-1はポリシリコン層
２５-2をゲートとするＭＯＳＦＥＴ部に形成され、一
方、ＮＭＯＳ Ｑ４-1はポリシリコン層２５-1をゲート
とするＭＯＳＦＥＴ部に形成されている。

【００４０】ＮＭＯＳ Ｑ２-1のドレインおよびＮＭＯ
Ｓ Ｑ４-1のソースは、上記同様、１つのＮ型拡散層２
７-2に設けられて互いに共通化されている。そして、拡
散層２７-2は、反転ビット線ＢＢＬ１に接続される。ま
た、Ｎ型拡散層２７-1は反転データ線ＢＤＱに接続さ
れ、Ｎ型拡散層２７-2は反転センス信号線ＢＳＡＮに接
続される。

【００４１】尚、図１（ｂ）中に破線により示される配
線を持つ回路部分、即ちクロスカップルラッチ型センス
回路４-1のＰＭＯＳ部分については、特に図示しない
が、例えばＰ型シリコン基板２１中にＮ型のウェル領域
を形成し、このウェル領域上に素子分離領域を形成する
ことで素子領域を画定する。そして、この画定された素
子領域中に、ＰＭＯＳ Ｑ５-1およびＱ６-1をそれぞれ
形成する。

【００４２】図１（ａ）に示された構成のレイアウトパ
ターンを、２カラム（２ビット）分に拡張した例を図５
に示す。

【００４３】図５に示すように、２カラム分に拡張した
場合には、基本的に図１（ａ）に示されたレイアウトパ
ターンを、拡散層２７-3および２８-3の部分、即ち図５
中に示すＡ−Ａ線に沿って折り返すだけで良い。

【００４４】図５に示すように、図１（ａ）を参照して
説明したパターンを、Ａ−Ａ線に沿って線対象に折り返
すことで、素子領域２４中には、ＮＭＯＳ Ｑ１-2およ
びＱ３-2が設けられる。ここで、ＮＭＯＳ Ｑ１-2はポ
リシリコン層２６-3をゲートとするＭＯＳＦＥＴ部に形
成され、ＮＭＯＳ Ｑ３-2はポリシリコン層２６-4をゲ
ートとするＭＯＳＦＥＴ部に形成される。そして、ＮＭ
ＯＳ Ｑ１-2のドレインとＮＭＯＳ Ｑ３-2のソースと
を同一のＮ型拡散層２８-4に設け互いに共通化する。こ
の拡散層２８-4は、ビット線ＢＬ２に接続される。さら
にＮＭＯＳ Ｑ１-1のソースとＮＭＯＳ Ｑ１-2のソー
スとを同一のＮ型拡散層２８-3に設け互いに共通化す
る。この拡散層２８-3は、反転センス信号線ＢＳＡＮに
接続される。

【００４５】同様に、素子領域２３中には、ＮＭＯＳ
Ｑ２-2およびＱ４-2が設けられる。ＮＭＯＳ Ｑ２-2は
ポリシリコン層２５-3をゲートとするＭＯＳＦＥＴ部に
形成され、ＮＭＯＳ Ｑ４-2はポリシリコン層２５-4を
ゲートとするＭＯＳＦＥＴ部に形成される。さらにＮＭ
ＯＳ Ｑ２-2のドレインとＮＭＯＳ Ｑ４-2のソースと
は、同一のＮ型拡散層２７-4に設けられることで互いに
共通化されている。さらにＮＭＯＳ Ｑ２-1のソースと
ＮＭＯＳ Ｑ２-2のソースとは、同一のＮ型拡散層２７
-3に設けられることで互いに共通化されている。

【００４６】このように、図１（ａ）に示されたパター
ンにより、２カラムに必要なセンスアンプを構成した装
置では、素子領域数を増加させる必要もなく、そのパタ
ーンを折り返すだけで良い。換言すれば、センスアンプ
の増加に合わせて素子領域２３および２４をそれぞれ延
長するだけで良い。従って、チップサイズが縮小され
る。さらに図４Ａに示されたパターンをカラム毎に基板
２１中に作り込んだ場合よりも、図５に示すように折り
返すことで、素子領域を分離するための分離領域を形成
する必要がなくなるため、その縮小化率はさらに高ま
る。

【００４７】図６には、上記図１（ａ）に示されたレイ
アウトパターンを、さらに４カラムに拡張した場合の例
が示されている。

【００４８】図６に示すように、４カラム分に拡張され
た場合には、図５に示された２カラムのパターンをその
まま繰り返すことで実現できる。この時、ＮＭＯＳ Ｑ
４-2のドレインとＮＭＯＳ Ｑ４-3のドレインとは同一
のＮ型拡散層２７-5に設けることで共通化し、ＮＭＯＳ
Ｑ３-2のドレインとＮＭＯＳ Ｑ３-3のドレインとは
同一のＮ型拡散層２８-5に設けることで共通化する。

【００４９】このように、４カラム分に拡張された場合
であっても、２カラムの時と同様、素子領域の数は増加
しない。

【００５０】このように図１（ａ）に示されるパターン
では、そのパターンを同一素子領域中で、折り返す、あ
るいは繰り返す、あるいは折り返した後に繰り返すこと
で、８カラム（ビット）、１６カラム（ビット）、３２
カラム（ビット）、…、とカラム（ビット）数が増加し
ていったとしても、増加したカラムに必要なセンスアン
プはそれぞれ、同一素子領域中に得ることができる。

【００５１】尚、この発明では、８、あるいは１６とい
ったバイト単位のカラムだけでなく、様々な他の数のカ
ラムに対応できることは勿論である。

【００５２】次に、この発明の第２の実施形態に係るセ
ンスアンプについて説明する。

【００５３】図７は、この発明の第２の実施形態に係る
センスアンプを適用できるダイナミック型ＲＡＭの概略
構成を示すブロック図である。

【００５４】図７に示すダイナミック型ＲＡＭは、図３
に示すダイナミック型ＲＡＭと、データ線対がＤＱ１、
ＢＤＱ１、およびＤＱ２、ＢＤＱ２というように複数組
設けられ、複数のデータ線対からそれぞれ、データＤou
t1、Ｄout2を出力する点で異なっている。一般に多ビッ
ト構成と呼ばれるものである。

【００５５】図８に、図７に示す多ビット構成のダイナ
ミック型ＲＡＭにおけるセンスアンプ３の回路図を示
す。

【００５６】図８に示すように、カラム選択信号線ＣＳ
Ｌ１は、カラムゲート５-1およびカラムゲート５-2に接
続されている。これにより、一つのカラム選択信号が２
つのカラムに共通して供給されるようになっている。こ
れらのカラムに含まれるビット線対のうちの一方は、カ
ラムゲート５-1を介して第１のデータ線対ＤＱ１、ＢＤ
Ｑ１に接続され、他方は、カラムゲート５-2を第２のデ
ータ線対ＤＱ２、ＢＤＱ２に接続されている。

【００５７】上記構成のセンスアンプ３を有する多ビッ
ト構成のダイナミック型ＲＡＭにおいて、チップサイズ
の縮小化率を向上させるために、センスアンプ３の素子
レイアウトパターンを図９に示す構成とする。

【００５８】図９に示すように、ビット線ＢＬ１、およ
びＢＬ２に電流通路を接続するＮＭＯＳ Ｑ１-1、Ｑ１
-2、Ｑ３-1およびＱ３-2はそれぞれ、一つの素子領域２
４中に設けられている。

【００５９】ＮＭＯＳ Ｑ１-1はポリシリコン層２６-2
をゲートとするＭＯＳＦＥＴ部に形成され、ＮＭＯＳ
Ｑ３-1はポリシリコン層２６-1をゲートとするＭＯＳＦ
ＥＴ部に形成されている。また、ＮＭＯＳ Ｑ１-2はポ
リシリコン層２６-3をゲートとするＭＯＳＦＥＴ部に形
成され、ＮＭＯＳ Ｑ３-2はポリシリコン層２６-4をゲ
ートとするＭＯＳＦＥＴ部に形成されている。ポリシリ
コン層２６-2には反転ビット線ＢＢＬ１が接続され、ポ
リシリコン層２６-3には反転ビット線ＢＢＬ２が接続さ
れている。また、ポリシリコン層２６-1およびポリシリ
コン層２６-4のそれぞれには、第１カラム選択線ＣＳＬ
１が共通して接続されている。

【００６０】ＮＭＯＳ Ｑ１-1のドレインとＮＭＯＳ
Ｑ３-1のソースとは１つのＮ型拡散層２８-2に設けら
れ、ＮＭＯＳ Ｑ１-1のソースとＮＭＯＳ Ｑ１-1のソ
ースとは１つのＮ型拡散層２８-3に設けられ、ＮＭＯＳ
Ｑ１-2のドレインとＮＭＯＳＱ３-2のソースとは１つ
のＮ型拡散層２８-4に設けられている。Ｎ型拡散層２８
-2はビット線ＢＬ１に接続され、Ｎ型拡散層２８-3は反
転センス信号線ＢＳＡＮに接続され、Ｎ型拡散層２８-4
はビット線ＢＬ２に接続されている。

【００６１】また、ＮＭＯＳ Ｑ３-1のドレインとなる
Ｎ型拡散層２８-1は、一方のデータ線ＤＱ１に接続さ
れ、ＮＭＯＳ Ｑ３-2のドレインとなるＮ型拡散層２８
-5は、他方のデータ線ＤＱ２に接続されている。

【００６２】反転ビット線ＢＢＬ１、およびＢＢＬ２に
電流通路を接続するＮＭＯＳ Ｑ２-1、Ｑ２-2、Ｑ４-1
およびＱ４-2はそれぞれ、一つの素子領域２３中に設け
られている。

【００６３】ＮＭＯＳ Ｑ２-1はポリシリコン層２５-2
をゲートとするＭＯＳＦＥＴ部に形成され、ＮＭＯＳ
Ｑ４-1はポリシリコン層２５-1をゲートとするＭＯＳＦ
ＥＴ部に形成されている。また、ＮＭＯＳ Ｑ２-2はポ
リシリコン層２５-3をゲートとするＭＯＳＦＥＴ部に形
成され、ＮＭＯＳ Ｑ４-2はポリシリコン層２５-4をゲ
ートとするＭＯＳＦＥＴ部に形成されている。ポリシリ
コン層２５-2にはビット線ＢＬ１が接続され、ポリシリ
コン層２５-3にはビット線ＢＬ２が接続されている。ま
た、ポリシリコン層２５-1およびポリシリコン層２５-4
のそれぞれには、第１のカラム選択線ＣＳＬ１が共通し
て接続されている。

【００６４】ＮＭＯＳ Ｑ２-1のドレインとＮＭＯＳ
Ｑ４-1のソースとは１つのＮ型拡散層２７-2に設けら
れ、ＮＭＯＳ Ｑ２-1のソースとＮＭＯＳ Ｑ２-1のソ
ースとは１つのＮ型拡散層２７-3に設けられ、ＮＭＯＳ
Ｑ２-2のドレインとＮＭＯＳＱ４-2のソースとは１つ
のＮ型拡散層２７-4に設けられている。Ｎ型拡散層２７
-2は反転ビット線ＢＢＬ１に接続され、Ｎ型拡散層２７
-3は反転センス信号線ＢＳＡＮに接続され、Ｎ型拡散層
２７-4は反転ビット線ＢＢＬ２に接続されている。

【００６５】また、ＮＭＯＳ Ｑ４-1のドレインとなる
Ｎ型拡散層２７-1は反転データ線ＢＤＱ１に接続され、
ＮＭＯＳ Ｑ４-2のドレインとなるＮ型拡散層２７-5は
反転データ線ＢＤＱ２に接続されている。

【００６６】図１０は、図９に示すレイアウトパターン
の等価回路図である。

【００６７】図１０において、実線により示された配線
を持つ回路部分は、図１０に示されたパターン部分を示
している。尚、破線により示された配線を持つ回路部分
は、ＰＭＯＳにより構成される部分であり、そのパター
ンについては特に図示はしない。

【００６８】上記構成を持つレイアウトパターンを、４
カラム（４ビット）分に拡張した例を図１１に示す。

【００６９】図１１に示すように、４カラム分に拡張し
た場合には、上記第１の実施形態と同様に、基本的に図
１０に示されたレイアウトパターンを、拡散層２７-5お
よび２８-5の部分、即ち図１１中に示すＢ−Ｂ線に沿っ
て折り返すだけで良い。

【００７０】さらに、特に図示はしないが、８カラム分
に拡張する場合には、図１１に示すパターンを繰り返せ
ば良い。

【００７１】次に、この発明に係るセンスアンプを集積
回路化した際の、より好適なパターンを第３の実施形態
として説明する。この第３の実施形態の説明は、第２の
実施形態にて説明した多ビット構成の装置に適用したも
のを一例として説明する。

【００７２】図１２は、第３の実施形態に係るセンスア
ンプのゲートパターンを示す平面図、図１３は、図１２
に示すパターン上に内部接続配線層が形成された状態を
示す平面図、図１４は、その等価回路図である。

【００７３】図１２に示すように、素子領域２３と素子
領域２４とがシリコン基板中に素子分離領域２２によっ
て分離されて形成されている。これら素子領域２３と素
子領域２４とは互いに並行して配置されている。

【００７４】第１カラム選択線ＣＳＬ１が接続されるポ
リシリコン層２５-1、２５-4、２６-1および２６-4はそ
れぞれ、一つのポリシリコン層３０-1により一体的に形
成されている。さらに第２カラム選択線ＣＳＬ２が接続
されるポリシリコン層２５-5、２５-8、２６-5および２
６-8はそれぞれ、一つのポリシリコン層３０-2により一
体的に形成されている。これらのポリシリコン層３０-1
およびポリシリコン層３０-2が互いに相対する部分では
それぞれ直線状に加工され、かつ互いに近接されてい
る。他のポリシリコン層については、素子領域２３、ま
たは素子領域２４上の途中でチャネル長方向（この実施
形態のチャネル長方向はロウ方向となる）に沿って平面
的に折り曲げられている。

【００７５】また、図１３に示すように、ビット線ＢＬ
１〜ＢＬ４、反転ビット線ＢＢＬ１〜ＢＢＬ４はそれぞ
れ、ＮＭＯＳのチャネル幅方向（この実施形態のチャネ
ル幅方向はカラム方向となる）に沿って、例えば第１層
アルミニウム層（１Ａｌ）により形成されている。デー
タ線ＤＱ１、ＤＱ２、反転データ線ＢＤＱ１、ＢＤＱ２
はそれぞれ、素子領域２３および２４上に配置されると
ともにＮＭＯＳのチャネル長方向に沿って、例えば第２
層アルミニウム層（２Ａｌ）により形成されている。

【００７６】尚、図１２〜図１４中に示される一点鎖線
による枠Ｃは、図９に示されたパターンに対応する部分
を示している。

【００７７】上記構成のセンスアンプでは、まず、カラ
ム選択信号線が共通して接続されるポリシリコン層（ゲ
ート）それぞれを、一つのポリシリコン層で一体的に形
成することにより、コンタクト孔の数を減らすことがで
きる。

【００７８】また、ポリシリコン層（ゲート）を素子領
域上でチャネル長方向に折り曲げることにより、ＮＭＯ
Ｓのゲート幅を拡張でき、ＮＭＯＳの通電能力を増加さ
せることができる。

【００７９】また、素子領域２３と素子領域２４とを互
いに並行して配置することにより、図１３および図１４
に特に良く示されるように、一対のビット線ＢＬ、ＢＢ
Ｌ間に、これらに接続されるＮＭＯＳ、例えばＮＭＯＳ
Ｑ１-1、Ｑ２-1をそれぞれ配置することができる。こ
のように素子領域２３と素子領域２４とを並行させるパ
ターンは、ビット線ＢＬとＢＢＬとが互いに近接してメ
モリセルアレイ中に設けられる折り返しビット線型の装
置に、特に有効である。

【００８０】さらに、ポリシリコン層３０-1およびポリ
シリコン層３０-2が互いに相対する部分ではそれぞれ直
線状に加工され、かつ互いに近接されている。これは、
データ線コンタクト孔が、ポリシリコン層３０-1および
ポリシリコン層３０-2に対して自己整合的に形成できる
ことを示唆している。即ちポリシリコン層上に厚いシリ
コン酸化膜を形成した後、シリコン酸化膜とエッチング
選択比のとれる物質、例えばシリコン窒化膜などを形成
する。このように３層構造が出来た状態でパタ−ニング
を行い、その上部にシリコン窒化膜を含む絶縁層が形成
されたポリシリコン層３０-1および３０-2のパターンを
得る。この後、これらの側壁にサイドウォールスペーサ
を形成する。このサイドウォールスペーサ中にも、シリ
コン窒化膜が含まれる。

【００８１】このようにして、ポリシリコン層３０-1お
よび３０-2の周囲をそれぞれ、エッチング障壁となる窒
化膜を含んだ絶縁層で覆う。このような構造であると、
コンタクト孔の開孔がポリシリコン層３０-1および３０
-2上にかかったとしても、エッチング障壁によりポリシ
リコン層３０-1および３０-2が保護され、エッチングさ
れることはない。よって、ポリシリコン層３０-1および
３０-2上にかかってコンタクト孔を形成することが可能
で、集積度を向上させるのに好適である。このようなコ
ンタクト技術は、自己整合コンタクトと呼ばれる。デー
タ線ＤＱとカラムゲートの共通ノードとの接続に自己整
合コンタクトを用いた時の断面図を図１５に示す。尚、
図１５に示される断面は、拡散層２７-5とデータ線ＢＤ
Ｑ２との接続部分であるが、図１３に示される２Ａｌ−
基板コンタクトの部分ならば、どこでも使うことができ
る。

【００８２】次に、この発明の第４の実施形態に係るセ
ンスアンプについて説明する。

【００８３】第４の実施形態は、第２の実施形態にて説
明した多ビット構成の装置を一例とし、説明する。ま
た、この説明は、２つのカラムに着目して行う。

【００８４】図１６は、この発明の第４の実施形態に係
るセンスアンプ３の回路図である。

【００８５】図１６に示すように、センス回路４-1およ
びセンス回路４-2の共通ノード（共通ソース）１１-1
は、センス回路４-1〜４-4の電源である反転センス信号
線ＢＳＡＮ、および接地電位に固定された接地線ＧＮＤ
に、センスアンプ選択活性化回路１０-1を介して接続さ
れている。センスアンプ選択活性化回路１０-1は、複数
のセンス回路のうち、いずれか一つ、あるいは図１３に
示されるように、カラム選択信号ＣＳＬによりペアとさ
れるセンス回路ペアを選択して活性化させるものであ
る。この実施形態により紹介される選択活性化回路１０
-1は、ＮＭＯＳ Ｑ７-1とＮＭＯＳ Ｑ８-1とを含む。

【００８６】ＮＭＯＳ Ｑ７-1の電流通路の一端は、共
通ノード１１-1に接続される。共通ノード１１-1は、セ
ンス回路４-1のＮＭＯＳＱ１-1、ＮＭＯＳＱ２-1の共通
ソース、並びにセンス回路４-2のＮＭＯＳＱ１-2、ＮＭ
ＯＳＱ２-2の共通ソースを、さらに共通とした部分であ
る。また、ＮＭＯＳ Ｑ７-1の他端は反転センス信号線
ＢＳＡＮに接続され、そのゲートは、高電位電源線ＶＤ
Ｄに接続されている。ＮＭＯＳ Ｑ７-1は、そのゲート
に高電位電源線ＶＤＤが供給されることから、選択活性
化回路１０-1に、高電位ＶＤＤが供給されている間、常
にオンしている。

【００８７】ＮＭＯＳ Ｑ８-1の電流通路の一端は、共
通ノード１１-1に接続され、その他端は、接地線ＧＮＤ
に接続されている。また、そのゲートは、カラム選択線
ＣＳＬ１に接続されており、ＮＭＯＳ Ｑ８-1は、カラ
ム選択線ＣＳＬ１の電位が、“Ｈ”レベルとなっている
間だけ、オン状態となる。

【００８８】このような選択活性化回路１０-1を持つセ
ンスアンプ３では、カラムが、カラム選択信号ＣＳＬに
よって選択された時だけ、共通ノード１１に、ＮＭＯＳ
Ｑ７-1、およびＮＭＯＳ Ｑ７-1と並列接続されたＮ
ＭＯＳ Ｑ８-1の２つのトランジスタにより、電源が供
給される。即ちセンス回路４-1および４-2に、高速に電
源が供給されるようになるため、メモリのアクセスタイ
ムが高速化する。しかも、アクセスタイムを高速化させ
るために、消費電力が増加することもない。

【００８９】また、図１３に示すように、反転センス信
号線ＢＳＡＮをＢＳＡＮ１に置き換え、また、接地線Ｇ
ＮＤをＢＳＡＮ２に置き換えるようにしても良い。

【００９０】これらの使い分けは、メモリセルアレーの
構成によって変えられる。

【００９１】図１７（ａ）は、１つのカラムデコ−タ
に、１つのメモリセルアレーが付属している半導体記憶
装置のブロック図である。

【００９２】メモリアレーの構成が、図１７（ａ）に示
す構成の時は、センスアンプ活性化信号ＢＳＡＮおよび
接地電位ＧＮＤを使うのが良い。

【００９３】また、図１７（ｂ）は、１つのカラムデコ
ーダに、１つのメモリセルアレーが付属し、かつ１つの
メモリセルアレーが所定数のロウ毎にブロック単位で分
割されている半導体記憶装置のブロック図である。この
類いのメモリセルアレーは、超大規模容量（例えば１６
Ｍ、６４Ｍ以上）ＤＲＡＭに、良く見られる。

【００９４】メモリセルアレーの構成が、図１７（ｂ）
に示す構成の時は、反転センス信号線ＢＳＡＮおよび接
地線ＧＮＤをそれぞれ、選択されたメモリセルブロック
全体のセンスアンプを一斉に活性化する信号ＢＳＡＮ１
と、選択されたメモリセルブロック中からさらにカラム
選択信号（ＣＳＬ）により選択されたセンスアンプを活
性化する信号ＢＳＡＮ２とに置き換えると良い。

【００９５】図１６に示す構成のセンスアンプ３を持つ
ダイナミック型ＲＡＭにおいて、より集積度を高めため
に、センスアンプ３の素子パターンを図１８および図１
９に示す構成とする。

【００９６】図１８は、第３の実施形態に係るセンスア
ンプのゲートパターンを示す平面図、図１９は、図１８
に示すパターン上に内部接続配線層が形成された状態を
示す平面図、図２０は、その等価回路図である。

【００９７】図１８Ａおよび図１９に示すパターンは、
図１２および図１３に示したパターンと同様なタイプで
ある。特に異なるところは、選択活性化回路１０-1およ
び１０-2を構成するＮＭＯＳ Ｑ７-1、Ｑ８-1、Ｑ７-
2、Ｑ８-2を、センス回路の共通ソース、即ち図１３に
示した共通ノード１１-1、１１-2に接続したことであ
る。

【００９８】図１８〜図２０に示すように、共通ノード
１１-1のパターンは、以下の構成により得られている。
まず、ＮＭＯＳ Ｑ２-1とのＱ２-2との共通ノードであ
るＮ型拡散層２７-3と、ＮＭＯＳ Ｑ１-1とのＱ１-2と
の共通ノードであるＮ型拡散層２８-3とを、素子領域を
新たに設けることで得たＮ型拡散層５０-1で一体につな
ぐ。同様にして、Ｎ型拡散層２７-3と、ＮＭＯＳ Ｑ７
-1を形成するために、素子領域２３に対してカラム方向
に隣接して設けられた素子領域２３´-1とをＮ型拡散層
３１-1で一体につなぐ。さらにＮ型拡散層２８-3と、Ｎ
ＭＯＳ Ｑ８-1を形成するために、素子領域２３に対し
てカラム方向に隣接して設けられた素子領域２４´-1と
を、Ｎ型拡散層３２-1で一体につなぐ。

【００９９】また、共通ノード１１-2のパターンも、図
１８〜図２０に示されるように、接続されるトランジス
タが異なるだけで、共通ノード１１-1のパターンと同様
のパターンとなっている。

【０１００】尚、図１８中、参照符号３３-1により示さ
れる領域は、ＮＭＯＳ Ｑ７-1のソースであり、同様に
参照符号３３-2により示される領域はＮＭＯＳ Ｑ７-2
のソース、参照符号３４-1により示される領域はＮＭＯ
Ｓ Ｑ８-1のソース、参照符号３４-2により示される領
域はＮＭＯＳ Ｑ８-2のソースである。

【０１０１】また、図１８中、参照符号３５-1、３５-2
により示される部材は、ＮＭＯＳＱ７-1、Ｑ７-2のゲー
トであり、参照符号３６-1、３６-2により示される部材
は、ＮＭＯＳ Ｑ８-1、Ｑ８-2のゲートである。

【０１０２】次に、この発明に係るセンスアンプが持つ
素子領域２３および２４と、メモリセルアレーとの関係
について説明する。

【０１０３】上記第１〜第４の実施形態により説明した
センスアンプでは、センス回路に含まれてビット線ＢＬ
に接続されるＮＭＯＳと、カラムゲートに含まれて上記
ビット線ＢＬに接続されるＮＭＯＳとを同一の素子領域
に形成することで、カラム数が増加していったとして
も、それに必要なセンスアンプの特にＮＭＯＳ回路部分
を、永久的に１つの素子領域に集積して形成することが
できる。このことを、簡単な図に示す。

【０１０４】図２１（ａ）は、メモリセルアレーと素子
領域との関係を示す図である。

【０１０５】まず、図２１（ａ）に示すように、２５６
本のカラムを集積したメモリセルアレー（またはメモリ
ブロック）がチップ中にある時、この発明に係るセンス
アンプは、メモリセルアレー（またはメモリブロック）
のロウ方向に沿った直線区域（センスアンプアレー）１
００の中に配置される。しかも、その区域１００の中
で、素子領域２３および２４はメモリセルアレー（また
はメモリブロック）の端から端まで、一つのパターンで
作ることができる。もちろんカラムが５１２本あって
も、１０２４本、それ以上あっても同様である。

【０１０６】尚、素子領域が２本あるのは、基本的に、
ビット線およびデータ線に、対を用いているためで、こ
の対を用いないで、一本のビット線およびデータ線を用
いた装置では、素子領域２３および２４のいずれか一つ
を形成するだけで良い。

【０１０７】また、装置が対を有するものであったとし
ても、従来、１つのカラムについて、素子領域が４つ必
要であった点を、２つの素子領域だけで済ませることが
できる。さらにこの種の装置においても、カラム数が増
えるに連れて、それに必要なセンスアンプを形成するた
めに必然的に素子領域の数が増加していたが、上記実施
形態により説明したセンスアンプによれば、カラム数が
増えたとしても、常に２つの素子領域だけで済むように
なる。

【０１０８】また、この発明は、次のような変形も可能
である。

【０１０９】図２１（ｂ）は、他の構成を持つメモリセ
ルアレーと素子領域との関係を示す図である。

【０１１０】ＤＲＡＭなどの半導体メモリには、メモリ
セルアレー（またはメモリブロック）が、数カラム毎に
グループ分けされたものもある。

【０１１１】図２１（ｂ）は、その類いのメモリセルア
レーが図示されており、２５６本のカラムが、１６カラ
ム毎に分割され、全部で１６のメモリグループＧ１〜Ｇ
１６を有している。メモリグループを持つメモリでは一
般に、グループ毎に独立して設けられた小さいワード線
１０１…と、これら小さいワード線１０１…に接続され
た大きいワード線１０２を持つ。

【０１１２】この類いのメモリでは、メモリグループと
メモリグループとの間に、小さいワード線１０１と大き
いワード線１０２とを接続するための領域１０３が設け
られている。この領域１０３にはメモリセルが無く、従
ってビット線も配置されない。ビット線が配置されない
ため、素子領域２３および２４を、図２１（ａ）に示す
ように一本で作ると、領域１０３の部分で、素子領域２
３および２４に形成される拡散層が、ロウ方向にビット
線が配置されている部分に比べて長くなる。このため、
拡散層と基板との間の寄生容量に、アンバランスが生ず
る。寄生容量がアンバランスとなると、メモリセル間で
のアクセスタイムのばらつきが大きくなる可能性があ
る。

【０１１３】従って、メモリセルアレー（またはメモリ
ブロック）が、数カラム毎にグループ分けされた装置で
は、図２１（ｂ）に示すように素子領域２３および２４
を、メモリグループＧ１〜Ｇ１６毎に、素子領域２３-1
〜２３-16 、２４-1〜２４-16 と分割されことが好まし
い。この構成とすることで、寄生容量のアンバランスを
無くすことができ、メモリセル間でのアクセスタイムの
ばらつきを小さくすることができる。

【０１１４】以上説明したように、この発明によれば、
センスアンプを構成するトランジスタを分離するための
領域を少なくでき、チップサイズの縮小を図ることので
きるセンスアンプを提供できる。

【０１１５】しかも上記の効果は、カラム数が増加す
る、即ち半導体記憶装置が大容量化するに連れて、漸次
向上する。

【０１１６】さらに素子分離領域は、チップ中において
装置として機能しない無効領域（デッド・リジョン）で
あるが、この発明によれば、無効領域も削減されるの
で、チップの使用効率の向上にも貢献する。

【０１１７】図２２は、この発明に係るセンスアンプに
よる、センスアンプアレーの縮小効果を示す図である。

【０１１８】典型的なセンスアンプにより構成したセン
スアンプアレーの面積を１００％とした時、この発明に
係るセンスアンプにより構成したセンスアンプアレーの
面積は、１６ＭＤＲＡＭで９８％、６４ＭＤＲＡＭで９
７％、２５６ＭＤＲＡＭで９５．６％、１ＧＤＲＡＭで
９３．８％と予測される（図中三角印により示す）。こ
のように、この発明に係るセンスアンプでは、記憶容量
の規模が大きくなるに連れて、センスアンプアレーの面
積を、確実に減少させることができる。

【０１１９】また、典型的なセンスアンプにより構成し
たセンスアンプアレーが、チップ中で占める面積を１０
０％とした時、この発明に係るセンスアンプにより構成
したセンスアンプアレーが、チップ中で占める面積は、
１６ＭＤＲＡＭで９９．２％、６４ＭＤＲＡＭで９８．
４％、２５６ＭＤＲＡＭで９６．７％、１ＧＤＲＡＭで
９３．４％と予測される（図中丸印により示す）。

【０１２０】このように、この発明に係るセンスアンプ
では、チップ中でセンスアンプアレーが占める面積も、
記憶容量の規模が大きくなるに連れて確実に減少させる
ことができる。

【０１２１】

【発明の効果】以上説明したように、この発明によれ
ば、センスアンプを構成するトランジスタを分離するた
めの領域を少なくでき、チップサイズの縮小を図ること
のできるセンスアンプ、半導体装置及び半導体記憶装置
を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施形態に係るセンス
アンプを示す図で、（ａ）図はそのレイアウトパターン
を示す平面図、（ｂ）図はその等価回路図。

【図２】図２はこの発明の第１の実施形態に係るセンス
アンプの断面図で、（ａ）図は図１（ａ）中の2a−2a線
に沿う断面図、（ｂ）図は図１（ａ）中の2b−2b線に沿
う断面図。

【図３】図３はこの発明の第１の実施形態に係るセンス
アンプを適用できるダイナミック型ＲＡＭのブロック
図。

【図４】図４は図３に示されたセンスアンプの回路図。

【図５】図５は図１（ａ）に示されたレイアウトパター
ンを、２カラムに拡張した時の平面図。

【図６】図６は図１（ａ）に示されたレイアウトパター
ンを、４カラムに拡張した時の平面図。

【図７】図７はこの発明の第２の実施形態に係るセンス
アンプを適用できるダイナミック型ＲＡＭのブロック
図。

【図８】図８は図７に示されたセンスアンプの回路図。

【図９】図９はこの発明の第２の実施形態に係るセンス
アンプのレイアウトパターンを示す平面図。

【図１０】図１０は図９に示すセンスアンプの等価回路
図。

【図１１】図１１は図９に示されたレイアウトパターン
を、４カラムに拡張した時の平面図。

【図１２】図１２はこの発明の第３の実施形態に係るセ
ンスアンプのゲートパターンを示す平面図。

【図１３】図１３は図１２に示すパターン上に内部接続
配線層が形成された状態を示す平面図。

【図１４】図１４は図１２および図１３に示すセンスア
ンプの等価回路図。

【図１５】図１５は自己整合コンタクトが用いられた部
分の断面図。

【図１６】図１６はこの発明の第４の実施形態に係るセ
ンスアンプの回路図。

【図１７】図１７はメモリセルアレーの構成を概略的に
示す図で、（ａ）図は典型的な構成を示す図、（ｂ）図
は他の構成を示す図。

【図１８】図１８はこの発明の第４の実施形態に係るセ
ンスアンプのゲートパターンを示す平面図。

【図１９】図１９は図１８に示すパターン上に内部接続
配線層が形成された状態を示す平面図。

【図２０】図２０は図１８および図１９に示すセンスア
ンプの等価回路図。

【図２１】図２１はメモリセルアレーと素子領域との関
係を示す図で、（ａ）図はメモリセルアレーと素子領域
パターンとの関係の一例が示された平面図、（ｂ）図は
メモリセルアレーと素子領域パターンとの関係の他例が
示された平面図。

【図２２】図２２はメモリ容量とセンスアンプの縮小率
との関係を示す図。

【図２３】図２３は、一般的なセンスアンプの回路図。

【符号の説明】

１…メモリセルアレイ、 ２…ロウデコーダ、 ３…センスアンプ、 ４-1〜４-4…センス回路、 ５-1〜５-4…カラムゲート、 ６…カラムデコーダ、 ２１…Ｐ型シリコン基板、 ２２…素子分離領域、 ２３，２３´-1，２３´-2…素子領域、 ２４，２４´-1，２４´-2…素子領域、 ２５-1〜２５-8…ポリシリコン層（ゲート）、 ２６-1〜２６-8…ポリシリコン層（ゲート）、 ２７-1〜２７-9…Ｎ型拡散層、 ２８-1〜２８-9…Ｎ型拡散層、 ３０-1〜３０-2…ポリシリコン層（ゲート）、 ３１-1〜３１-2…Ｎ型拡散層、 ３２-1〜３２-2…Ｎ型拡散層、 ３３-1，３３-2…Ｎ型拡散層、 ３４-1，３４-2…Ｎ型拡散層、 ３５-1，３５-2…ポリシリコン層（ゲート）、 ３６-1，３６-2…ポリシリコン層（ゲート）、 ５０-1，５０-2…Ｎ型拡散層。

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 第１のＭＯＳトランジスタを含むカラム
   ゲートと、 前記第１のＭＯＳトランジスタより大きなゲート幅を有
   する第２のＭＯＳトランジスタを含むセンス回路とを具
   備し、 前記第１、第２のＭＯＳトランジスタは、素子分離領域
   に囲まれた同じ活性領域に形成されていることを特徴と
   するセンスアンプ。
2. 【請求項２】 前記第１、第２のＭＯＳトランジスタの
   端子は共通ノードに接続されていることを特徴とする請
   求項１に記載のセンスアンプ。
3. 【請求項３】 前記第１のＭＯＳトランジスタのゲート
   はカラム選択線に接続され、前記第２のＭＯＳトランジ
   スタのゲートはビット線に接続されていることを特徴と
   する請求項１に記載のセンスアンプ。
4. 【請求項４】 前記第２のＭＯＳトランジスタのゲート
   を形成する導電層は、前記第１のＭＯＳトランジスタの
   ゲートを形成する導電層が伸びている方向に対してほぼ
   直角に折れ曲がっていることを特徴とする請求項１に記
   載のセンスアンプ。
5. 【請求項５】 前記第１のＭＯＳトランジスタのゲート
   は、直線状に伸びる第１の導電層から形成され、 前記第２のＭＯＳトランジスタのゲートは、第１の導電
   層に対してほぼ平行に直線状に伸びる第１の領域と、前
   記第１の領域に接続され前記第１の導電層に対してほぼ
   直角に伸びる第２の領域とを含む第２の導電層から形成
   されていることを特徴とする請求項１に記載のセンスア
   ンプ。
6. 【請求項６】 複数のメモリブロックと、前記メモリブ
   ロックに接続された複数のセンスアンプアレイとを備え
   るメモリセルアレイを具備し、 各々の前記センスアンプアレイは複数の前記センスアン
   プを含み、 各々の前記センスアンプは第１のＭＯＳトランジスタを
   有するカラムゲートと、前記第１のＭＯＳトランジスタ
   より大きなゲート幅を有する第２のＭＯＳトランジスタ
   を有するセンス回路とを含み、 前記第１、第２のＭＯＳトランジスタは、素子分離領域
   に囲まれた同じ活性領域に形成されていることを特徴と
   する半導体装置。
7. 【請求項７】 前記第１、第２のＭＯＳトランジスタの
   端子は共通ノードに接続されていることを特徴とする請
   求項６に記載の半導体装置。
8. 【請求項８】 前記第１のＭＯＳトランジスタのゲート
   はカラム選択線に接続され、前記第２のＭＯＳトランジ
   スタのゲートはビット線に接続されていることを特徴と
   する請求項６に記載の半導体装置。
9. 【請求項９】 前記第２のＭＯＳトランジスタのゲート
   を形成する導電層は、前記第１のＭＯＳトランジスタの
   ゲートを形成する導電層が伸びている方向に対してほぼ
   直角に折れ曲がっていることを特徴とする請求項６に記
   載の半導体装置。
10. 【請求項１０】 前記第１のＭＯＳトランジスタのゲー
    トは、直線状に伸びる第１の導電層から形成され、 前記第２のＭＯＳトランジスタのゲートは、第１の導電
    層に対してほぼ平行に直線状に伸びる第１の領域と、前
    記第１の領域に接続され前記第１の導電層に対してほぼ
    直角に伸びる第２の領域とを含む第２の導電層から形成
    されていることを特徴とする請求項６に記載の半導体装
    置。
11. 【請求項１１】 データを格納するための複数のメモリ
    セルと、 前記メモリセルにそれぞれ対応して接続される第１、第
    ２のビット線を有するビット線対と、 第１、第２のデータ線を有するデータ線対と、 素子分離領域に囲まれた第１の活性領域と、 前記素子分離領域に囲まれた第２の活性領域と、 第１の端子は前記第１のビット線に接続され、ゲートは
    前記第２のビット線に接続され、第２の端子にはセンス
    信号が供給される第１のトランジスタと、第１の端子は
    前記第２のビット線に接続され、ゲートは前記第１のビ
    ット線に接続され、第２の端子にはセンス信号が供給さ
    れる第２のトランジスタと、 前記第１のビット線と前記第１のデータ線間に直列に接
    続され、カラム選択信号を受けるゲートを有する第３の
    トランジスタと、 前記第２のビット線と前記第２のデータ線間に直列に接
    続され、カラム選択信号を受けるゲートを有する第４の
    トランジスタとを具備し、 前記第１、第３のトランジスタは、前記第１の活性領域
    に形成され、 前記第２、第４のトランジスタは、前記第２の活性領域
    に形成され、 前記第１、第２のトランジスタのゲート幅は前記第３、
    第４のトランジスタのゲート幅より大きいことを特徴と
    する半導体記憶装置。
12. 【請求項１２】 前記第１、第２のＭＯＳトランジスタ
    のゲートを形成する導電層は、前記第３、第４のＭＯＳ
    トランジスタのゲートを形成する導電層が伸びている方
    向に対してほぼ直角に折れ曲がっていることを特徴とす
    る請求項１１に記載の半導体記憶装置。
13. 【請求項１３】 前記第３、第４のＭＯＳトランジスタ
    のゲートは、直線状に伸びる第１の導電層から形成さ
    れ、 前記第１、第２のＭＯＳトランジスタのゲートは、第１
    の導電層に対してほぼ平行に直線状に伸びる第１の領域
    と、前記第１の領域に接続され前記第１の導電層に対し
    てほぼ直角に伸びる第２の領域とを含む第２の導電層か
    ら形成されていることを特徴とする請求項１１に記載の
    半導体記憶装置。