JPH08250674A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08250674A JPH08250674A JP7055471A JP5547195A JPH08250674A JP H08250674 A JPH08250674 A JP H08250674A JP 7055471 A JP7055471 A JP 7055471A JP 5547195 A JP5547195 A JP 5547195A JP H08250674 A JPH08250674 A JP H08250674A
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】集積度を妨げることがない、プレート電位配線
と埋込プレート配線層との接続箇所を持つ半導体記憶装
置を提供しようとするものである。 【構成】プレート電位配線５０-1からメモリセルアレー
５-1に集積されたＢＰＴセル群の埋込プレート配線層に
プレート電位を供給するための供給素子ブロック１３-1
を、メモリセルアレー５-1の、ロウデコーダアレー９-1
に相対する辺３３に近接して配置し、プレート電位配線
５０-1からメモリセルアレー５-2に集積されたＢＰＴセ
ル群の埋込プレート配線層にプレート電位を供給するた
めの供給素子ブロック１３-2を、メモリセルアレー５-2
の、ロウデコーダアレー１３-2に相対する辺３５に近接
して配置する。
と埋込プレート配線層との接続箇所を持つ半導体記憶装
置を提供しようとするものである。 【構成】プレート電位配線５０-1からメモリセルアレー
５-1に集積されたＢＰＴセル群の埋込プレート配線層に
プレート電位を供給するための供給素子ブロック１３-1
を、メモリセルアレー５-1の、ロウデコーダアレー９-1
に相対する辺３３に近接して配置し、プレート電位配線
５０-1からメモリセルアレー５-2に集積されたＢＰＴセ
ル群の埋込プレート配線層にプレート電位を供給するた
めの供給素子ブロック１３-2を、メモリセルアレー５-2
の、ロウデコーダアレー１３-2に相対する辺３５に近接
して配置する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に係
わり、特に埋込プレート配線層を有したメモリセルを備
える半導体記憶装置に関する。
わり、特に埋込プレート配線層を有したメモリセルを備
える半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミック型ＲＡＭは、半導体製品の
中で最も、素子の集積密度が高い。このため、どの半導
体製品よりも、素子の微細化が進展している。特にメモ
リセルは、常に微細化技術の最先端である。
中で最も、素子の集積密度が高い。このため、どの半導
体製品よりも、素子の微細化が進展している。特にメモ
リセルは、常に微細化技術の最先端である。
【０００３】微細なメモリセルの基本構造は、２つに大
別される。スタック型セルとトレンチ型セルである。し
かし、微細化が進展するにつれて、スタック型セル、ト
レンチ型セルの双方に、問題点がでてきた。
別される。スタック型セルとトレンチ型セルである。し
かし、微細化が進展するにつれて、スタック型セル、ト
レンチ型セルの双方に、問題点がでてきた。
【０００４】スタック型セルでは、基板上に、セル毎に
分割されたストレ−ジノードと、ストレージノード上
に、プレートを形成する。このため基板上に形成される
層の平坦性が悪化する。そのため、さらなる微細化が難
しくなっている。
分割されたストレ−ジノードと、ストレージノード上
に、プレートを形成する。このため基板上に形成される
層の平坦性が悪化する。そのため、さらなる微細化が難
しくなっている。
【０００５】一方、トレンチ型セルでは、隣接するトレ
ンチどうしでのリーク電流を抑えるために、ある程度の
距離だけ、トレンチどうしを離す必要がでてきた。この
ため、スタック型セルと同様に、さらなる微細化が難し
くなっている。
ンチどうしでのリーク電流を抑えるために、ある程度の
距離だけ、トレンチどうしを離す必要がでてきた。この
ため、スタック型セルと同様に、さらなる微細化が難し
くなっている。
【０００６】そこで、これらの問題点を解消できる、新
たなセルが開発された。所謂埋込プレートトレンチ（Ｂ
ＰＴ）型セルである。
たなセルが開発された。所謂埋込プレートトレンチ（Ｂ
ＰＴ）型セルである。
【０００７】埋込プレートトレンチ型セルは、特開昭６
３−１３６５５８号公報や、“Half-Vcc Sheath-Plate
Capacitor DRAM Cell with Self-Aligned Buried Plate
-Wiring., T.Kaga et al., IEEE TRANSACTIONS ON ELEC
TRON DEVICES VOL.35,No.8,August 1988,p1257〜p1263
”などに、詳しく開示されている。
３−１３６５５８号公報や、“Half-Vcc Sheath-Plate
Capacitor DRAM Cell with Self-Aligned Buried Plate
-Wiring., T.Kaga et al., IEEE TRANSACTIONS ON ELEC
TRON DEVICES VOL.35,No.8,August 1988,p1257〜p1263
”などに、詳しく開示されている。
【０００８】埋込プレートトレンチ型セルの要点を簡単
に説明する。
に説明する。
【０００９】埋込プレートトレンチ型セルは、トレンチ
内に形成されたプレートどうしを基板中で互いにつなぐ
ために、基板上からプレートを排除できる。このため、
基板上に形成される層の平坦性が向上する。
内に形成されたプレートどうしを基板中で互いにつなぐ
ために、基板上からプレートを排除できる。このため、
基板上に形成される層の平坦性が向上する。
【００１０】トレンチ内にストレージノードを形成し、
かつトレンチの内側に酸化膜カラーを形成して、ストレ
ージノードを基板から絶縁するために、トレンチ型セル
よりも、トレンチどうしの間隔を詰めあえる。
かつトレンチの内側に酸化膜カラーを形成して、ストレ
ージノードを基板から絶縁するために、トレンチ型セル
よりも、トレンチどうしの間隔を詰めあえる。
【００１１】これらの利点から、埋込プレートトレンチ
型セルは、スタック型セルおよびトレンチ型セルのいず
れよりも、微細化しやすい。
型セルは、スタック型セルおよびトレンチ型セルのいず
れよりも、微細化しやすい。
【００１２】しかし、埋込プレートトレンチ型セルを、
実際のダイナミック型ＲＡＭに用いると、幾つかの問題
点があることが判明した。
実際のダイナミック型ＲＡＭに用いると、幾つかの問題
点があることが判明した。
【００１３】埋込プレートトレンチ型セルは、プレート
どうしを基板中でつなぐために、基板内に配線層（以
下、埋込プレート配線層という。）を必要としている。
このため、例えば埋込プレート配線層とプレート電位配
線との接続箇所を、チップのどの場所に配置するかな
ど、実際のダイナミック型ＲＡＭでは問題となる。
どうしを基板中でつなぐために、基板内に配線層（以
下、埋込プレート配線層という。）を必要としている。
このため、例えば埋込プレート配線層とプレート電位配
線との接続箇所を、チップのどの場所に配置するかな
ど、実際のダイナミック型ＲＡＭでは問題となる。
【００１４】現在、ダイナミック型ＲＡＭの基本的なブ
ロック（メモリセルアレイ、ロウデコーダ、カラムデコ
ーダ、センスアンプ群、カラムゲート群など）のレイア
ウトは、最良の集積度を得る、という観点で、ほぼ完成
している。
ロック（メモリセルアレイ、ロウデコーダ、カラムデコ
ーダ、センスアンプ群、カラムゲート群など）のレイア
ウトは、最良の集積度を得る、という観点で、ほぼ完成
している。
【００１５】しかし、埋込プレートトレンチ型セルを、
ダイナミック型ＲＡＭに実際に用いようとすると、ほぼ
完成しているレイアウトに、プレート電位配線と埋込プ
レート配線層との接続箇所、という全く新たなブロック
が追加されることになる。
ダイナミック型ＲＡＭに実際に用いようとすると、ほぼ
完成しているレイアウトに、プレート電位配線と埋込プ
レート配線層との接続箇所、という全く新たなブロック
が追加されることになる。
【００１６】新たに追加されたブロックでは、その配置
場所の選定を誤ってしまうと、集積度を妨げることがあ
る。
場所の選定を誤ってしまうと、集積度を妨げることがあ
る。
【００１７】なお、プレート電位配線と埋込プレート配
線層との接続方法は、特開昭６３−１３６５５９号公
報、特開平６−２９４８５号公報、上記“Half-Vcc She
ath-Plate Capacitor DRAM Cell with Self-Aligned Bu
ried Plate-Wiring., T.Kaga et al., IEEE TRANSACTIO
NS ON ELECTRON DEVICES VOL.35,No.8,August 1988,p12
57〜p1263 ”に開示されているが、その接続箇所を、チ
ップのどこに設けるかについての報告は、現在のところ
なされていない。
線層との接続方法は、特開昭６３−１３６５５９号公
報、特開平６−２９４８５号公報、上記“Half-Vcc She
ath-Plate Capacitor DRAM Cell with Self-Aligned Bu
ried Plate-Wiring., T.Kaga et al., IEEE TRANSACTIO
NS ON ELECTRON DEVICES VOL.35,No.8,August 1988,p12
57〜p1263 ”に開示されているが、その接続箇所を、チ
ップのどこに設けるかについての報告は、現在のところ
なされていない。
【００１８】
【発明が解決しようとする課題】この発明は、上記の点
に鑑み為されたもので、その目的は、集積度を妨げるこ
とがない、プレート電位配線と埋込プレート配線層との
接続箇所を持つ半導体記憶装置を提供することにある。
に鑑み為されたもので、その目的は、集積度を妨げるこ
とがない、プレート電位配線と埋込プレート配線層との
接続箇所を持つ半導体記憶装置を提供することにある。
【００１９】また、他の目的は、埋込プレート配線層の
電位変動が少なくなる半導体記憶装置を提供することに
ある。
電位変動が少なくなる半導体記憶装置を提供することに
ある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体記憶装置では、それぞれ第１
及び第２の電極を有しこの第１の電極に電荷を蓄積する
ことにより情報の記憶を行うトレンチキャパシタを行列
状に配置して構成される第１の方形状のトレンチキャパ
シタアレーと、それぞれ第１及び第２の電極を有しこの
第１の電極に電荷を蓄積することにより情報の記憶を行
う複数のトレンチキャパシタを行列状に配置して構成さ
れ、前記第１のトレンチキャパシタアレーに所定間隔を
空けつつ並べて配置された第２の方形状のトレンチキャ
パシタアレーと、前記第１のトレンチキャパシタアレー
に属するトレンチキャパシタの底部からそれぞれ拡散さ
せ、前記第１のトレンチキャパシタアレーに属する第２
の電極と接続され、隣接するものどうし相互に接続され
た複数の球型拡散層から構成される第１の拡散層配線層
と、前記第２のトレンチキャパシタアレーに属するトレ
ンチキャパシタの底部からそれぞれ拡散させ、前記第２
のトレンチキャパシタアレーに属する第２の電極と接続
され、隣接するものどうし相互に接続された複数の球型
拡散層から構成される第２の拡散層配線層と、前記第１
のトレンチキャパシタアレーと前記第２のトレンチキャ
パシタアレーとの間に配置され、前記第１及び第２のト
レンチキャパシタアレーに属する第１の電極に蓄積され
た情報を増幅する増幅回路列とを具備する。そして、前
記第１のトレンチキャパシタアレーの１辺に沿って第１
のワード線駆動回路を配置し、前記第２のトレンチキャ
パシタアレーの１辺に沿って第２のワード線駆動回路を
配置し、前記第１のトレンチキャパシタアレーの前記ワ
ード線駆動回路の存在する辺の対向する辺に沿って前記
第１の拡散層配線層に電圧を供給する第１の接続手段を
配置し、前記第２のトレンチキャパシタアレーの前記ワ
ード線駆動回路の存在する辺の対向する辺に沿って前記
第２の拡散層配線層に電圧を供給する第２の接続手段を
配置したことを特徴としている。
に、この発明に係る半導体記憶装置では、それぞれ第１
及び第２の電極を有しこの第１の電極に電荷を蓄積する
ことにより情報の記憶を行うトレンチキャパシタを行列
状に配置して構成される第１の方形状のトレンチキャパ
シタアレーと、それぞれ第１及び第２の電極を有しこの
第１の電極に電荷を蓄積することにより情報の記憶を行
う複数のトレンチキャパシタを行列状に配置して構成さ
れ、前記第１のトレンチキャパシタアレーに所定間隔を
空けつつ並べて配置された第２の方形状のトレンチキャ
パシタアレーと、前記第１のトレンチキャパシタアレー
に属するトレンチキャパシタの底部からそれぞれ拡散さ
せ、前記第１のトレンチキャパシタアレーに属する第２
の電極と接続され、隣接するものどうし相互に接続され
た複数の球型拡散層から構成される第１の拡散層配線層
と、前記第２のトレンチキャパシタアレーに属するトレ
ンチキャパシタの底部からそれぞれ拡散させ、前記第２
のトレンチキャパシタアレーに属する第２の電極と接続
され、隣接するものどうし相互に接続された複数の球型
拡散層から構成される第２の拡散層配線層と、前記第１
のトレンチキャパシタアレーと前記第２のトレンチキャ
パシタアレーとの間に配置され、前記第１及び第２のト
レンチキャパシタアレーに属する第１の電極に蓄積され
た情報を増幅する増幅回路列とを具備する。そして、前
記第１のトレンチキャパシタアレーの１辺に沿って第１
のワード線駆動回路を配置し、前記第２のトレンチキャ
パシタアレーの１辺に沿って第２のワード線駆動回路を
配置し、前記第１のトレンチキャパシタアレーの前記ワ
ード線駆動回路の存在する辺の対向する辺に沿って前記
第１の拡散層配線層に電圧を供給する第１の接続手段を
配置し、前記第２のトレンチキャパシタアレーの前記ワ
ード線駆動回路の存在する辺の対向する辺に沿って前記
第２の拡散層配線層に電圧を供給する第２の接続手段を
配置したことを特徴としている。
【００２１】また、さや状のプレート電極を有するトレ
ンチキャパシタ及びＭＯＳトランジスタとから構成され
るメモリセルを行列状に配置し、このトレンチキャパシ
タ底部で隣接するトレンチキャパシタと接続することに
より埋込プレート電極を形成したＤＲＡＭセルアレーを
複数個所定間隔空けて配置し、これら間隙にセンスアン
プを配置して構成したＤＲＡＭセルブロックの各ＤＲＡ
Ｍセルアレイに接するようワード線駆動回路を一直線状
に配置した半導体記憶装置において、前記複数のＤＲＡ
Ｍセルアレーに対応させて、前記埋込プレート電極にそ
れぞれ内部電源電位と接地電位との間の中間の電位を供
給する電位供給回路を設け、これら電位供給回路を、前
記ＤＲＡＭセルアレーを挟みつつ前記ワード線駆動回路
と対向させて配置したことを特徴としている。
ンチキャパシタ及びＭＯＳトランジスタとから構成され
るメモリセルを行列状に配置し、このトレンチキャパシ
タ底部で隣接するトレンチキャパシタと接続することに
より埋込プレート電極を形成したＤＲＡＭセルアレーを
複数個所定間隔空けて配置し、これら間隙にセンスアン
プを配置して構成したＤＲＡＭセルブロックの各ＤＲＡ
Ｍセルアレイに接するようワード線駆動回路を一直線状
に配置した半導体記憶装置において、前記複数のＤＲＡ
Ｍセルアレーに対応させて、前記埋込プレート電極にそ
れぞれ内部電源電位と接地電位との間の中間の電位を供
給する電位供給回路を設け、これら電位供給回路を、前
記ＤＲＡＭセルアレーを挟みつつ前記ワード線駆動回路
と対向させて配置したことを特徴としている。
【００２２】また、半導体基板に形成された第１導電型
の第１のウェルとこの第１のウェルよりも浅い第２導電
型の第２のウェルとこの第２のウェルを貫通し前記第１
のウェルに達するトレンチキャパシタを有するＤＲＡＭ
セルを複数個配置してなるＤＲＡＭセルアレーを複数箇
所所定間隔間隙を空けて配置し、これら間隙にセンスア
ンプを配置して構成したＤＲＡＭセルブロックの各ＤＲ
ＡＭセルアレーに接するようワード線駆動回路を一直線
状に配置した半導体記憶装置において、前記複数のＤＲ
ＡＭセルアレーに対応させて、前記第１のウェルに内部
電源電位と接地電位との間の中間の電位を供給する電位
供給回路を設け、これら電位供給回路を、前記ＤＲＡＭ
セルアレーを挟みつつ前記ワード線駆動回路と対向させ
て配置したことを特徴としている。
の第１のウェルとこの第１のウェルよりも浅い第２導電
型の第２のウェルとこの第２のウェルを貫通し前記第１
のウェルに達するトレンチキャパシタを有するＤＲＡＭ
セルを複数個配置してなるＤＲＡＭセルアレーを複数箇
所所定間隔間隙を空けて配置し、これら間隙にセンスア
ンプを配置して構成したＤＲＡＭセルブロックの各ＤＲ
ＡＭセルアレーに接するようワード線駆動回路を一直線
状に配置した半導体記憶装置において、前記複数のＤＲ
ＡＭセルアレーに対応させて、前記第１のウェルに内部
電源電位と接地電位との間の中間の電位を供給する電位
供給回路を設け、これら電位供給回路を、前記ＤＲＡＭ
セルアレーを挟みつつ前記ワード線駆動回路と対向させ
て配置したことを特徴としている。
【００２３】また、第１のメモリセルアレーの第１のメ
モリセル群の埋込プレート配線にプレート電位を供給す
る供給素子を含む、第１の供給素子ブロックと、第２の
メモリセルアレーの第２のメモリセル群の埋込プレート
配線にプレート電位を供給する供給素子を含む、第２の
供給素子ブロックとを有し、前記第１の供給素子ブロッ
クを、前記第１のメモリセルアレーの、第１のロウデコ
ーダアレーに相対する辺に近接して配置し、前記第２の
供給素子ブロックを、前記第２のメモリセルアレーの、
第２のロウデコーダアレーに相対する辺に近接して配置
したことを特徴としている。
モリセル群の埋込プレート配線にプレート電位を供給す
る供給素子を含む、第１の供給素子ブロックと、第２の
メモリセルアレーの第２のメモリセル群の埋込プレート
配線にプレート電位を供給する供給素子を含む、第２の
供給素子ブロックとを有し、前記第１の供給素子ブロッ
クを、前記第１のメモリセルアレーの、第１のロウデコ
ーダアレーに相対する辺に近接して配置し、前記第２の
供給素子ブロックを、前記第２のメモリセルアレーの、
第２のロウデコーダアレーに相対する辺に近接して配置
したことを特徴としている。
【００２４】上記目的を達成するために、この発明に係
る他の半導体記憶装置では、リードライトデータ線群の
一辺に沿って、複数のロウデコーダアレーを含む第１の
ロウデコーダアレー群を配置し、リードライトデータ線
群の、前記一辺に相対する他辺に沿って、複数のロウデ
コーダアレーを含む第２のロウデコーダアレー群を配置
する。そして、第１のメモリセルアレー群の、前記第１
のロウデコーダアレー群に相対した辺に隣接させて、各
メモリセルアレー毎に設けられた、メモリセルアレーの
埋込プレート配線にプレート電位を供給する供給素子ブ
ロックを含む第１の供給素子ブロック群を配置し、第２
のメモリセルアレー群の、前記第２のロウデコーダアレ
ー群に相対した辺に隣接させて、各メモリセルアレー毎
に設けられた、メモリセルアレーの埋込プレート配線に
プレート電位を供給する供給素子ブロックを含む第２の
供給素子ブロック群を配置したことを特徴としている。
る他の半導体記憶装置では、リードライトデータ線群の
一辺に沿って、複数のロウデコーダアレーを含む第１の
ロウデコーダアレー群を配置し、リードライトデータ線
群の、前記一辺に相対する他辺に沿って、複数のロウデ
コーダアレーを含む第２のロウデコーダアレー群を配置
する。そして、第１のメモリセルアレー群の、前記第１
のロウデコーダアレー群に相対した辺に隣接させて、各
メモリセルアレー毎に設けられた、メモリセルアレーの
埋込プレート配線にプレート電位を供給する供給素子ブ
ロックを含む第１の供給素子ブロック群を配置し、第２
のメモリセルアレー群の、前記第２のロウデコーダアレ
ー群に相対した辺に隣接させて、各メモリセルアレー毎
に設けられた、メモリセルアレーの埋込プレート配線に
プレート電位を供給する供給素子ブロックを含む第２の
供給素子ブロック群を配置したことを特徴としている。
【００２５】また、複数のメモリコアを有し、これら複
数のメモリコアはそれぞれ、前記メモリコアが並べられ
る方向に沿って配置された複数のメモリセルアレーを含
む第１のメモリセルアレー群と、前記メモリコアが並べ
られる方向に沿って前記第１のメモリセルアレー群に隣
接された複数のメモリセルアレーを含む第２のメモリセ
ルアレー群とを持つ。そして、前記第１のメモリセルア
レー群と前記第２のメモリセルアレー群との間に、前記
各メモリセルアレー毎に設けられたロウデコーダアレー
を含む第１のロウデコーダアレー群を配置し、前記第１
のロウデコーダアレー群と前記第２のメモリセルアレー
群との間に、前記各メモリセルアレー毎に設けられたロ
ウデコーダアレーを含む第２のロウデコーダアレー群を
配置し、第１のメモリセルアレー群の、前記第１のロウ
デコーダアレー群に相対した辺に隣接させて、各メモリ
セルアレー毎に設けられた、メモリセルアレーの埋込プ
レート配線にプレート電位を供給する供給素子ブロック
を含む第１の供給素子ブロック群を配置し、第２のメモ
リセルアレー群の、前記第２のロウデコーダアレー群に
相対した辺に隣接させて、各メモリセルアレー毎に設け
られた、メモリセルアレーの埋込プレート配線にプレー
ト電位を供給する供給素子ブロックを含む第２の供給素
子ブロック群を配置したことを特徴としている。
数のメモリコアはそれぞれ、前記メモリコアが並べられ
る方向に沿って配置された複数のメモリセルアレーを含
む第１のメモリセルアレー群と、前記メモリコアが並べ
られる方向に沿って前記第１のメモリセルアレー群に隣
接された複数のメモリセルアレーを含む第２のメモリセ
ルアレー群とを持つ。そして、前記第１のメモリセルア
レー群と前記第２のメモリセルアレー群との間に、前記
各メモリセルアレー毎に設けられたロウデコーダアレー
を含む第１のロウデコーダアレー群を配置し、前記第１
のロウデコーダアレー群と前記第２のメモリセルアレー
群との間に、前記各メモリセルアレー毎に設けられたロ
ウデコーダアレーを含む第２のロウデコーダアレー群を
配置し、第１のメモリセルアレー群の、前記第１のロウ
デコーダアレー群に相対した辺に隣接させて、各メモリ
セルアレー毎に設けられた、メモリセルアレーの埋込プ
レート配線にプレート電位を供給する供給素子ブロック
を含む第１の供給素子ブロック群を配置し、第２のメモ
リセルアレー群の、前記第２のロウデコーダアレー群に
相対した辺に隣接させて、各メモリセルアレー毎に設け
られた、メモリセルアレーの埋込プレート配線にプレー
ト電位を供給する供給素子ブロックを含む第２の供給素
子ブロック群を配置したことを特徴としている。
【００２６】また、上記目的を達成するために、この発
明のさらに他の半導体記憶装置では、第１、第２の供給
素子ブロックが含む供給素子を、各供給素子ブロック毎
に分散させて設け、前記第１、第２の供給素子ブロック
どうしの間の領域に、第１のセンスアンプアレーが含む
センスアンプ群を駆動するためのセンスアンプ駆動回路
を含む回路ブロックを配置したことを特徴としている。
明のさらに他の半導体記憶装置では、第１、第２の供給
素子ブロックが含む供給素子を、各供給素子ブロック毎
に分散させて設け、前記第１、第２の供給素子ブロック
どうしの間の領域に、第１のセンスアンプアレーが含む
センスアンプ群を駆動するためのセンスアンプ駆動回路
を含む回路ブロックを配置したことを特徴としている。
【００２７】また、上記他の目的を達成するために、こ
の発明に係る半導体記憶装置では、第１、第２の供給素
子ブロックが含む供給素子を、各供給素子ブロック毎に
分散させて設けたことを特徴としている。
の発明に係る半導体記憶装置では、第１、第２の供給素
子ブロックが含む供給素子を、各供給素子ブロック毎に
分散させて設けたことを特徴としている。
【００２８】
【作用】上記目的を達成するための構成を有する半導体
記憶装置であると、拡散層配線層に電圧を供給する接続
手段、あるいは電位供給回路、あるいは第１の供給素子
ブロックを、トレンチキャパシタアレー、あるいはＤＲ
ＡＭセルアレー、あるいはメモリセルアレーの、ワード
線駆動回路、あるいはロウデコーダアレーに相対する辺
に近接して配置する。これにより、半導体記憶装置のカ
ラム方向の集積度が妨げられなくなる。よって、集積度
を妨げることがない、プレート電位配線と埋込プレート
配線層との接続箇所を持つ半導体記憶装置が得られる。
記憶装置であると、拡散層配線層に電圧を供給する接続
手段、あるいは電位供給回路、あるいは第１の供給素子
ブロックを、トレンチキャパシタアレー、あるいはＤＲ
ＡＭセルアレー、あるいはメモリセルアレーの、ワード
線駆動回路、あるいはロウデコーダアレーに相対する辺
に近接して配置する。これにより、半導体記憶装置のカ
ラム方向の集積度が妨げられなくなる。よって、集積度
を妨げることがない、プレート電位配線と埋込プレート
配線層との接続箇所を持つ半導体記憶装置が得られる。
【００２９】上記目的を達成するための他の構成を有す
る半導体記憶装置であると、第１のメモリセルアレー群
の、前記第１のロウデコーダアレー群に相対した辺に隣
接させて、各メモリセルアレー毎に設けられた、メモリ
セルアレーの埋込プレート配線にプレート電位を供給す
る供給素子ブロックを含む第１の供給素子ブロック群を
配置し、第２のメモリセルアレー群の、前記第２のロウ
デコーダアレー群に相対した辺に隣接させて、各メモリ
セルアレー毎に設けられた、メモリセルアレーの埋込プ
レート配線にプレート電位を供給する供給素子ブロック
を含む第２の供給素子ブロック群を配置する。これによ
り、半導体記憶装置の、ロウ方向の集積度が供給素子ブ
ロックにより妨げられるが、カラム方向の集積度が妨げ
られなくなる。この構成では、特に、メモリセルの分割
数が、ロウ方向よりも、カラム方向の方が多い場合、面
積を小さくでき、集積度が妨げられなくなる。よって、
集積度を妨げることがない、プレート電位配線と埋込プ
レート配線層との接続箇所を持つ半導体記憶装置が得ら
れる。
る半導体記憶装置であると、第１のメモリセルアレー群
の、前記第１のロウデコーダアレー群に相対した辺に隣
接させて、各メモリセルアレー毎に設けられた、メモリ
セルアレーの埋込プレート配線にプレート電位を供給す
る供給素子ブロックを含む第１の供給素子ブロック群を
配置し、第２のメモリセルアレー群の、前記第２のロウ
デコーダアレー群に相対した辺に隣接させて、各メモリ
セルアレー毎に設けられた、メモリセルアレーの埋込プ
レート配線にプレート電位を供給する供給素子ブロック
を含む第２の供給素子ブロック群を配置する。これによ
り、半導体記憶装置の、ロウ方向の集積度が供給素子ブ
ロックにより妨げられるが、カラム方向の集積度が妨げ
られなくなる。この構成では、特に、メモリセルの分割
数が、ロウ方向よりも、カラム方向の方が多い場合、面
積を小さくでき、集積度が妨げられなくなる。よって、
集積度を妨げることがない、プレート電位配線と埋込プ
レート配線層との接続箇所を持つ半導体記憶装置が得ら
れる。
【００３０】また、半導体記憶装置が、メモリコアに分
割されていた場合でも、上記ロウ方向の集積度が供給素
子ブロックにより妨げられるが、カラム方向の集積度が
妨げられなくなる構成とすることにより、面積を小さく
でき、集積度が妨げられなくなる。
割されていた場合でも、上記ロウ方向の集積度が供給素
子ブロックにより妨げられるが、カラム方向の集積度が
妨げられなくなる構成とすることにより、面積を小さく
でき、集積度が妨げられなくなる。
【００３１】また、上記目的を達成するための他の構成
を有する半導体記憶装置であると、前記第１、第２の供
給素子ブロックどうしの間の領域に、第１のセンスアン
プアレーが含むセンスアンプ群を駆動するためのセンス
アンプ駆動回路を含む回路ブロックを配置したことで、
供給素子ブロックどうしの間の領域が有効に使われる。
このため、チップから素子として機能しない無効な領域
が削減され、集積度が高まる。よって、上記一態様に係
る装置と同様に、集積度を妨げることがない、プレート
電位配線と埋込プレート配線層との接続箇所を持つ半導
体記憶装置が得られる。
を有する半導体記憶装置であると、前記第１、第２の供
給素子ブロックどうしの間の領域に、第１のセンスアン
プアレーが含むセンスアンプ群を駆動するためのセンス
アンプ駆動回路を含む回路ブロックを配置したことで、
供給素子ブロックどうしの間の領域が有効に使われる。
このため、チップから素子として機能しない無効な領域
が削減され、集積度が高まる。よって、上記一態様に係
る装置と同様に、集積度を妨げることがない、プレート
電位配線と埋込プレート配線層との接続箇所を持つ半導
体記憶装置が得られる。
【００３２】また、上記他の目的を達成する構成を有す
る半導体記憶装置であると、第１、第２の供給素子ブロ
ックが含む供給素子を、各供給素子ブロック毎に分散さ
せて設けたことで、メモリセルアレー間の基板内で、埋
込プレート配線層どうしが接続されなくなる。このた
め、供給素子を介しての、メモリセルアレー間のノイズ
の伝達がなくなり、埋込プレート配線層のプレート電位
ＶＰＬの変動が抑制される。
る半導体記憶装置であると、第１、第２の供給素子ブロ
ックが含む供給素子を、各供給素子ブロック毎に分散さ
せて設けたことで、メモリセルアレー間の基板内で、埋
込プレート配線層どうしが接続されなくなる。このた
め、供給素子を介しての、メモリセルアレー間のノイズ
の伝達がなくなり、埋込プレート配線層のプレート電位
ＶＰＬの変動が抑制される。
【００３３】
【実施例】以下、この発明を実施例により説明する。こ
の説明において、全図に渡り、同一の部分には同一の参
照符号を付すことで、重複する説明は避けることにす
る。
の説明において、全図に渡り、同一の部分には同一の参
照符号を付すことで、重複する説明は避けることにす
る。
【００３４】図１は、この発明の第１の実施例に係るダ
イナミック型ＲＡＭのメモリコアの一部を示すブロック
図である。
イナミック型ＲＡＭのメモリコアの一部を示すブロック
図である。
【００３５】図１に示すように、シリコン基板（チッ
プ）１には、第１のメモリコア３-1が配置されている。
メモリコア３-1は主に、メモリセルが行列状に集積され
ているメモリセルアレー３-1，３-2，…，と、センスア
ンプアレー７-0，７-1，…，と、各メモリセルアレー３
毎に設けられたロウデコーダアレー９-1，９-2，…，
と、各メモリセルアレー３毎に設けられた供給素子ブロ
ック１１-1，１１-2，…，と、各メモリセルアレー３で
共通のカラムデコーダ１３-1と、ＲＷＤ線バス１５-1
と、各センスアンプアレー７をＲＷＤ線バス１５-1に接
続するＤＱバッファ（ＤＱＢＵＦ．）１７-1，１７-2，
…，と、Ｎチャネル型センスアンプ駆動回路ブロック
（ＮＳＤ．）１９-0，１９-1，…，と、Ｐチャネル型セ
ンスアンプ駆動回路ブロック（ＰＳＤ．）２１-0，２１
-1，…，とを含む。
プ）１には、第１のメモリコア３-1が配置されている。
メモリコア３-1は主に、メモリセルが行列状に集積され
ているメモリセルアレー３-1，３-2，…，と、センスア
ンプアレー７-0，７-1，…，と、各メモリセルアレー３
毎に設けられたロウデコーダアレー９-1，９-2，…，
と、各メモリセルアレー３毎に設けられた供給素子ブロ
ック１１-1，１１-2，…，と、各メモリセルアレー３で
共通のカラムデコーダ１３-1と、ＲＷＤ線バス１５-1
と、各センスアンプアレー７をＲＷＤ線バス１５-1に接
続するＤＱバッファ（ＤＱＢＵＦ．）１７-1，１７-2，
…，と、Ｎチャネル型センスアンプ駆動回路ブロック
（ＮＳＤ．）１９-0，１９-1，…，と、Ｐチャネル型セ
ンスアンプ駆動回路ブロック（ＰＳＤ．）２１-0，２１
-1，…，とを含む。
【００３６】以下、上記各ブロックについて、順次説明
する。
する。
【００３７】まず、メモリセルアレーについて説明す
る。
る。
【００３８】第１のメモリセルアレー５-1は、第２のメ
モリセルアレー５-2に隣り合っている。図２は、メモリ
セルアレー５-1の回路図である。
モリセルアレー５-2に隣り合っている。図２は、メモリ
セルアレー５-1の回路図である。
【００３９】図２に示すように、メモリセルアレー５-1
は、例えば２５６本のワード線ＷＬと、５１２対のビッ
ト線対ＢＬ、 /ＢＬ（先頭の /は“−”（バー）を示
し、反転信号であることを指す。図２には参照符号の上
に“−”（バー）を付す）と、ワード線ＷＬとビット線
ＢＬあるいはビット線 /ＢＬとの交点に一つずつ設けら
れたダイナミック型のメモリセル１００とを含む。
は、例えば２５６本のワード線ＷＬと、５１２対のビッ
ト線対ＢＬ、 /ＢＬ（先頭の /は“−”（バー）を示
し、反転信号であることを指す。図２には参照符号の上
に“−”（バー）を付す）と、ワード線ＷＬとビット線
ＢＬあるいはビット線 /ＢＬとの交点に一つずつ設けら
れたダイナミック型のメモリセル１００とを含む。
【００４０】図３は、メモリセル１００の断面図であ
る。
る。
【００４１】図３に示すように、この実施例に係るダイ
ナミック型ＲＡＭのメモリセル１００は、ＢＰＴセルで
ある。ＢＰＴセルについて、簡単に説明する。プレート
１０４どうしを基板１の内部でつなぐためのＮ型埋込プ
レート配線層１０２は、Ｐ型シリコン基板１内に形成さ
れている。埋込プレート配線層１０２には、プレート電
位ＶＰＬが印加されている。プレート電位ＶＰＬは、例
えば電源電位ＶＣＣの２分の１（ハーフＶＣＣ）であ
る。プレート１０４はトレンチ１０６内に形成される、
トレンチ１０６は、各ＢＰＴセル１００毎に設けられ
る。トレンチ１０６の側壁には、シリコン酸化膜（Ｓｉ
Ｏ2 ）１０８がえり状（カラー）に形成されている。一
方、トレンチ１０６の底は、埋込プレート配線層１０２
に通じている。プレート１０４は、トレンチ１０６の底
およびシリコン酸化膜１０８に沿ってさや状（シース）
に形成されている。プレート１０４は、シリコン酸化膜
１０８によって基板１と絶縁されるとともに、トレンチ
１０６の底を介して埋込プレート配線層１０２に電気的
に接続される。キャパシタ誘電体膜１１０は、プレート
１０４の表面に形成されている。プレート１０４によっ
て形成される、さやの中は、ストレージノード１１２に
より埋め込まれている。ストレージノード１１２は、シ
リコン酸化膜１０８によって基板１と絶縁されながら、
さやの中から、シリコン酸化膜１０８に沿って基板１の
表面まで形成される。ストレージノード１１２は、キャ
パシタ誘電体膜１１０によってプレート１０４と容量結
合する。ストレージノード１１２の表面には、シリコン
酸化膜１１４の蓋が形成されている。シリコン酸化膜１
１４には開孔部が設けられている。この開孔部の中に
は、ストレージノード１１２とセルトランジスタのソー
スとを接続するための接続部材１１６が形成されてい
る。接続部材１１６は、例えば導電性ポリシリコンから
なる。
ナミック型ＲＡＭのメモリセル１００は、ＢＰＴセルで
ある。ＢＰＴセルについて、簡単に説明する。プレート
１０４どうしを基板１の内部でつなぐためのＮ型埋込プ
レート配線層１０２は、Ｐ型シリコン基板１内に形成さ
れている。埋込プレート配線層１０２には、プレート電
位ＶＰＬが印加されている。プレート電位ＶＰＬは、例
えば電源電位ＶＣＣの２分の１（ハーフＶＣＣ）であ
る。プレート１０４はトレンチ１０６内に形成される、
トレンチ１０６は、各ＢＰＴセル１００毎に設けられ
る。トレンチ１０６の側壁には、シリコン酸化膜（Ｓｉ
Ｏ2 ）１０８がえり状（カラー）に形成されている。一
方、トレンチ１０６の底は、埋込プレート配線層１０２
に通じている。プレート１０４は、トレンチ１０６の底
およびシリコン酸化膜１０８に沿ってさや状（シース）
に形成されている。プレート１０４は、シリコン酸化膜
１０８によって基板１と絶縁されるとともに、トレンチ
１０６の底を介して埋込プレート配線層１０２に電気的
に接続される。キャパシタ誘電体膜１１０は、プレート
１０４の表面に形成されている。プレート１０４によっ
て形成される、さやの中は、ストレージノード１１２に
より埋め込まれている。ストレージノード１１２は、シ
リコン酸化膜１０８によって基板１と絶縁されながら、
さやの中から、シリコン酸化膜１０８に沿って基板１の
表面まで形成される。ストレージノード１１２は、キャ
パシタ誘電体膜１１０によってプレート１０４と容量結
合する。ストレージノード１１２の表面には、シリコン
酸化膜１１４の蓋が形成されている。シリコン酸化膜１
１４には開孔部が設けられている。この開孔部の中に
は、ストレージノード１１２とセルトランジスタのソー
スとを接続するための接続部材１１６が形成されてい
る。接続部材１１６は、例えば導電性ポリシリコンから
なる。
【００４２】以上が、ＢＰＴセルの概要である。セルト
ランジスタについては、従来とほぼ同じである。例えば
ワード線ＷＬは、セルトランジスタのソースとセルトラ
ンジスタのドレインとの間の基板１上に形成され、セル
トランジスタのドレインは、ビット線ＢＬ（ /ＢＬ）に
接続されている。
ランジスタについては、従来とほぼ同じである。例えば
ワード線ＷＬは、セルトランジスタのソースとセルトラ
ンジスタのドレインとの間の基板１上に形成され、セル
トランジスタのドレインは、ビット線ＢＬ（ /ＢＬ）に
接続されている。
【００４３】なお、図３中、参照符号ＢＰ１〜ＢＰ８
は、ワード線ＷＬの抵抗を下げるための、バイパスワー
ド線である。ワード線ＷＬは導電性ポリシリコンからな
る。バイパスワード線は、導電性ポリシリコンよりも抵
抗値の低いアルミニウムを主成分とした金属からなって
いる。
は、ワード線ＷＬの抵抗を下げるための、バイパスワー
ド線である。ワード線ＷＬは導電性ポリシリコンからな
る。バイパスワード線は、導電性ポリシリコンよりも抵
抗値の低いアルミニウムを主成分とした金属からなって
いる。
【００４４】他のメモリセルアレー５-2，５-3，…，
は、メモリセルアレー５-1と同様に図３に示すＢＰＴセ
ルが行列状に集積されている。また、メモリセルアレー
５-2，５-3，…，は、メモリセルアレー５-1と同様に図
２に示す回路となっている。
は、メモリセルアレー５-1と同様に図３に示すＢＰＴセ
ルが行列状に集積されている。また、メモリセルアレー
５-2，５-3，…，は、メモリセルアレー５-1と同様に図
２に示す回路となっている。
【００４５】メモリセルアレー５-1とメモリセルアレー
５-2との間には、第１のセンスアンプアレー７-1が配置
されている。センスアンプアレー７-1は基本的に、メモ
リセルアレー５-1に集積されたＢＰＴセル群に電気的に
接続される第１のセンスアンプ群と、メモリセルアレー
５-2に集積されたＢＰＴセル群に電気的に接続される第
２のセンスアンプ群と、第１のセンスアンプ群に電気的
に接続される第１のＤＱ線群と、前記第２のセンスアン
プ群に電気的に接続される第２のＤＱ線群とを含む。
５-2との間には、第１のセンスアンプアレー７-1が配置
されている。センスアンプアレー７-1は基本的に、メモ
リセルアレー５-1に集積されたＢＰＴセル群に電気的に
接続される第１のセンスアンプ群と、メモリセルアレー
５-2に集積されたＢＰＴセル群に電気的に接続される第
２のセンスアンプ群と、第１のセンスアンプ群に電気的
に接続される第１のＤＱ線群と、前記第２のセンスアン
プ群に電気的に接続される第２のＤＱ線群とを含む。
【００４６】この第１の実施例に係るＤＲＡＭが具備す
るセンスアンプアレー７-1は、図１中に、矢印により示
されるカラム方向の集積度を高めるために、１つのセン
スアンプ群と１つのＤＱ線群とで、２つのメモリセルア
レーを分担するシェアードセンスアンプ方式とされてい
る。
るセンスアンプアレー７-1は、図１中に、矢印により示
されるカラム方向の集積度を高めるために、１つのセン
スアンプ群と１つのＤＱ線群とで、２つのメモリセルア
レーを分担するシェアードセンスアンプ方式とされてい
る。
【００４７】図４は、センスアンプアレー７-1の回路図
である。
である。
【００４８】図４に示すように、センスアンプアレー７
-1は、１つのデータ線群２００と、ビット線ＢＬ，反転
ビット線 /ＢＬとの間に接続されたクロスカップルＣＭ
ＯＳ型のセンスアンプ２０２-1，２０２-2，…，と、セ
ンスアンプ２０２とメモリセルアレー５-1との間のビッ
ト線ＢＬ，反転ビット線 /ＢＬそれぞれに挿入された第
１のφｔゲート２０４-1，２０４-2，…，と、センスア
ンプ２０２とメモリセルアレー５-2との間のビット線Ｂ
Ｌ，反転ビット線 /ＢＬそれぞれに挿入された第２のφ
ｔゲート２０６-1，２０６-2，…，と、第１のφｔゲー
ト２０４と第２のφｔゲート２０６との間のビット線Ｂ
Ｌ，反転ビット線 /ＢＬに接続されたカラムゲート２０
８-1，２０８-2，…，と、第１のφｔゲート２０４とメ
モリセルアレー５-1との間のビット線ＢＬ，反転ビット
線 /ＢＬに接続された第１のビット線イコライズ回路２
１０-1，２１０-2，…，と、第２のφｔゲート２０６と
メモリセルアレー５-2との間のビット線ＢＬ，反転ビッ
ト線 /ＢＬに接続された第１のビット線イコライズ回路
２１２-1，２１２-2，…，とを含む。
-1は、１つのデータ線群２００と、ビット線ＢＬ，反転
ビット線 /ＢＬとの間に接続されたクロスカップルＣＭ
ＯＳ型のセンスアンプ２０２-1，２０２-2，…，と、セ
ンスアンプ２０２とメモリセルアレー５-1との間のビッ
ト線ＢＬ，反転ビット線 /ＢＬそれぞれに挿入された第
１のφｔゲート２０４-1，２０４-2，…，と、センスア
ンプ２０２とメモリセルアレー５-2との間のビット線Ｂ
Ｌ，反転ビット線 /ＢＬそれぞれに挿入された第２のφ
ｔゲート２０６-1，２０６-2，…，と、第１のφｔゲー
ト２０４と第２のφｔゲート２０６との間のビット線Ｂ
Ｌ，反転ビット線 /ＢＬに接続されたカラムゲート２０
８-1，２０８-2，…，と、第１のφｔゲート２０４とメ
モリセルアレー５-1との間のビット線ＢＬ，反転ビット
線 /ＢＬに接続された第１のビット線イコライズ回路２
１０-1，２１０-2，…，と、第２のφｔゲート２０６と
メモリセルアレー５-2との間のビット線ＢＬ，反転ビッ
ト線 /ＢＬに接続された第１のビット線イコライズ回路
２１２-1，２１２-2，…，とを含む。
【００４９】センスアンプ２０２は、ビット線対ＢＬ，
/ＢＬのうち、第１のφｔゲート２０４と第２のφｔゲ
ート２０６とによって区切られているビット線対ＢＬ，
/ＢＬ間の電位差を増幅する。センスアンプ２０２に
は、センスアンプ活性化信号ＢＳＡＮと、ＳＡＰとが供
給される。
/ＢＬのうち、第１のφｔゲート２０４と第２のφｔゲ
ート２０６とによって区切られているビット線対ＢＬ，
/ＢＬ間の電位差を増幅する。センスアンプ２０２に
は、センスアンプ活性化信号ＢＳＡＮと、ＳＡＰとが供
給される。
【００５０】信号ＢＳＡＮは、センスアンプを活性化さ
せるとき、イコライズ電位から、ＶＳＳレベルに降下す
る。これにより、Ｎチャネル型センスアンプのソースに
電源電位が入力される。イコライズ電位は、例えば電源
電位ＶＣＣの２分の１（ハーフＶＣＣ）である。信号Ｂ
ＳＡＮは、図１に示すブロック１９-1に形成されたＮチ
ャネル型センスアンプ駆動回路から出力される。
せるとき、イコライズ電位から、ＶＳＳレベルに降下す
る。これにより、Ｎチャネル型センスアンプのソースに
電源電位が入力される。イコライズ電位は、例えば電源
電位ＶＣＣの２分の１（ハーフＶＣＣ）である。信号Ｂ
ＳＡＮは、図１に示すブロック１９-1に形成されたＮチ
ャネル型センスアンプ駆動回路から出力される。
【００５１】また、信号ＳＡＰは、センスアンプを活性
化させるとき、イコライズ電位から、ＶＣＣレベルに上
昇する。これにより、Ｐチャネル型センスアンプのソー
スに電源電位が入力される。イコライズ電位は、信号Ｂ
ＳＡＮと同様に、例えば電源電位ＶＣＣの２分の１（ハ
ーフＶＣＣ）である。信号ＳＡＰは、図１に示すブロッ
ク２１-1に形成されたＰチャネル型センスアンプ駆動回
路から出力される。
化させるとき、イコライズ電位から、ＶＣＣレベルに上
昇する。これにより、Ｐチャネル型センスアンプのソー
スに電源電位が入力される。イコライズ電位は、信号Ｂ
ＳＡＮと同様に、例えば電源電位ＶＣＣの２分の１（ハ
ーフＶＣＣ）である。信号ＳＡＰは、図１に示すブロッ
ク２１-1に形成されたＰチャネル型センスアンプ駆動回
路から出力される。
【００５２】φｔゲート２０４およびφｔゲート２０６
は、データを読み出すとき、メモリセルアレー５-1から
出力されたデータ信号と、メモリセルアレー５-2から出
力されたデータ信号とが、ビット線対ＢＬ， /ＢＬ上で
衝突することを防ぐ。このために、φｔゲート２０４お
よびφｔゲート２０６は、データを読み出すときにどち
らか一方がオンし、他方がオフする。
は、データを読み出すとき、メモリセルアレー５-1から
出力されたデータ信号と、メモリセルアレー５-2から出
力されたデータ信号とが、ビット線対ＢＬ， /ＢＬ上で
衝突することを防ぐ。このために、φｔゲート２０４お
よびφｔゲート２０６は、データを読み出すときにどち
らか一方がオンし、他方がオフする。
【００５３】さらに、φｔゲート２０４およびφｔゲー
ト２０６は、データを書き込むとき、チップの外部から
入力された１つのデータが、メモリセルアレー５-1およ
びメモリセルアレー５-2に同時に書き込まれることも防
ぐ。このために、φｔゲート２０４およびφｔゲート２
０６は、データを書き込むときにもどちらか一方がオン
し、他方がオフする。これらの制御は、信号φｔＡ、信
号φｔＢにより行われる。
ト２０６は、データを書き込むとき、チップの外部から
入力された１つのデータが、メモリセルアレー５-1およ
びメモリセルアレー５-2に同時に書き込まれることも防
ぐ。このために、φｔゲート２０４およびφｔゲート２
０６は、データを書き込むときにもどちらか一方がオン
し、他方がオフする。これらの制御は、信号φｔＡ、信
号φｔＢにより行われる。
【００５４】カラムゲート２０８は、φｔゲート２０
４、あるいはφｔゲート２０６によって接続されたビッ
ト線対ＢＬ， /ＢＬを、カラム選択信号ＣＳＬに応じて
データ線ＤＱ、反転データ線 /ＤＱに接続する。ビット
線対ＢＬ１， /ＢＬ１に接続されたカラムゲート２０８
-1には、カラム選択信号ＣＳＬ１が供給され、ビット線
対ＢＬ２， /ＢＬ２に接続されたカラムゲート２０８-2
には、カラム選択信号ＣＳＬ２が供給される。カラム選
択信号ＣＳＬ１とカラム選択信号ＣＳＬ２とは、別個の
信号であっても良いが、同相の信号であっても良い。ビ
ット線対ＢＬ１，/ＢＬ１がデータ線対ＤＱ１， /ＤＱ
１に接続され、ビット線対ＢＬ２， /ＢＬ２がデータ線
対ＤＱ１， /ＤＱ１に接続されていて、データを読み出
すときにデータが衝突したり、あるいはデータを重複し
て書き込むことがないためである。これらのカラム選択
信号ＣＳＬは、図１に示すカラムデコーダ１１-1から出
力される。
４、あるいはφｔゲート２０６によって接続されたビッ
ト線対ＢＬ， /ＢＬを、カラム選択信号ＣＳＬに応じて
データ線ＤＱ、反転データ線 /ＤＱに接続する。ビット
線対ＢＬ１， /ＢＬ１に接続されたカラムゲート２０８
-1には、カラム選択信号ＣＳＬ１が供給され、ビット線
対ＢＬ２， /ＢＬ２に接続されたカラムゲート２０８-2
には、カラム選択信号ＣＳＬ２が供給される。カラム選
択信号ＣＳＬ１とカラム選択信号ＣＳＬ２とは、別個の
信号であっても良いが、同相の信号であっても良い。ビ
ット線対ＢＬ１，/ＢＬ１がデータ線対ＤＱ１， /ＤＱ
１に接続され、ビット線対ＢＬ２， /ＢＬ２がデータ線
対ＤＱ１， /ＤＱ１に接続されていて、データを読み出
すときにデータが衝突したり、あるいはデータを重複し
て書き込むことがないためである。これらのカラム選択
信号ＣＳＬは、図１に示すカラムデコーダ１１-1から出
力される。
【００５５】ビット線イコライズ回路２１０は、メモリ
セルアレー５-1のビット線対ＢＬ，反転ビット線 /ＢＬ
間の電位差を、ビット線イコライズ信号ＥＱＬに応じて
イコライズする。イコライズ電位ＶＢＬは、イコライズ
回路活性化信号ＶＢＬにより与えられる。イコライズ電
位ＶＢＬは、ビット線プリチャージ電位であり、例えば
電源電位ＶＣＣの２分の１（ハーフＶＣＣ）である。
セルアレー５-1のビット線対ＢＬ，反転ビット線 /ＢＬ
間の電位差を、ビット線イコライズ信号ＥＱＬに応じて
イコライズする。イコライズ電位ＶＢＬは、イコライズ
回路活性化信号ＶＢＬにより与えられる。イコライズ電
位ＶＢＬは、ビット線プリチャージ電位であり、例えば
電源電位ＶＣＣの２分の１（ハーフＶＣＣ）である。
【００５６】ビット線イコライズ回路２１２は、メモリ
セルアレー５-2のビット線対ＢＬ，反転ビット線 /ＢＬ
間の電位差を、ビット線イコライズ信号ＥＱＬに応じて
イコライズする。ビット線イコライズ回路２１２の回路
は、イコライズ回路２１０と同様の回路である。
セルアレー５-2のビット線対ＢＬ，反転ビット線 /ＢＬ
間の電位差を、ビット線イコライズ信号ＥＱＬに応じて
イコライズする。ビット線イコライズ回路２１２の回路
は、イコライズ回路２１０と同様の回路である。
【００５７】第２のセンスアンプアレー７-0は、メモリ
セルアレー５-1の、センスアンプアレー７-1に相対する
辺２３に近接して配置されている。センスアンプアレー
７-0は基本的に、メモリセルアレー５-1に集積されたＢ
ＰＴセル群に電気的に接続される第３のセンスアンプ群
と、この第３のセンスアンプ群に電気的に接続される第
３のＤＱ線群とを含む。
セルアレー５-1の、センスアンプアレー７-1に相対する
辺２３に近接して配置されている。センスアンプアレー
７-0は基本的に、メモリセルアレー５-1に集積されたＢ
ＰＴセル群に電気的に接続される第３のセンスアンプ群
と、この第３のセンスアンプ群に電気的に接続される第
３のＤＱ線群とを含む。
【００５８】図５は、センスアンプアレー７-0の回路図
である。
である。
【００５９】図５に示すように、センスアンプアレー７
-0は、シェアードセンスアンプ方式ではない。センスア
ンプアレー７-0が、末端のメモリセルアレー５-1に近接
するためである。しかし、センスアンプアレー７-0に
は、センスアンプ２０２、カラムゲート２０８、ビット
線イコライズ回路２１２の他に、シェアードセンスアン
プ方式特有のφｔゲート２０６が設けられている。他の
センスアンプアレー７-1などと、回路動作の整合を図る
ためである。
-0は、シェアードセンスアンプ方式ではない。センスア
ンプアレー７-0が、末端のメモリセルアレー５-1に近接
するためである。しかし、センスアンプアレー７-0に
は、センスアンプ２０２、カラムゲート２０８、ビット
線イコライズ回路２１２の他に、シェアードセンスアン
プ方式特有のφｔゲート２０６が設けられている。他の
センスアンプアレー７-1などと、回路動作の整合を図る
ためである。
【００６０】また、センスアンプアレー７-0のセンスア
ンプ２０２に供給されるセンスアンプ活性化信号ＢＳＡ
ＮおよびＳＡＰはそれぞれ、図１に示すブロック１９-0
に形成されたＮチャネル型センスアンプ駆動回路、ブロ
ック２１-0に形成されたＰチャネル型センスアンプ駆動
回路から出力される。同様に、センスアンプアレー７-0
のカラムゲート２０８-3に供給されるカラム選択信号Ｃ
ＳＬ３、およびカラムゲート２０８-4に供給されるカラ
ム選択信号ＣＳＬ４は、図１に示すカラムデコーダアレ
ー１１-1から出力される。
ンプ２０２に供給されるセンスアンプ活性化信号ＢＳＡ
ＮおよびＳＡＰはそれぞれ、図１に示すブロック１９-0
に形成されたＮチャネル型センスアンプ駆動回路、ブロ
ック２１-0に形成されたＰチャネル型センスアンプ駆動
回路から出力される。同様に、センスアンプアレー７-0
のカラムゲート２０８-3に供給されるカラム選択信号Ｃ
ＳＬ３、およびカラムゲート２０８-4に供給されるカラ
ム選択信号ＣＳＬ４は、図１に示すカラムデコーダアレ
ー１１-1から出力される。
【００６１】第３のセンスアンプアレー７-2は、メモリ
セルアレー５-2の、センスアンプアレー７-1に相対する
辺２５に近接して配置されている。センスアンプアレー
７-2は、メモリセルアレー５-2に集積されたＢＰＴセル
群に電気的に接続される第４のセンスアンプ群と、この
第４のセンスアンプ群に電気的に接続される第４のＤＱ
線群とを、少なくとも含む。
セルアレー５-2の、センスアンプアレー７-1に相対する
辺２５に近接して配置されている。センスアンプアレー
７-2は、メモリセルアレー５-2に集積されたＢＰＴセル
群に電気的に接続される第４のセンスアンプ群と、この
第４のセンスアンプ群に電気的に接続される第４のＤＱ
線群とを、少なくとも含む。
【００６２】図６は、センスアンプアレー７-2の回路図
である。
である。
【００６３】図６に示すように、センスアンプアレー７
-2は、図４に示すセンスアンプアレー７-1と同様に、シ
ェアードセンスアンプ方式である。センスアンプ群およ
びＤＱ線群を、第３のメモリセルアレー５-3と共有する
ためである。第３のメモリセルアレー５-3は、センスア
ンプアレー７-3に近接して配置されている。
-2は、図４に示すセンスアンプアレー７-1と同様に、シ
ェアードセンスアンプ方式である。センスアンプ群およ
びＤＱ線群を、第３のメモリセルアレー５-3と共有する
ためである。第３のメモリセルアレー５-3は、センスア
ンプアレー７-3に近接して配置されている。
【００６４】また、センスアンプアレー７-2のセンスア
ンプ２０２に供給されるセンスアンプ活性化信号ＢＳＡ
ＮおよびＳＡＰはそれぞれ、図１に示すブロック１９-2
に形成されたＮチャネル型センスアンプ駆動回路、ブロ
ック２１-2に形成されたＰチャネル型センスアンプ駆動
回路から出力される。同様に、センスアンプアレー７-2
のカラムゲート２０８-3に供給されるカラム選択信号Ｃ
ＳＬ３は、センスアンプアレー７-0のカラムゲート２０
８-3に供給されるカラム選択信号ＣＳＬ３と同一の信号
である。同様に、センスアンプアレー７-2のカラムゲー
ト２０８-4に供給されるカラム選択信号ＣＳＬ４は、セ
ンスアンプアレー７-0のカラムゲート２０８-4に供給さ
れるカラム選択信号ＣＳＬ４と同一の信号である。
ンプ２０２に供給されるセンスアンプ活性化信号ＢＳＡ
ＮおよびＳＡＰはそれぞれ、図１に示すブロック１９-2
に形成されたＮチャネル型センスアンプ駆動回路、ブロ
ック２１-2に形成されたＰチャネル型センスアンプ駆動
回路から出力される。同様に、センスアンプアレー７-2
のカラムゲート２０８-3に供給されるカラム選択信号Ｃ
ＳＬ３は、センスアンプアレー７-0のカラムゲート２０
８-3に供給されるカラム選択信号ＣＳＬ３と同一の信号
である。同様に、センスアンプアレー７-2のカラムゲー
ト２０８-4に供給されるカラム選択信号ＣＳＬ４は、セ
ンスアンプアレー７-0のカラムゲート２０８-4に供給さ
れるカラム選択信号ＣＳＬ４と同一の信号である。
【００６５】第１のロウデコーダアレー９-1は、メモリ
セルアレー５-1の、センスアンプアレー７-1およびセン
スアンプアレー７-0に近接する辺以外の辺２７に近接し
て配置されている。ロウデコーダアレー９-1は、メモリ
セルアレー５-1に集積されたＢＰＴセル群のロウを選択
する第１のロウデコーダ群を含んでいる。
セルアレー５-1の、センスアンプアレー７-1およびセン
スアンプアレー７-0に近接する辺以外の辺２７に近接し
て配置されている。ロウデコーダアレー９-1は、メモリ
セルアレー５-1に集積されたＢＰＴセル群のロウを選択
する第１のロウデコーダ群を含んでいる。
【００６６】第２のロウデコーダアレー９-2は、メモリ
セルアレー５-2の、センスアンプアレー７-1およびセン
スアンプアレー７-2に近接する辺以外の辺２９に近接し
て配置されている。ロウデコーダアレー９-2は、メモリ
セルアレー５-2に集積されたＢＰＴセル群のロウを選択
する第２のロウデコーダ群を含む。第２のロウデコーダ
アレー９-2の回路は、第１のロウデコーダアレー９-1の
回路とほぼ同様である。
セルアレー５-2の、センスアンプアレー７-1およびセン
スアンプアレー７-2に近接する辺以外の辺２９に近接し
て配置されている。ロウデコーダアレー９-2は、メモリ
セルアレー５-2に集積されたＢＰＴセル群のロウを選択
する第２のロウデコーダ群を含む。第２のロウデコーダ
アレー９-2の回路は、第１のロウデコーダアレー９-1の
回路とほぼ同様である。
【００６７】カラムデコーダアレー１１-1は、センスア
ンプアレー７-0の、メモリセルアレー５-1に相対する辺
３１に近接して配置されている。この実施例のカラムデ
コーダアレー１１-1は、メモリセルアレー５-1，５-2，
５-3，…，で共有される。カラムデコーダアレー１１-1
は、メモリセルアレー５-1，５-2，５-3，…，集積され
たＢＰＴセル群のカラムを選択するカラムデコーダを含
んでいる。
ンプアレー７-0の、メモリセルアレー５-1に相対する辺
３１に近接して配置されている。この実施例のカラムデ
コーダアレー１１-1は、メモリセルアレー５-1，５-2，
５-3，…，で共有される。カラムデコーダアレー１１-1
は、メモリセルアレー５-1，５-2，５-3，…，集積され
たＢＰＴセル群のカラムを選択するカラムデコーダを含
んでいる。
【００６８】第１の供給素子ブロック１３-1は、メモリ
セルアレー５-1の、ロウデコーダアレー９-1に相対する
辺３３に近接して配置されている。供給素子ブロック１
３-1は、プレート電位ＶＰＬが供給されているプレート
電位配線５０-1に接続されている。プレート電位配線５
０-1は、チップ１に形成されたプレート電位ＶＰＬ発生
回路５２に接続されている。ＶＰＬ発生回路５２は基本
的に、チップ１の外部から供給された外部電源電位ＶＣ
Ｃから、プレート電位ＶＰＬを発生させる。この実施例
では、チップ内での電位変動を防ぐために、内部ＶＣＣ
発生回路５４により、外部ＶＣＣから、内部ＶＣＣを発
生させる。内部ＶＣＣ発生回路５４は、外部ＶＣＣを電
位を制限して、内部ＶＣＣを発生させる。電位を制限す
ることで、電位変動の少ない電源電位、即ち内部ＶＣＣ
が得られる。ＶＰＬ発生回路５２は、内部ＶＣＣから、
プレート電位ＶＰＬを発生させる。プレート電位配線５
０-1は、チップ１の上方に形成された低抵抗の金属配線
である。金属配線の低抵抗金属は、例えばアルミニウム
を主成分とした金属が選ばれる。供給素子ブロック１３
-1は、埋込プレート配線層とプレート電位配線との接続
箇所である。そのため、供給素子ブロック１３-1は、プ
レート電位ＶＰＬを、プレート電位配線５０-1から図３
に示された埋込プレート配線層１０２に、供給する供給
素子を含む。
セルアレー５-1の、ロウデコーダアレー９-1に相対する
辺３３に近接して配置されている。供給素子ブロック１
３-1は、プレート電位ＶＰＬが供給されているプレート
電位配線５０-1に接続されている。プレート電位配線５
０-1は、チップ１に形成されたプレート電位ＶＰＬ発生
回路５２に接続されている。ＶＰＬ発生回路５２は基本
的に、チップ１の外部から供給された外部電源電位ＶＣ
Ｃから、プレート電位ＶＰＬを発生させる。この実施例
では、チップ内での電位変動を防ぐために、内部ＶＣＣ
発生回路５４により、外部ＶＣＣから、内部ＶＣＣを発
生させる。内部ＶＣＣ発生回路５４は、外部ＶＣＣを電
位を制限して、内部ＶＣＣを発生させる。電位を制限す
ることで、電位変動の少ない電源電位、即ち内部ＶＣＣ
が得られる。ＶＰＬ発生回路５２は、内部ＶＣＣから、
プレート電位ＶＰＬを発生させる。プレート電位配線５
０-1は、チップ１の上方に形成された低抵抗の金属配線
である。金属配線の低抵抗金属は、例えばアルミニウム
を主成分とした金属が選ばれる。供給素子ブロック１３
-1は、埋込プレート配線層とプレート電位配線との接続
箇所である。そのため、供給素子ブロック１３-1は、プ
レート電位ＶＰＬを、プレート電位配線５０-1から図３
に示された埋込プレート配線層１０２に、供給する供給
素子を含む。
【００６９】第２の供給素子ブロック１３-2は、メモリ
セルアレー５-2の、ロウデコーダアレー９-2に相対する
辺３５に近接して配置されている。供給素子ブロック１
３-2は、埋込プレート配線層とプレート電位配線との接
続箇所である。供給素子ブロック１３-2は、供給素子ブ
ロック１３-1と同様の構造を持つ。
セルアレー５-2の、ロウデコーダアレー９-2に相対する
辺３５に近接して配置されている。供給素子ブロック１
３-2は、埋込プレート配線層とプレート電位配線との接
続箇所である。供給素子ブロック１３-2は、供給素子ブ
ロック１３-1と同様の構造を持つ。
【００７０】図７は、図１に示すメモリコア３-1の全体
を示すブロック図、図８は、この発明の第１の実施例に
係るダイナミック型ＲＡＭの全体を示すブロック図であ
る。
を示すブロック図、図８は、この発明の第１の実施例に
係るダイナミック型ＲＡＭの全体を示すブロック図であ
る。
【００７１】図１に示したメモリセルアレー５-1，５-
2，５-3，…，は各々、２５６キロビットの記憶容量を
有している。メモリコア３-1には、６４個の２５６キロ
ビットのメモリセルアレー５（５-1〜５-64 ）が集積さ
れる。したがって、メモリコア３-1の記憶容量は、１６
メガビットである（２５６キロビット×６４）。
2，５-3，…，は各々、２５６キロビットの記憶容量を
有している。メモリコア３-1には、６４個の２５６キロ
ビットのメモリセルアレー５（５-1〜５-64 ）が集積さ
れる。したがって、メモリコア３-1の記憶容量は、１６
メガビットである（２５６キロビット×６４）。
【００７２】図７に示すように、メモリコア３-1の、カ
ラム方向に沿ったセンターラインには、リードライトデ
ータ（ＲＷＤ）線バス１５-1が設けられている。センス
アンプアレー７に含まれたＤＱ線対群は、ＤＱバッファ
１７を介して、ＲＷＤ線バス１５-1に含まれたＲＷＤ線
対群に接続される。ＤＱバッファ１７は、ＤＱ線対間の
電位差を増幅するセンスアンプを含む。ＤＱバッファ１
７は、ＤＱ線対に伝えられたデータ信号を増幅してＲＷ
Ｄ線対に伝える。
ラム方向に沿ったセンターラインには、リードライトデ
ータ（ＲＷＤ）線バス１５-1が設けられている。センス
アンプアレー７に含まれたＤＱ線対群は、ＤＱバッファ
１７を介して、ＲＷＤ線バス１５-1に含まれたＲＷＤ線
対群に接続される。ＤＱバッファ１７は、ＤＱ線対間の
電位差を増幅するセンスアンプを含む。ＤＱバッファ１
７は、ＤＱ線対に伝えられたデータ信号を増幅してＲＷ
Ｄ線対に伝える。
【００７３】６４個のメモリセルアレー５は、３２個ず
つ、２分割されて、メモリコア３-1に配置される。２分
割された６４個のメモリセルアレー５は、メモリセルア
レー５ＲＷＤ線バス１５-1を境に、対称に配置される。
各メモリセルアレー５毎に設けられた供給素子ブロック
１３はそれぞれ、メモリコア３-1の縁に沿って２列に配
置される。プレート電位配線５０は、分割して配置され
ることによってできたメモリセルアレーの列毎に設けら
れる。この実施例のプレート電位配線５０は、メモリコ
ア３-1の縁に沿って、互いに平行に２本設けられてい
る。プレート電位配線５０-1は、紙面左側のメモリセル
アレーの列に配置された供給素子ブロック１３上に配置
され、プレート電位配線５０-2は、紙面右側のメモリセ
ルアレーの列に配置された供給素子ブロック１３上に配
置される。プレート電位ＶＰＬは、メモリコア３-1の左
右の縁からメモリコア３-1のセンターに向かって埋込プ
レート配線層１０２に伝わる。
つ、２分割されて、メモリコア３-1に配置される。２分
割された６４個のメモリセルアレー５は、メモリセルア
レー５ＲＷＤ線バス１５-1を境に、対称に配置される。
各メモリセルアレー５毎に設けられた供給素子ブロック
１３はそれぞれ、メモリコア３-1の縁に沿って２列に配
置される。プレート電位配線５０は、分割して配置され
ることによってできたメモリセルアレーの列毎に設けら
れる。この実施例のプレート電位配線５０は、メモリコ
ア３-1の縁に沿って、互いに平行に２本設けられてい
る。プレート電位配線５０-1は、紙面左側のメモリセル
アレーの列に配置された供給素子ブロック１３上に配置
され、プレート電位配線５０-2は、紙面右側のメモリセ
ルアレーの列に配置された供給素子ブロック１３上に配
置される。プレート電位ＶＰＬは、メモリコア３-1の左
右の縁からメモリコア３-1のセンターに向かって埋込プ
レート配線層１０２に伝わる。
【００７４】さらに、図８に示すように、上記の構成を
有したメモリコア３が、一つのチップ１に４個設けられ
ている。チップ１の全体、即ち第１の実施例に係るダイ
ナミック型ＲＡＭは、６４メガビットの記憶容量を有す
ることになる（１６メガビット×４）。
有したメモリコア３が、一つのチップ１に４個設けられ
ている。チップ１の全体、即ち第１の実施例に係るダイ
ナミック型ＲＡＭは、６４メガビットの記憶容量を有す
ることになる（１６メガビット×４）。
【００７５】図８に示すダイナミック型ＲＡＭから、デ
ータを読み出すときのデータ信号の流れは、概略的に次
の通りである。
ータを読み出すときのデータ信号の流れは、概略的に次
の通りである。
【００７６】メモリコア３-1のＲＷＤ線バス１５-1に伝
えられたデータ信号が、マルチプレクス回路５６-1でマ
ルチプレクスされる。同様に、メモリコア３-2のＲＷＤ
線バス１６-2に伝えられたデータ信号、メモリコア３-3
のＲＷＤ線バス１５-3に伝えられたデータ信号、および
メモリコア３-4のＲＷＤ線バス１５-4に伝えられたデー
タ信号がそれぞれ、マルチプレクス回路５６-2、５６-
3、５６-4でマルチプレクスされる。マルチプレクスさ
れたデータ信号は、さらにマルチプレクス回路５８でマ
ルチプレクスされる。マルチプレクス回路５８でマルチ
プレクスされたデータ信号は、入出力バッファ回路６０
に入力される。データ信号は、入出力バッファ回路６０
から、チップ１の外部へと出力される。
えられたデータ信号が、マルチプレクス回路５６-1でマ
ルチプレクスされる。同様に、メモリコア３-2のＲＷＤ
線バス１６-2に伝えられたデータ信号、メモリコア３-3
のＲＷＤ線バス１５-3に伝えられたデータ信号、および
メモリコア３-4のＲＷＤ線バス１５-4に伝えられたデー
タ信号がそれぞれ、マルチプレクス回路５６-2、５６-
3、５６-4でマルチプレクスされる。マルチプレクスさ
れたデータ信号は、さらにマルチプレクス回路５８でマ
ルチプレクスされる。マルチプレクス回路５８でマルチ
プレクスされたデータ信号は、入出力バッファ回路６０
に入力される。データ信号は、入出力バッファ回路６０
から、チップ１の外部へと出力される。
【００７７】図８に示すダイナミック型ＲＡＭに、デー
タを書き込むときのデータ信号の流れは、ほぼ上記デー
タの読み出しのときの流れと逆である。
タを書き込むときのデータ信号の流れは、ほぼ上記デー
タの読み出しのときの流れと逆である。
【００７８】次に、ロウデコーダアレー、メモリセルア
レー、供給素子ブロックおよびＰチャネル型センスアン
プ駆動回路ブロックについて、詳細に説明する。
レー、供給素子ブロックおよびＰチャネル型センスアン
プ駆動回路ブロックについて、詳細に説明する。
【００７９】図９は、図１に示す９−９線に沿った断面
図で、（ａ）図はロウデコーダアレー９-1の構造を概略
的に示す断面図、（ｂ）図はメモリセルアレー５-1およ
び供給素子ブロック１３-1の構造を概略的に示す断面
図、（ｃ）図はＰチャネル型センスアンプ駆動回路ブロ
ック２１-1の構造を概略的に示す断面図である。
図で、（ａ）図はロウデコーダアレー９-1の構造を概略
的に示す断面図、（ｂ）図はメモリセルアレー５-1およ
び供給素子ブロック１３-1の構造を概略的に示す断面
図、（ｃ）図はＰチャネル型センスアンプ駆動回路ブロ
ック２１-1の構造を概略的に示す断面図である。
【００８０】まず、図９（ａ）に示すように、Ｐ型基板
１の、ロウデコーダアレー９-1に応じた領域には、深い
Ｎ型ウェル３００および浅いＮ型ウェル３０２が形成さ
れている。深いＮ型ウェル３００内には、Ｎ型ウェル３
０４、Ｐ型ウェル３０６が形成されている。
１の、ロウデコーダアレー９-1に応じた領域には、深い
Ｎ型ウェル３００および浅いＮ型ウェル３０２が形成さ
れている。深いＮ型ウェル３００内には、Ｎ型ウェル３
０４、Ｐ型ウェル３０６が形成されている。
【００８１】深いＮ型ウェル３００およびＮ型ウェル３
０４には、電源電位ＶＣＣが印加される。電源電位ＶＣ
Ｃは、外部電源電位ＶＣＣ、あるいは内部電源電位ＶＣ
Ｃのいずれかの電位である。Ｐ型ウェル３０６には、電
源電位ＶＳＳが印加される。電源電位ＶＳＳは、低電位
電源であり、例えば接地電位である。
０４には、電源電位ＶＣＣが印加される。電源電位ＶＣ
Ｃは、外部電源電位ＶＣＣ、あるいは内部電源電位ＶＣ
Ｃのいずれかの電位である。Ｐ型ウェル３０６には、電
源電位ＶＳＳが印加される。電源電位ＶＳＳは、低電位
電源であり、例えば接地電位である。
【００８２】浅いＮ型ウェル３０２には、昇圧電位ＶＰ
Ｐが印加される。昇圧電位ＶＰＰは、外部電源電位ＶＣ
Ｃを昇圧、あるいは内部電源電位ＶＣＣのいずれかを、
図示せぬ昇圧回路で昇圧した電位である。
Ｐが印加される。昇圧電位ＶＰＰは、外部電源電位ＶＣ
Ｃを昇圧、あるいは内部電源電位ＶＣＣのいずれかを、
図示せぬ昇圧回路で昇圧した電位である。
【００８３】Ｎ型ウェル３０４には、図示せぬＰチャネ
ル型ＭＯＳＦＥＴ群が形成される。図示せぬＰチャネル
型ＭＯＳＦＥＴ群は、ロウデコーダアレーが含む電源電
位系統の回路に用いられる。Ｐ型ウェル３０６には、図
示せぬＮチャネル型ＭＯＳＦＥＴ群が形成される。図示
せぬＮチャネル型ＭＯＳＦＥＴ群は、ロウデコーダアレ
ーが含む電源電位系統の回路に用いられる。ロウデコー
ダアレーが含む電源電位系統の回路は、論理ゲート回路
群を含む。論理ゲート回路群は、複数のロウアドレスの
組み合わせから、一つのワード線を選択する。また、ロ
ウのデコード方式が、部分デコード方式の場合には、論
理ゲート回路群は、複数のロウアドレスの組み合わせか
ら、ワード線を例えば２n 本含んでいるワード線群を選
択する。即ち、論理ゲート回路群は、ロウデコーダ群で
ある。論理ゲート回路群は、通常、ＮＡＮＤゲート回路
が用いられる。
ル型ＭＯＳＦＥＴ群が形成される。図示せぬＰチャネル
型ＭＯＳＦＥＴ群は、ロウデコーダアレーが含む電源電
位系統の回路に用いられる。Ｐ型ウェル３０６には、図
示せぬＮチャネル型ＭＯＳＦＥＴ群が形成される。図示
せぬＮチャネル型ＭＯＳＦＥＴ群は、ロウデコーダアレ
ーが含む電源電位系統の回路に用いられる。ロウデコー
ダアレーが含む電源電位系統の回路は、論理ゲート回路
群を含む。論理ゲート回路群は、複数のロウアドレスの
組み合わせから、一つのワード線を選択する。また、ロ
ウのデコード方式が、部分デコード方式の場合には、論
理ゲート回路群は、複数のロウアドレスの組み合わせか
ら、ワード線を例えば２n 本含んでいるワード線群を選
択する。即ち、論理ゲート回路群は、ロウデコーダ群で
ある。論理ゲート回路群は、通常、ＮＡＮＤゲート回路
が用いられる。
【００８４】浅いＮ型ウェル３０２には、図示せぬＰチ
ャネル型ＭＯＳＦＥＴ群が形成される。図示せぬＰチャ
ネル型ＭＯＳＦＥＴ群は、ロウデコーダアレーが含む昇
圧電位系統の回路に用いられる。ロウデコーダアレーが
含む昇圧電位系統の回路は、ワード線ドライバ回路を含
む。また、ロウのデコード方式が、部分デコード方式の
場合には、ワード線ドライバ回路および部分デコーダ回
路を含む。ワード線ドライバ回路は、例えば上記論理ゲ
ート回路群によって選ばれたワード線、あるいはワード
線群に昇圧電位電源から昇圧電位ＶＰＰを供給する。ま
た、部分デコーダ回路は、上記論理ゲート回路（ロウデ
コーダ）群と同様の回路であり、複数のロウアドレスの
組み合わせから、一つのワード線ドライバ回路の列を選
択する。部分デコーダ回路は、選択されたワード線ドラ
イバ回路の列に、昇圧電位電源として昇圧電位ＶＰＰを
供給する。また、上記論理ゲート回路（ロウデコーダ）
群を昇圧電位系統の回路に含めた場合には、上記論理ゲ
ート回路（ロウデコーダ）群のＰチャネル型ＭＯＳＦＥ
Ｔ群は、Ｎ型ウェル３０４に代えて浅いＮ型ウェル３０
２に形成される。
ャネル型ＭＯＳＦＥＴ群が形成される。図示せぬＰチャ
ネル型ＭＯＳＦＥＴ群は、ロウデコーダアレーが含む昇
圧電位系統の回路に用いられる。ロウデコーダアレーが
含む昇圧電位系統の回路は、ワード線ドライバ回路を含
む。また、ロウのデコード方式が、部分デコード方式の
場合には、ワード線ドライバ回路および部分デコーダ回
路を含む。ワード線ドライバ回路は、例えば上記論理ゲ
ート回路群によって選ばれたワード線、あるいはワード
線群に昇圧電位電源から昇圧電位ＶＰＰを供給する。ま
た、部分デコーダ回路は、上記論理ゲート回路（ロウデ
コーダ）群と同様の回路であり、複数のロウアドレスの
組み合わせから、一つのワード線ドライバ回路の列を選
択する。部分デコーダ回路は、選択されたワード線ドラ
イバ回路の列に、昇圧電位電源として昇圧電位ＶＰＰを
供給する。また、上記論理ゲート回路（ロウデコーダ）
群を昇圧電位系統の回路に含めた場合には、上記論理ゲ
ート回路（ロウデコーダ）群のＰチャネル型ＭＯＳＦＥ
Ｔ群は、Ｎ型ウェル３０４に代えて浅いＮ型ウェル３０
２に形成される。
【００８５】図９（ｂ）に示すように、Ｐ型基板１の、
メモリセルアレー５-1に応じた領域には、トレンチ群１
０６およびトレンチ群１０６の底に接する埋込プレート
配線層１０２を含むメモリセル群が形成されている。Ｐ
型基板１の、供給素子ブロック１３-1に応じた領域に
は、トレンチ群１０６、このトレンチ群１０６の底に接
する埋込プレート配線層１０２および深いＮ型ウェル３
０８が形成されている。
メモリセルアレー５-1に応じた領域には、トレンチ群１
０６およびトレンチ群１０６の底に接する埋込プレート
配線層１０２を含むメモリセル群が形成されている。Ｐ
型基板１の、供給素子ブロック１３-1に応じた領域に
は、トレンチ群１０６、このトレンチ群１０６の底に接
する埋込プレート配線層１０２および深いＮ型ウェル３
０８が形成されている。
【００８６】深いＮ型ウェル３０８には、図示せぬプレ
ート電位配線５０が接続されていて、図１に示したプレ
ート電位ＶＰＬが印加される。深いＮ型ウェル３０８は
埋込プレート配線層１０２に接続されている。これによ
り、深いＮ型ウェル３０８は、プレート電位ＶＰＬを埋
込プレート配線層１０２に供給する供給素子となる。深
いＮ型ウェル３０８は、Ｎ型の不純物、例えばリン
（Ｐ）、あるいはヒ素（Ａｓ）を基板に注入した後、注
入された不純物を基板１内に熱拡散させることにより、
形成される。深いＮ型ウェル３０８の深さは、ウェル３
０８の設計された平面面積や、熱履歴（熱処理時間の総
合計時間）、あるいはＢＰＴセル群の埋込プレート配線
１０２の深さによって変わる。この実施例では、だいた
い８μｍ程度である。埋込プレート配線１０２の深さ
が、だいたい５μｍであるためである。深いＮ型ウェル
３０８の深さを、埋込プレート配線１０２の深さよりも
深くすることにより、Ｎ型ウェル３０８と埋込プレート
配線１０２とが必ず接触される。埋込プレート配線１０
２の深さは、ＢＰＴセルのトレンチ１０６の深さにより
変わる。トレンチ１０６の深さは、ＢＰＴセルのキャパ
シタンスにより変わる。この実施例では、ＢＰＴセルが
微細化されても充分なキャパシタンスが得られるよう
に、トレンチ１０６の深さを、だいたい５μｍとしてい
る。
ート電位配線５０が接続されていて、図１に示したプレ
ート電位ＶＰＬが印加される。深いＮ型ウェル３０８は
埋込プレート配線層１０２に接続されている。これによ
り、深いＮ型ウェル３０８は、プレート電位ＶＰＬを埋
込プレート配線層１０２に供給する供給素子となる。深
いＮ型ウェル３０８は、Ｎ型の不純物、例えばリン
（Ｐ）、あるいはヒ素（Ａｓ）を基板に注入した後、注
入された不純物を基板１内に熱拡散させることにより、
形成される。深いＮ型ウェル３０８の深さは、ウェル３
０８の設計された平面面積や、熱履歴（熱処理時間の総
合計時間）、あるいはＢＰＴセル群の埋込プレート配線
１０２の深さによって変わる。この実施例では、だいた
い８μｍ程度である。埋込プレート配線１０２の深さ
が、だいたい５μｍであるためである。深いＮ型ウェル
３０８の深さを、埋込プレート配線１０２の深さよりも
深くすることにより、Ｎ型ウェル３０８と埋込プレート
配線１０２とが必ず接触される。埋込プレート配線１０
２の深さは、ＢＰＴセルのトレンチ１０６の深さにより
変わる。トレンチ１０６の深さは、ＢＰＴセルのキャパ
シタンスにより変わる。この実施例では、ＢＰＴセルが
微細化されても充分なキャパシタンスが得られるよう
に、トレンチ１０６の深さを、だいたい５μｍとしてい
る。
【００８７】さらに図９（ｂ）に示すように、ワード線
ＷＬの両端にはそれぞれ、タップ領域３１０、３１２が
設けられている。タップ領域３１０、３１２はそれぞ
れ、図３に示したバイパスワード線ＢＰとワード線ＷＬ
とを接続するための接続領域である。供給素子ブロック
１３-1側にあるタップ領域３１２は、深いＮ型ウェル３
０８上にオーバーラップしている。バイパスワード線Ｂ
Ｐが設けられたダイナミック型ＲＡＭでは、タップ領域
３１０および３１２が必要である。そのため、チップの
面積は、タップ領域３１０および３１２の分だけ、ロウ
方向に増加する。この実施例では、タップ領域３１２
を、深いＮ型ウェル３０８上にオーバーラップさせるこ
とで、ロウ方向に増加する面積を抑制している。
ＷＬの両端にはそれぞれ、タップ領域３１０、３１２が
設けられている。タップ領域３１０、３１２はそれぞ
れ、図３に示したバイパスワード線ＢＰとワード線ＷＬ
とを接続するための接続領域である。供給素子ブロック
１３-1側にあるタップ領域３１２は、深いＮ型ウェル３
０８上にオーバーラップしている。バイパスワード線Ｂ
Ｐが設けられたダイナミック型ＲＡＭでは、タップ領域
３１０および３１２が必要である。そのため、チップの
面積は、タップ領域３１０および３１２の分だけ、ロウ
方向に増加する。この実施例では、タップ領域３１２
を、深いＮ型ウェル３０８上にオーバーラップさせるこ
とで、ロウ方向に増加する面積を抑制している。
【００８８】図９（ｃ）に示すように、Ｐ型基板１の、
Ｐチャネル型センスアンプ駆動回路ブロック２１-1に応
じた領域には、浅いＮ型ウェル３１４が形成されてい
る。
Ｐチャネル型センスアンプ駆動回路ブロック２１-1に応
じた領域には、浅いＮ型ウェル３１４が形成されてい
る。
【００８９】浅いＮ型ウェル３１４には、電源電位ＶＣ
Ｃが印加される。電源電位ＶＣＣは、外部電源電位ＶＣ
Ｃ、あるいは内部電源電位ＶＣＣのいずれかの電位であ
る。
Ｃが印加される。電源電位ＶＣＣは、外部電源電位ＶＣ
Ｃ、あるいは内部電源電位ＶＣＣのいずれかの電位であ
る。
【００９０】浅いＮ型ウェル３１４には、図示せぬＰチ
ャネル型ＭＯＳＦＥＴ群が形成される。図示せぬＰチャ
ネル型ＭＯＳＦＥＴ群は、Ｐチャネル型センスアンプ駆
動回路が含む電源電位系統の回路に用いられる。Ｐチャ
ネル型センスアンプ駆動回路が含む電源電位系統の回路
は、センスアンプ活性化信号線ドライバ回路である。セ
ンスアンプ活性化信号線ドライバ回路は、例えば駆動回
路活性化信号に応じて、センスアンプ活性化信号線に、
ＶＣＣレベルの活性化信号ＳＡＰを出力する。
ャネル型ＭＯＳＦＥＴ群が形成される。図示せぬＰチャ
ネル型ＭＯＳＦＥＴ群は、Ｐチャネル型センスアンプ駆
動回路が含む電源電位系統の回路に用いられる。Ｐチャ
ネル型センスアンプ駆動回路が含む電源電位系統の回路
は、センスアンプ活性化信号線ドライバ回路である。セ
ンスアンプ活性化信号線ドライバ回路は、例えば駆動回
路活性化信号に応じて、センスアンプ活性化信号線に、
ＶＣＣレベルの活性化信号ＳＡＰを出力する。
【００９１】次に、メモリセルアレーおよび供給素子ブ
ロックについて、さらに詳細に説明する。
ロックについて、さらに詳細に説明する。
【００９２】図１０は、供給素子ブロックの一部を示す
平面図、図１１は、メモリセルアレーの一部を示す平面
図、図１２は、図１０中の１２−１２線に沿う断面図、
図１３は、図１０中の１３−１３線に沿う断面図であ
る。
平面図、図１１は、メモリセルアレーの一部を示す平面
図、図１２は、図１０中の１２−１２線に沿う断面図、
図１３は、図１０中の１３−１３線に沿う断面図であ
る。
【００９３】また、図１４は図１０に示す平面図の基板
表面までを示した平面図、図１５は図１１に示す平面図
の基板表面までを示した平面図、図１６は図１０に示す
平面図の第１層ポリシリコン層までを示した平面図、図
１７は図１１に示す平面図の第１層ポリシリコン層まで
を示した平面図、図１８は図１０に示す平面図の第１層
アルミニウム層までを示した平面図、図１９は図１１に
示す平面図の第１層アルミニウム層までを示した平面図
である。
表面までを示した平面図、図１５は図１１に示す平面図
の基板表面までを示した平面図、図１６は図１０に示す
平面図の第１層ポリシリコン層までを示した平面図、図
１７は図１１に示す平面図の第１層ポリシリコン層まで
を示した平面図、図１８は図１０に示す平面図の第１層
アルミニウム層までを示した平面図、図１９は図１１に
示す平面図の第１層アルミニウム層までを示した平面図
である。
【００９４】図１０〜図１９に示されるように、メモリ
セルアレー、５-1には、基板１の表面が露出する素子領
域３５０が、行列状に形成されている。素子領域３５０
の平面形状は、カラム方向に長尺とされた長方形であ
る。素子領域３５０は、カラム毎に２分の１ピッチずつ
ずらされている。素子領域３５０の両端にはそれぞれ、
トレンチ１０６が形成されている（特に図１５参照）。
素子領域３５０以外の基板１の表面は、フィ−ルド酸化
膜（ＳｉＯ2 ）３５２で覆われている（特に図１２、図
１３参照）。各トレンチ１０６の底からはそれぞれ、基
板１内にＮ型不純物（リン、あるいはヒ素）が拡散され
ている。このＮ型不純物は、トレンチ１０６の底を中心
として球状に拡散する。球状に拡散されたＮ型不純物
は、基板１の内部で互いに接触される。Ｎ型埋込プレー
ト配線１０２は、球状に拡散されたＮ型不純物が互いに
接触することによって得られる。Ｎ型ウェル３０８の半
分程度の領域は、平面から見てＮ型埋込プレート配線１
０２にオーバーラップする（特に図１４参照）。Ｎ型ウ
ェル３０８の他の半分程度の領域には、プレート電位配
線５０-1がコンタクトされる。図１４中、参照符号３５
４で示される領域は、そのコンタクト領域である。
セルアレー、５-1には、基板１の表面が露出する素子領
域３５０が、行列状に形成されている。素子領域３５０
の平面形状は、カラム方向に長尺とされた長方形であ
る。素子領域３５０は、カラム毎に２分の１ピッチずつ
ずらされている。素子領域３５０の両端にはそれぞれ、
トレンチ１０６が形成されている（特に図１５参照）。
素子領域３５０以外の基板１の表面は、フィ−ルド酸化
膜（ＳｉＯ2 ）３５２で覆われている（特に図１２、図
１３参照）。各トレンチ１０６の底からはそれぞれ、基
板１内にＮ型不純物（リン、あるいはヒ素）が拡散され
ている。このＮ型不純物は、トレンチ１０６の底を中心
として球状に拡散する。球状に拡散されたＮ型不純物
は、基板１の内部で互いに接触される。Ｎ型埋込プレー
ト配線１０２は、球状に拡散されたＮ型不純物が互いに
接触することによって得られる。Ｎ型ウェル３０８の半
分程度の領域は、平面から見てＮ型埋込プレート配線１
０２にオーバーラップする（特に図１４参照）。Ｎ型ウ
ェル３０８の他の半分程度の領域には、プレート電位配
線５０-1がコンタクトされる。図１４中、参照符号３５
４で示される領域は、そのコンタクト領域である。
【００９５】基板１上には、第１層ポリシリコン層を使
い、ロウ方向に沿ってワード線ＷＬが形成されている
（特に図１７参照）。一つの素子領域３５０にはそれぞ
れ、２本のワード線ＷＬが交差する。素子領域３５０
の、２本のワード線によって挟まれた領域には、ビット
線ＢＬがコンタクトされる。図１７中、参照符号３５６
で示される領域は、そのコンタクト領域である。ワード
線ＷＬのうち、供給素子ブロック１３-1上にある部分
は、メモリセルアレー５-2上にある部分よりも、幅が広
くされている（特に図１６参照）。ワード線の幅が広く
された領域は、タップ領域３１２である。タップ領域３
１２には、バイパスワード線ＢＰをコンタクトされる。
図１６中、参照符号３５８で示される領域は、そのコン
タクト領域である。
い、ロウ方向に沿ってワード線ＷＬが形成されている
（特に図１７参照）。一つの素子領域３５０にはそれぞ
れ、２本のワード線ＷＬが交差する。素子領域３５０
の、２本のワード線によって挟まれた領域には、ビット
線ＢＬがコンタクトされる。図１７中、参照符号３５６
で示される領域は、そのコンタクト領域である。ワード
線ＷＬのうち、供給素子ブロック１３-1上にある部分
は、メモリセルアレー５-2上にある部分よりも、幅が広
くされている（特に図１６参照）。ワード線の幅が広く
された領域は、タップ領域３１２である。タップ領域３
１２には、バイパスワード線ＢＰをコンタクトされる。
図１６中、参照符号３５８で示される領域は、そのコン
タクト領域である。
【００９６】第１層ポリシリコン層上には、第１層層間
絶縁膜３６０が形成され、ワード線ＷＬどうしを互いに
絶縁している（特に図１２、図１３参照）。第１層層間
絶縁膜３６０上には、第２層ポリシリコン層と金属シリ
サイド層との積層膜（ポリサイド膜）を使い、カラム方
向に沿ってビット線ＢＬ（ /ＢＬ）が形成されている
（特に図１９参照）。一つの素子領域３５０にはそれぞ
れ、１本のビット線がコンタクト領域３５６を介して接
続される。
絶縁膜３６０が形成され、ワード線ＷＬどうしを互いに
絶縁している（特に図１２、図１３参照）。第１層層間
絶縁膜３６０上には、第２層ポリシリコン層と金属シリ
サイド層との積層膜（ポリサイド膜）を使い、カラム方
向に沿ってビット線ＢＬ（ /ＢＬ）が形成されている
（特に図１９参照）。一つの素子領域３５０にはそれぞ
れ、１本のビット線がコンタクト領域３５６を介して接
続される。
【００９７】ポリサイド膜上には、第２層層間絶縁膜３
６２が形成され、ビット線ＢＬ（ /ＢＬ）どうしを互い
に絶縁している（特に図１２、図１３参照）。第２層層
間絶縁膜３６２上には、第１層アルミニウム層を使い、
ロウ方向に沿ってバイパスワード線ＢＰが形成されてい
る（特に図１９参照）。１本のワード線ＷＬにはそれぞ
れ、１本のバイパスワード線ＢＰが、コンタクト領域３
５８を介して接続される。
６２が形成され、ビット線ＢＬ（ /ＢＬ）どうしを互い
に絶縁している（特に図１２、図１３参照）。第２層層
間絶縁膜３６２上には、第１層アルミニウム層を使い、
ロウ方向に沿ってバイパスワード線ＢＰが形成されてい
る（特に図１９参照）。１本のワード線ＷＬにはそれぞ
れ、１本のバイパスワード線ＢＰが、コンタクト領域３
５８を介して接続される。
【００９８】さらにこの実施例では、上記第１層アルミ
ニウム層を使い、上記Ｎ型ウェル３０８の他の半分程度
の領域上に、中間配線層３６４が形成されている（特に
図１８参照）。中間配線層３６４は、コンタクト領域３
５６を介してＮ型ウェル３０８に接続される。中間配線
層３６４は、コンタクト孔が深くなることを抑制する。
ニウム層を使い、上記Ｎ型ウェル３０８の他の半分程度
の領域上に、中間配線層３６４が形成されている（特に
図１８参照）。中間配線層３６４は、コンタクト領域３
５６を介してＮ型ウェル３０８に接続される。中間配線
層３６４は、コンタクト孔が深くなることを抑制する。
【００９９】第１層アルミニウム層上には、第３層層間
絶縁膜３６６が形成され、バイパスワード線ＢＰどう
し、および中間配線層３６４を互いに絶縁している（特
に図１２、図１３参照）。第３層層間絶縁膜３６６上に
は、第２層アルミニウム層を使い、カラム方向に沿って
カラム選択線ＣＳＬが形成されている（特に図１１参
照）。カラム選択線ＣＳＬはそれぞれ、ビット線ＢＬと
/ＢＬとの間の上に形成されている。カラム選択線ＣＳ
Ｌは、メモリセル５-1上ではコンタクトがなく、センス
アンプアレー７上で、カラムゲート２０８のＮチャネル
型ＭＯＳＦＥＴのゲートにコンタクトされる。
絶縁膜３６６が形成され、バイパスワード線ＢＰどう
し、および中間配線層３６４を互いに絶縁している（特
に図１２、図１３参照）。第３層層間絶縁膜３６６上に
は、第２層アルミニウム層を使い、カラム方向に沿って
カラム選択線ＣＳＬが形成されている（特に図１１参
照）。カラム選択線ＣＳＬはそれぞれ、ビット線ＢＬと
/ＢＬとの間の上に形成されている。カラム選択線ＣＳ
Ｌは、メモリセル５-1上ではコンタクトがなく、センス
アンプアレー７上で、カラムゲート２０８のＮチャネル
型ＭＯＳＦＥＴのゲートにコンタクトされる。
【０１００】さらにこの実施例では、上記第２層アルミ
ニウム層を使い、上記中間配線層３６４上に、プレート
電位配線５０-1が形成されている（特に図１０参照）。
プレート電位配線５０-1は、コンタクト領域３６８を介
して中間配線層３６４に接続される。プレート電位配線
５０-1は、中間配線層３６４を介して、Ｎ型ウェル３０
８にプレート電位ＶＰＬを供給する。また、コンタクト
領域３６８は、コンタクト領域３５４からずらされ、コ
ンタクト領域３５４上に重ならないように形成されてい
る。この実施例では、コンタクト領域３６８を、中間配
線層３６４が平坦な部分に形成することで、正常なコン
タクトが実現される確率を向上させている。
ニウム層を使い、上記中間配線層３６４上に、プレート
電位配線５０-1が形成されている（特に図１０参照）。
プレート電位配線５０-1は、コンタクト領域３６８を介
して中間配線層３６４に接続される。プレート電位配線
５０-1は、中間配線層３６４を介して、Ｎ型ウェル３０
８にプレート電位ＶＰＬを供給する。また、コンタクト
領域３６８は、コンタクト領域３５４からずらされ、コ
ンタクト領域３５４上に重ならないように形成されてい
る。この実施例では、コンタクト領域３６８を、中間配
線層３６４が平坦な部分に形成することで、正常なコン
タクトが実現される確率を向上させている。
【０１０１】上記第１の実施例に係るダイナミック型Ｒ
ＡＭであると、図１に示すように、供給素子ブロック１
３-1を、メモリセルアレー５-1の、ロウデコーダアレー
９-1に相対する辺３３に近接して配置し、供給素子ブロ
ック１３-2を、メモリセルアレー５-2の、ロウデコーダ
アレー９-2に相対する辺３５に近接して配置する。この
構成では、新しいブロックとして供給素子ブロック１３
-1、１３-2を基板（チップ）１に設けたとき、カラム方
向の集積度が妨げられなくなる。ただし、第１の実施例
に係るダイナミック型ＲＡＭでは、新しいブロックが基
板（チップ）１内に追加されているので、その追加され
た分、面積ロスがある。
ＡＭであると、図１に示すように、供給素子ブロック１
３-1を、メモリセルアレー５-1の、ロウデコーダアレー
９-1に相対する辺３３に近接して配置し、供給素子ブロ
ック１３-2を、メモリセルアレー５-2の、ロウデコーダ
アレー９-2に相対する辺３５に近接して配置する。この
構成では、新しいブロックとして供給素子ブロック１３
-1、１３-2を基板（チップ）１に設けたとき、カラム方
向の集積度が妨げられなくなる。ただし、第１の実施例
に係るダイナミック型ＲＡＭでは、新しいブロックが基
板（チップ）１内に追加されているので、その追加され
た分、面積ロスがある。
【０１０２】しかし、特に図１、図７および図８に示す
ブロック配置を有するダイナミック型ＲＡＭでは、カラ
ム方向の集積度が妨げられるよりも、ロウ方向の集積度
が妨げられた方が、面積ロスが小さくなる。なぜなら
ば、メモリセルアレー５とセンスアンプアレー７との間
に供給素子ブロック１３を配置すると、図７に示すメモ
リコア３では、カラム方向に沿って３２個の供給素子ブ
ロック１３が追加されることになる。さらに複数のメモ
リコア３を基板（チップ）１に配置したとき、例えば図
８に示すようにメモリコア３を配置したときには、カラ
ム方向に沿って６４個の供給素子ブロック１３が追加さ
れる。したがって、チップが、カラム方向に沿って大き
く伸びる。
ブロック配置を有するダイナミック型ＲＡＭでは、カラ
ム方向の集積度が妨げられるよりも、ロウ方向の集積度
が妨げられた方が、面積ロスが小さくなる。なぜなら
ば、メモリセルアレー５とセンスアンプアレー７との間
に供給素子ブロック１３を配置すると、図７に示すメモ
リコア３では、カラム方向に沿って３２個の供給素子ブ
ロック１３が追加されることになる。さらに複数のメモ
リコア３を基板（チップ）１に配置したとき、例えば図
８に示すようにメモリコア３を配置したときには、カラ
ム方向に沿って６４個の供給素子ブロック１３が追加さ
れる。したがって、チップが、カラム方向に沿って大き
く伸びる。
【０１０３】これに対して、第１の実施例に係るダイナ
ミック型ＲＡＭのように、メモリセルアレー５の、ロウ
デコーダアレー９に相対する辺３３や３５に供給素子ブ
ロック１３を配置すると、図７に示すメモリコア３で
は、ロウ方向に沿って２個の供給素子ブロック１３を追
加するだけですむ。さらに複数のメモリコア３を基板
（チップ）１に配置したとき、例えば図８に示すように
メモリコア３を配置したときでも、ロウ方向に沿って４
個の供給素子ブロック１３を追加するだけですむ。この
ような点から、上記第１の実施例に係るダイナミック型
ＲＡＭでは、チップ１がカラム方向に沿って伸びること
はなく、ロウ方向に沿って最小限度、伸びるだけで止ま
る。したがって、チップ全体の集積度を妨げることのな
い、埋込プレート配線層とプレート電位配線層との接続
箇所を持つ、ダイナミック型ＲＡＭとなる。
ミック型ＲＡＭのように、メモリセルアレー５の、ロウ
デコーダアレー９に相対する辺３３や３５に供給素子ブ
ロック１３を配置すると、図７に示すメモリコア３で
は、ロウ方向に沿って２個の供給素子ブロック１３を追
加するだけですむ。さらに複数のメモリコア３を基板
（チップ）１に配置したとき、例えば図８に示すように
メモリコア３を配置したときでも、ロウ方向に沿って４
個の供給素子ブロック１３を追加するだけですむ。この
ような点から、上記第１の実施例に係るダイナミック型
ＲＡＭでは、チップ１がカラム方向に沿って伸びること
はなく、ロウ方向に沿って最小限度、伸びるだけで止ま
る。したがって、チップ全体の集積度を妨げることのな
い、埋込プレート配線層とプレート電位配線層との接続
箇所を持つ、ダイナミック型ＲＡＭとなる。
【０１０４】さらに上記第１の実施例に係るダイナミッ
ク型ＲＡＭでは、この効果に加えて、以下のような効果
が得らている。
ク型ＲＡＭでは、この効果に加えて、以下のような効果
が得らている。
【０１０５】図２０は、図１に示すブロックの中を、よ
り詳細に示したブロック図である。
り詳細に示したブロック図である。
【０１０６】図２０に示すように、上記第１の実施例に
係るダイナミック型ＲＡＭでは、供給素子ブロック１３
をロウデコーダアレー９に相対する辺３３や３５に配置
し、かつＲＷＤ線バス１５をロウデコーダアレー９側に
配置している。この構成からは、供給素子ブロック１３
をチップに追加しても、データの読み出しおよびデータ
の書き込み動作の高速化が妨げられない。例えばロウデ
コーダアレー９とメモリセルアレー５との間に供給素子
ブロック１３を配置すると、供給素子ブロック１３が配
置されただけ、ワード線ＷＬの長さが伸びる。ワード線
ＷＬの長さが伸びると、メモリセルを選択するために必
要な時間が長くなる。また、ＲＷＤ線バス１５を供給素
子ブロック１３側に設けると、プレート電位配線５０-1
とＲＷＤ線バス１５とが近接して並行する。プレート電
位配線５０-1の電位は、プレート電位ＶＰＬに固定され
ている。このため、プレート電位配線５０-1とＲＷＤ線
バス１５とがカップリングする可能性があり、ＲＷＤ線
対間に所定の電位差が発生するまでの時間が長くなる。
また、ロウデコーダアレー９とメモリセルアレー５との
間には、他の回路ブロックが配置されないので、データ
線ＤＱの長さも増加しない。尚、上記所定の電位差は、
メモリセルから読み出されたデータ、あるいはメモリセ
ルに書き込むべきデータである。
係るダイナミック型ＲＡＭでは、供給素子ブロック１３
をロウデコーダアレー９に相対する辺３３や３５に配置
し、かつＲＷＤ線バス１５をロウデコーダアレー９側に
配置している。この構成からは、供給素子ブロック１３
をチップに追加しても、データの読み出しおよびデータ
の書き込み動作の高速化が妨げられない。例えばロウデ
コーダアレー９とメモリセルアレー５との間に供給素子
ブロック１３を配置すると、供給素子ブロック１３が配
置されただけ、ワード線ＷＬの長さが伸びる。ワード線
ＷＬの長さが伸びると、メモリセルを選択するために必
要な時間が長くなる。また、ＲＷＤ線バス１５を供給素
子ブロック１３側に設けると、プレート電位配線５０-1
とＲＷＤ線バス１５とが近接して並行する。プレート電
位配線５０-1の電位は、プレート電位ＶＰＬに固定され
ている。このため、プレート電位配線５０-1とＲＷＤ線
バス１５とがカップリングする可能性があり、ＲＷＤ線
対間に所定の電位差が発生するまでの時間が長くなる。
また、ロウデコーダアレー９とメモリセルアレー５との
間には、他の回路ブロックが配置されないので、データ
線ＤＱの長さも増加しない。尚、上記所定の電位差は、
メモリセルから読み出されたデータ、あるいはメモリセ
ルに書き込むべきデータである。
【０１０７】したがって、上記第１の実施例に係るダイ
ナミック型ＲＡＭでは、供給素子ブロック１３をロウデ
コーダアレー９に相対する辺３３や３５に配置している
から、ワード線の長さの増加がない。さらにＲＷＤ線バ
ス１５をロウデコーダアレー９側に配置しているから、
プレート電位配線５０-1とＲＷＤ線バス１５との間に
は、メモリセルアレー５などが存在し、プレート電位配
線５０-1とＲＷＤ線バス１５とがカップリングすること
もない。また、データ線ＤＱの長さも増加しない。この
ような点から、上記第１の実施例に係るダイナミック型
ＲＡＭでは、データの読み出しおよびデータの書き込み
動作の高速化が妨げられることがない。
ナミック型ＲＡＭでは、供給素子ブロック１３をロウデ
コーダアレー９に相対する辺３３や３５に配置している
から、ワード線の長さの増加がない。さらにＲＷＤ線バ
ス１５をロウデコーダアレー９側に配置しているから、
プレート電位配線５０-1とＲＷＤ線バス１５との間に
は、メモリセルアレー５などが存在し、プレート電位配
線５０-1とＲＷＤ線バス１５とがカップリングすること
もない。また、データ線ＤＱの長さも増加しない。この
ような点から、上記第１の実施例に係るダイナミック型
ＲＡＭでは、データの読み出しおよびデータの書き込み
動作の高速化が妨げられることがない。
【０１０８】さらに図２０に示すように、上記第１の実
施例に係るダイナミック型ＲＡＭでは、供給素子である
ウェル３０８を、各供給素子ブロック１３毎に一つずつ
設け、これらウェル３０８どうしの間にＰチャネル型セ
ンスアンプ駆動回路２１を配置している。これにより、
供給素子ブロック１３を追加したことによる面積ロス
を、より小さくできる。Ｐチャネル型センスアンプ駆動
回路２１は、センスアンプ活性化信号線ＳＡＰを駆動す
るためのＰチャネル型ＭＯＳＦＥＴを含む。このＰチャ
ネル型ＭＯＳＦＥＴは、センスアンプ群に電位ＶＣＣを
供給するものであり、サイズが大きい。充分なドライバ
ビリティが要求されるためである。このようなＰチャネ
ル型ＭＯＳＦＥＴを含む回路を、ウェル３０８どうしの
間に形成する。これにより、ウェル３０８どうしの間に
生じた領域が有効に使われる。このような点から、基板
（チップ）１上から無効領域（デッドリジョン）が削減
され、供給素子ブロック１３を追加したことによる面積
ロスは、より小さくなる。尚、上記実施例では、ウェル
３０８どうしの間だけでは、Ｐチャネル型センスアンプ
駆動回路２１を配置しきれないために、ウェル３０８の
センスアンプアレー７-1側の辺から、ウェル３０８の、
メモリセルアレー５に相対する辺に沿ってＬ字型に配置
している。Ｌ字型に配置しなければならないほど、Ｐチ
ャネル型センスアンプ駆動回路２１の面積は、大きいの
である。
施例に係るダイナミック型ＲＡＭでは、供給素子である
ウェル３０８を、各供給素子ブロック１３毎に一つずつ
設け、これらウェル３０８どうしの間にＰチャネル型セ
ンスアンプ駆動回路２１を配置している。これにより、
供給素子ブロック１３を追加したことによる面積ロス
を、より小さくできる。Ｐチャネル型センスアンプ駆動
回路２１は、センスアンプ活性化信号線ＳＡＰを駆動す
るためのＰチャネル型ＭＯＳＦＥＴを含む。このＰチャ
ネル型ＭＯＳＦＥＴは、センスアンプ群に電位ＶＣＣを
供給するものであり、サイズが大きい。充分なドライバ
ビリティが要求されるためである。このようなＰチャネ
ル型ＭＯＳＦＥＴを含む回路を、ウェル３０８どうしの
間に形成する。これにより、ウェル３０８どうしの間に
生じた領域が有効に使われる。このような点から、基板
（チップ）１上から無効領域（デッドリジョン）が削減
され、供給素子ブロック１３を追加したことによる面積
ロスは、より小さくなる。尚、上記実施例では、ウェル
３０８どうしの間だけでは、Ｐチャネル型センスアンプ
駆動回路２１を配置しきれないために、ウェル３０８の
センスアンプアレー７-1側の辺から、ウェル３０８の、
メモリセルアレー５に相対する辺に沿ってＬ字型に配置
している。Ｌ字型に配置しなければならないほど、Ｐチ
ャネル型センスアンプ駆動回路２１の面積は、大きいの
である。
【０１０９】さらに上記第１の実施例に係るダイナミッ
ク型ＲＡＭでは、図２０に示すように供給素子であるウ
ェル３０８を、各供給素子ブロック１３毎に一つずつ設
け、ウェル３０８を、各メモリセルアレー５毎に、分散
させて設けている。これにより、埋込プレート配線１０
２のプレート電位ＶＰＬの変動を抑制できる。
ク型ＲＡＭでは、図２０に示すように供給素子であるウ
ェル３０８を、各供給素子ブロック１３毎に一つずつ設
け、ウェル３０８を、各メモリセルアレー５毎に、分散
させて設けている。これにより、埋込プレート配線１０
２のプレート電位ＶＰＬの変動を抑制できる。
【０１１０】ところで、６４メガビット級以上の大規模
な記憶容量を持つダイナミック型ＲＡＭでは、消費電力
が大きい。特にデータをリフレッシュするとき、リフレ
ッシュすべきデータの量が膨大であり、消費電力が大き
くなる。このため、大規模記憶容量のダイナミック型Ｒ
ＡＭでは、消費電力を減らすために、データがリフレッ
シュされるメモリセルアレーのみ活性な状態とし、他の
メモリセルアレーは非活性な状態としておく方式が採用
されることがある。このようなダイナミック型ＲＡＭで
は、非活性な状態のメモリセルアレーの埋込プレート配
線１０２に、活性な状態のメモリセルアレーから電気的
ノイズが侵入する可能性がある。特に埋込プレート配線
１０２が基板１内でウェル領域３０８を介してつながっ
ていると、その可能性が高い。もし、埋込プレート配線
１０２に電気的ノイズが侵入し、プレート電位ＶＰＬが
変動してしまうと、メモリセルに記憶されているデータ
が破壊されたり、最悪の場合には、より薄く、より繊細
になっているキャパシタ誘電体膜にダメージが与えられ
る可能性がある。この点、ウェル３０８を、各メモリセ
ルアレー５毎に、一つずつ分離させて設けている上記第
１の実施例に係るダイナミック型ＲＡＭでは、特に埋込
プレート配線１０２のプレート電位ＶＰＬの変動を抑制
でき、メモリセルに記憶されているデータの破壊の可能
性と、メモリセルのキャパシタ誘電体膜にダメージが与
えられる可能性とが低減する。
な記憶容量を持つダイナミック型ＲＡＭでは、消費電力
が大きい。特にデータをリフレッシュするとき、リフレ
ッシュすべきデータの量が膨大であり、消費電力が大き
くなる。このため、大規模記憶容量のダイナミック型Ｒ
ＡＭでは、消費電力を減らすために、データがリフレッ
シュされるメモリセルアレーのみ活性な状態とし、他の
メモリセルアレーは非活性な状態としておく方式が採用
されることがある。このようなダイナミック型ＲＡＭで
は、非活性な状態のメモリセルアレーの埋込プレート配
線１０２に、活性な状態のメモリセルアレーから電気的
ノイズが侵入する可能性がある。特に埋込プレート配線
１０２が基板１内でウェル領域３０８を介してつながっ
ていると、その可能性が高い。もし、埋込プレート配線
１０２に電気的ノイズが侵入し、プレート電位ＶＰＬが
変動してしまうと、メモリセルに記憶されているデータ
が破壊されたり、最悪の場合には、より薄く、より繊細
になっているキャパシタ誘電体膜にダメージが与えられ
る可能性がある。この点、ウェル３０８を、各メモリセ
ルアレー５毎に、一つずつ分離させて設けている上記第
１の実施例に係るダイナミック型ＲＡＭでは、特に埋込
プレート配線１０２のプレート電位ＶＰＬの変動を抑制
でき、メモリセルに記憶されているデータの破壊の可能
性と、メモリセルのキャパシタ誘電体膜にダメージが与
えられる可能性とが低減する。
【０１１１】次に、この発明の第２の実施例に係るダイ
ナミック型ＲＡＭについて説明する。
ナミック型ＲＡＭについて説明する。
【０１１２】上記第１の実施例に係るダイナミック型Ｒ
ＡＭでは、埋込プレート配線を持つメモリセルとして、
図３に示すようなＢＰＴセルが適用されている。しか
し、埋込プレート配線を持つメモリセルであれば、図３
に示すＢＰＴセルに限ることはない。埋込プレート配線
を持つメモリセルをメモリセルアレーに集積したダイナ
ミック型ＲＡＭに、この発明を適用すれば、上記実施例
と同様な効果を得ることができる。
ＡＭでは、埋込プレート配線を持つメモリセルとして、
図３に示すようなＢＰＴセルが適用されている。しか
し、埋込プレート配線を持つメモリセルであれば、図３
に示すＢＰＴセルに限ることはない。埋込プレート配線
を持つメモリセルをメモリセルアレーに集積したダイナ
ミック型ＲＡＭに、この発明を適用すれば、上記実施例
と同様な効果を得ることができる。
【０１１３】埋込プレート配線を持つメモリセルとして
は、ＢＰＴセルの他に、ベリードストラップ型のメモリ
セルがある（以下、ＢＥＳＴセルと称す）。
は、ＢＰＴセルの他に、ベリードストラップ型のメモリ
セルがある（以下、ＢＥＳＴセルと称す）。
【０１１４】図２１は、ＢＥＳＴセルの断面図である。
ＢＥＳＴセルについて、簡単に説明する。
ＢＥＳＴセルについて、簡単に説明する。
【０１１５】図２１に示すように、プレートとなるＮ型
シリコン領域４０２は、基板１内に形成されている。Ｎ
型シリコン領域４０２はプレート本体であり、しかもプ
レート電位ＶＰＬをメモリセルアレー全体に伝える機能
もあるため、ＢＰＴセルのＮ型埋込プレート配線層１０
２と同様な領域と考えることができる。Ｎ型シリコン領
域４０２上には、Ｐ型のシリコン領域４０４が形成され
ている。トレンチ１０６は、Ｐ型のシリコン領域４０４
の表面から、上記Ｎ型シリコン領域４０２の途中まで形
成されている。トレンチ１０６の上記Ｎ型シリコン領域
４０２に接する側壁には、キャパシタ誘電体膜１１０が
えり状（カラー）に形成されている。また、トレンチ１
０６の上記Ｐ型シリコン領域４０４に接する側壁および
トレンチ１０６の底には、キャパシタ誘電体膜１１０よ
りも厚いシリコン酸化膜（ＳｉＯ2 ）１０８がえり状
（カラー）に形成されている。トレンチ１０６の中は、
ストレージノード１１２により埋め込まれている。さら
にストレージノード１１２は、シリコン酸化膜１０８に
よってＰ型シリコン領域４０４と絶縁されながら、トレ
ンチの中から、シリコン酸化膜１０８に沿ってＰ型シリ
コン領域４０４の表面まで形成される。ストレージノー
ド１１２は、キャパシタ誘電体膜１１０によってプレー
トであるＮ型シリコン領域４０２と容量結合する。スト
レージノード１１２の表面には、シリコン酸化膜１１４
が形成されている。さらに、シリコン酸化膜１１４下
で、かつトレンチ１０６の側面にあるシリコン酸化膜１
０８には、開孔部が設けられている。Ｐ型シリコン領域
４０４には、この開孔部に接するＮ型シリコン領域４０
６が形成されている。ストレージノード１１２は、開孔
部を介してＮ型シリコン領域４０６に接続され、Ｎ型シ
リコン領域４０６は、セルトランジスタのソースに接続
される。これにより、ストレージノード１１２とセルト
ランジスタのソースとが接続される。
シリコン領域４０２は、基板１内に形成されている。Ｎ
型シリコン領域４０２はプレート本体であり、しかもプ
レート電位ＶＰＬをメモリセルアレー全体に伝える機能
もあるため、ＢＰＴセルのＮ型埋込プレート配線層１０
２と同様な領域と考えることができる。Ｎ型シリコン領
域４０２上には、Ｐ型のシリコン領域４０４が形成され
ている。トレンチ１０６は、Ｐ型のシリコン領域４０４
の表面から、上記Ｎ型シリコン領域４０２の途中まで形
成されている。トレンチ１０６の上記Ｎ型シリコン領域
４０２に接する側壁には、キャパシタ誘電体膜１１０が
えり状（カラー）に形成されている。また、トレンチ１
０６の上記Ｐ型シリコン領域４０４に接する側壁および
トレンチ１０６の底には、キャパシタ誘電体膜１１０よ
りも厚いシリコン酸化膜（ＳｉＯ2 ）１０８がえり状
（カラー）に形成されている。トレンチ１０６の中は、
ストレージノード１１２により埋め込まれている。さら
にストレージノード１１２は、シリコン酸化膜１０８に
よってＰ型シリコン領域４０４と絶縁されながら、トレ
ンチの中から、シリコン酸化膜１０８に沿ってＰ型シリ
コン領域４０４の表面まで形成される。ストレージノー
ド１１２は、キャパシタ誘電体膜１１０によってプレー
トであるＮ型シリコン領域４０２と容量結合する。スト
レージノード１１２の表面には、シリコン酸化膜１１４
が形成されている。さらに、シリコン酸化膜１１４下
で、かつトレンチ１０６の側面にあるシリコン酸化膜１
０８には、開孔部が設けられている。Ｐ型シリコン領域
４０４には、この開孔部に接するＮ型シリコン領域４０
６が形成されている。ストレージノード１１２は、開孔
部を介してＮ型シリコン領域４０６に接続され、Ｎ型シ
リコン領域４０６は、セルトランジスタのソースに接続
される。これにより、ストレージノード１１２とセルト
ランジスタのソースとが接続される。
【０１１６】以上が、ＢＥＳＴセルの概要である。セル
トランジスタについては、従来とほぼ同じである。例え
ばワード線ＷＬは、セルトランジスタのソースとセルト
ランジスタのドレインとの間のＰ型シリコン領域４０４
上に形成され、セルトランジスタのドレインは、ビット
線ＢＬ（ /ＢＬ）に接続されている。なお、図２１で
は、バイパスワード線は省略されている。
トランジスタについては、従来とほぼ同じである。例え
ばワード線ＷＬは、セルトランジスタのソースとセルト
ランジスタのドレインとの間のＰ型シリコン領域４０４
上に形成され、セルトランジスタのドレインは、ビット
線ＢＬ（ /ＢＬ）に接続されている。なお、図２１で
は、バイパスワード線は省略されている。
【０１１７】図２２は、図１に示すメモリセルアレーに
ＢＥＳＴセルを用いたときの断面図で、（ａ）図はロウ
デコーダアレー９-1の構造を概略的に示す断面図、
（ｂ）図はメモリセルアレー５-1および供給素子ブロッ
ク１３-1の構造を概略的に示す断面図、（ｃ）図はＰチ
ャネル型センスアンプ駆動回路ブロック２１-1の構造を
概略的に示す断面図である。
ＢＥＳＴセルを用いたときの断面図で、（ａ）図はロウ
デコーダアレー９-1の構造を概略的に示す断面図、
（ｂ）図はメモリセルアレー５-1および供給素子ブロッ
ク１３-1の構造を概略的に示す断面図、（ｃ）図はＰチ
ャネル型センスアンプ駆動回路ブロック２１-1の構造を
概略的に示す断面図である。
【０１１８】図２２（ａ）〜（ｃ）に示すように、メモ
リセルがＢＰＴセルからＢＥＳＴセルに変わるだけで、
図９（ａ）〜（ｃ）に示す構造と同様に形成することが
できる。したがって、上記第２の実施例に係るダイナミ
ック型ＲＡＭでも、上記第１の実施例に係るダイナミッ
ク型ＲＡＭと同様な効果を得ることができる。
リセルがＢＰＴセルからＢＥＳＴセルに変わるだけで、
図９（ａ）〜（ｃ）に示す構造と同様に形成することが
できる。したがって、上記第２の実施例に係るダイナミ
ック型ＲＡＭでも、上記第１の実施例に係るダイナミッ
ク型ＲＡＭと同様な効果を得ることができる。
【０１１９】また、上記第２の実施例では、図２２
（ｂ）に示すように、Ｎ型シリコン領域４０２を深いウ
ェルにより形成し、Ｐ型シリコン領域４０４を浅いウェ
ルにより形成し、この浅いウェルを上記深いウェルか
ら、上記深いウェルの一部が基板１の表面に露出される
ようにずらして形成されている。そして、基板１の表面
に露出された深いウェルの一部を供給素子ブロック１３
とする。このようにすることで、供給素子を新たに形成
する必要をなくすことができ、製造工程の簡略化に役立
つ。また、図２２（ｂ）に示す構造では、タップ領域３
１２は、供給素子ブロック１３にオーバーラップさせな
くても、充分にロウ方向の面積増加が抑制される。
（ｂ）に示すように、Ｎ型シリコン領域４０２を深いウ
ェルにより形成し、Ｐ型シリコン領域４０４を浅いウェ
ルにより形成し、この浅いウェルを上記深いウェルか
ら、上記深いウェルの一部が基板１の表面に露出される
ようにずらして形成されている。そして、基板１の表面
に露出された深いウェルの一部を供給素子ブロック１３
とする。このようにすることで、供給素子を新たに形成
する必要をなくすことができ、製造工程の簡略化に役立
つ。また、図２２（ｂ）に示す構造では、タップ領域３
１２は、供給素子ブロック１３にオーバーラップさせな
くても、充分にロウ方向の面積増加が抑制される。
【０１２０】なお、図２２（ａ）〜（ｃ）は、ＢＥＳＴ
セルの一例であって、他の断面構造とすることもでき
る。例えばＮ型シリコン領域４０２を埋込層で形成した
り、あるいはＮ型シリコン領域４０２をＮ型シリコン基
板としても良い。
セルの一例であって、他の断面構造とすることもでき
る。例えばＮ型シリコン領域４０２を埋込層で形成した
り、あるいはＮ型シリコン領域４０２をＮ型シリコン基
板としても良い。
【０１２１】
【発明の効果】以上説明したように、この発明によれ
ば、集積度を妨げることがない、埋込プレート配線層と
プレート電位配線との接続箇所を持つ半導体記憶装置を
提供できる。
ば、集積度を妨げることがない、埋込プレート配線層と
プレート電位配線との接続箇所を持つ半導体記憶装置を
提供できる。
【図１】図１はこの発明の第１の実施例に係るダイナミ
ック型ＲＡＭのメモリコアの一部を示すブロック図。
ック型ＲＡＭのメモリコアの一部を示すブロック図。
【図２】図２は図１に示すメモリセルアレーの回路図。
【図３】図３は図２に示すメモリセルの断面図。
【図４】図４は図１に示すセンスアンプアレーの回路
図。
図。
【図５】図５は図１に示すセンスアンプアレーの回路
図。
図。
【図６】図６は図１に示すセンスアンプアレーの回路
図。
図。
【図７】図７は図１に示すメモリコアの全体を示すブロ
ック図。
ック図。
【図８】図８はこの発明の第１の実施例に係るダイナミ
ック型ＲＡＭの全体を示すブロック図。
ック型ＲＡＭの全体を示すブロック図。
【図９】図９は図１に示す９−９線に沿った断面図で、
（ａ）図はロウデコーダアレーの断面図、（ｂ）図はメ
モリセルアレーおよび供給素子ブロックの断面図、
（ｃ）図はＰチャネル型センスアンプ駆動回路ブロック
の断面図。
（ａ）図はロウデコーダアレーの断面図、（ｂ）図はメ
モリセルアレーおよび供給素子ブロックの断面図、
（ｃ）図はＰチャネル型センスアンプ駆動回路ブロック
の断面図。
【図１０】図１０は供給素子ブロックの一部を示す平面
図。
図。
【図１１】図１１はメモリセルアレーの一部を示す平面
図。
図。
【図１２】図１２は図１０中の１２−１２線に沿う断面
図。
図。
【図１３】図１３は図１１中の１３−１３線に沿う断面
図。
図。
【図１４】図１４は図１０に示す供給素子ブロックの基
板表面までを示した平面図。
板表面までを示した平面図。
【図１５】図１５は図１１に示すメモリセルアレーの基
板表面までを示した平面図。
板表面までを示した平面図。
【図１６】図１６は図１０に示す供給素子ブロックの第
１層ポリシリコン層までを示した平面図。
１層ポリシリコン層までを示した平面図。
【図１７】図１７は図１１に示すメモリセルアレーの第
１層ポリシリコン層までを示した平面図。
１層ポリシリコン層までを示した平面図。
【図１８】図１８は図１０に示す供給素子ブロックの第
１層アルミニウム層までを示した平面図。
１層アルミニウム層までを示した平面図。
【図１９】図１９は図１１に示すメモリセルアレーの第
１層アルミニウム層までを示した平面図。
１層アルミニウム層までを示した平面図。
【図２０】図２０は図１に示すブロックの中をより詳細
に示した図。
に示した図。
【図２１】図２１はＢＥＳＴセルの断面図。
【図２２】図２２は図１に示すメモリセルアレーにＢＥ
ＳＴセルを用いたときの断面図で、（ａ）図はロウデコ
ーダアレーの断面図、（ｂ）図はメモリセルアレーおよ
び供給素子ブロックの断面図、（ｃ）図はＰチャネル型
センスアンプ駆動回路ブロックの断面図。
ＳＴセルを用いたときの断面図で、（ａ）図はロウデコ
ーダアレーの断面図、（ｂ）図はメモリセルアレーおよ
び供給素子ブロックの断面図、（ｃ）図はＰチャネル型
センスアンプ駆動回路ブロックの断面図。
１…基板（チップ）、３…メモリコア、５…メモリセル
アレー、７…センスアンプアレー、９…ロウデコーダア
レー、１１…カラムデコーダ、１３…供給素子ブロッ
ク、１５…ＲＷＤ線バス、１７…ＤＱバッファ、１９…
Ｎチャネル型センスアンプ駆動回路ブロック、２１…Ｐ
チャネル型センスアンプ駆動回路ブロック、５０…プレ
ート電位配線、５２…ＶＰＬ発生回路、５４…内部ＶＣ
Ｃ発生回路、５６…マルチプレクサ、５８…マルチプレ
クサ、６０…入出力バッファ回路、１００…メモリセ
ル、１０２…埋込プレート配線層、１０４…プレート、
１０６…トレンチ、１０８…シリコン酸化膜、１１０…
キャパシタ誘電体膜、１１２…ストレージノード、１１
４…シリコン酸化膜、１１６…接続部材、２００…ＤＱ
線群、２０２…センスアンプ、２０４…φｔＡゲート、
２０６…φｔＢゲート、２０８…カラムゲート、２１０
…ビット線イコライザ、２１２…ビット線イコライザ、
３００…深いＮ型ウェル、３０２…浅いＮ型ウェル、３
０４…Ｎ型ウェル、３０６…Ｐ型ウェル、３０８…深い
Ｎ型ウェル（供給素子）、３１０…タップ領域、３１２
…タップ領域、３１４…浅いＮ型ウェル、３５０…素子
領域、３５２…フィ−ルド酸化膜、３５４…コンタクト
領域、３５６…コンタクト領域、３５８…コンタクト領
域、３６０…第１層層間絶縁膜、３６２…第２層層間絶
縁膜、３６４…中間配線層、３６６…第３層層間絶縁
膜、３６８…コンタクト領域、４０２…Ｎ型シリコン領
域、４０４…Ｐ型シリコン領域、４０６…接続用のＮ型
シリコン領域。
アレー、７…センスアンプアレー、９…ロウデコーダア
レー、１１…カラムデコーダ、１３…供給素子ブロッ
ク、１５…ＲＷＤ線バス、１７…ＤＱバッファ、１９…
Ｎチャネル型センスアンプ駆動回路ブロック、２１…Ｐ
チャネル型センスアンプ駆動回路ブロック、５０…プレ
ート電位配線、５２…ＶＰＬ発生回路、５４…内部ＶＣ
Ｃ発生回路、５６…マルチプレクサ、５８…マルチプレ
クサ、６０…入出力バッファ回路、１００…メモリセ
ル、１０２…埋込プレート配線層、１０４…プレート、
１０６…トレンチ、１０８…シリコン酸化膜、１１０…
キャパシタ誘電体膜、１１２…ストレージノード、１１
４…シリコン酸化膜、１１６…接続部材、２００…ＤＱ
線群、２０２…センスアンプ、２０４…φｔＡゲート、
２０６…φｔＢゲート、２０８…カラムゲート、２１０
…ビット線イコライザ、２１２…ビット線イコライザ、
３００…深いＮ型ウェル、３０２…浅いＮ型ウェル、３
０４…Ｎ型ウェル、３０６…Ｐ型ウェル、３０８…深い
Ｎ型ウェル（供給素子）、３１０…タップ領域、３１２
…タップ領域、３１４…浅いＮ型ウェル、３５０…素子
領域、３５２…フィ−ルド酸化膜、３５４…コンタクト
領域、３５６…コンタクト領域、３５８…コンタクト領
域、３６０…第１層層間絶縁膜、３６２…第２層層間絶
縁膜、３６４…中間配線層、３６６…第３層層間絶縁
膜、３６８…コンタクト領域、４０２…Ｎ型シリコン領
域、４０４…Ｐ型シリコン領域、４０６…接続用のＮ型
シリコン領域。
Claims (31)
- 【請求項１】 それぞれ第１及び第２の電極を有しこの
第１の電極に電荷を蓄積することにより情報の記憶を行
うトレンチキャパシタを行列状に配置して構成される第
１の方形状のトレンチキャパシタアレーと、 それぞれ第１及び第２の電極を有しこの第１の電極に電
荷を蓄積することにより情報の記憶を行う複数のトレン
チキャパシタを行列状に配置して構成され、前記第１の
トレンチキャパシタアレーに所定間隔を空けつつ並べて
配置された第２の方形状のトレンチキャパシタアレー
と、 前記第１のトレンチキャパシタアレーに属するトレンチ
キャパシタの底部からそれぞれ拡散させ、前記第１のト
レンチキャパシタアレーに属する第２の電極と接続さ
れ、隣接するものどうし相互に接続された複数の球型拡
散層から構成される第１の拡散層配線層と、 前記第２のトレンチキャパシタアレーに属するトレンチ
キャパシタの底部からそれぞれ拡散させ、前記第２のト
レンチキャパシタアレーに属する第２の電極と接続さ
れ、隣接するものどうし相互に接続された複数の球型拡
散層から構成される第２の拡散層配線層と、 前記第１のトレンチキャパシタアレーと前記第２のトレ
ンチキャパシタアレーとの間に配置され、前記第１及び
第２のトレンチキャパシタアレーに属する第１の電極に
蓄積された情報を増幅する増幅回路列と、 前記第１のトレンチキャパシタアレーの１辺に沿って配
置された第１のワード線駆動回路と、 前記第２のトレンチキャパシタアレーの１辺に沿って配
置された第２のワード線駆動回路と、 前記第１のトレンチキャパシタアレーの前記ワード線駆
動回路の存在する辺の対向する辺に沿って配置され、前
記第１の拡散層配線層に電圧を供給する第１の接続手段
と、 前記第２のトレンチキャパシタアレーの前記ワード線駆
動回路の存在する辺の対向する辺に沿って配置され、前
記第２の拡散層配線層に電圧を供給する第２の接続手段
とから構成されることを特徴とする半導体記憶装置。 - 【請求項２】 さや状のプレート電極を有するトレンチ
キャパシタ及びＭＯＳトランジスタとから構成されるメ
モリセルを行列状に配置し、このトレンチキャパシタ底
部で隣接するトレンチキャパシタと接続することにより
埋込プレート電極を形成したＤＲＡＭセルアレーを複数
個所定間隔空けて配置し、これら間隙にセンスアンプを
配置して構成したＤＲＡＭセルブロックの各ＤＲＡＭセ
ルアレイに接するようワード線駆動回路を一直線状に配
置した半導体記憶装置において、 前記複数のＤＲＡＭセルアレーに対応して設けられ、前
記埋込プレート電極にそれぞれ内部電源電位と接地電位
との間の中間の電位を供給する複数の電位供給回路が前
記ＤＲＡＭセルアレーを挟みつつ前記ワード線駆動回路
と対向して配置されていることを特徴とする半導体記憶
装置。 - 【請求項３】 半導体基板に形成された第１導電型の第
１のウェルとこの第１のウェルよりも浅い第２導電型の
第２のウェルとこの第２のウェルを貫通し前記第１のウ
ェルに達するトレンチキャパシタを有するＤＲＡＭセル
を複数個配置してなるＤＲＡＭセルアレーを複数箇所所
定間隔間隙を空けて配置し、これら間隙にセンスアンプ
を配置して構成したＤＲＡＭセルブロックの各ＤＲＡＭ
セルアレーに接するようワード線駆動回路を一直線状に
配置した半導体記憶装置において、 前記複数のＤＲＡＭセルアレーに対応して設けられ、前
記第１のウェルに内部電源電位と接地電位との間の中間
の電位を供給する複数の電位供給回路が前記ＤＲＡＭセ
ルアレーを挟みつつ前記ワード線駆動回路と対向して配
置されていることを特徴とする半導体記憶装置。 - 【請求項４】 第１の埋込プレート配線層に接続された
第１のメモリセル群を含む第１のメモリセルアレーと、 前記第１のメモリセルアレーに隣接して配置され、第２
の埋込プレート配線層に接続された第２のメモリセル群
を含む第２のメモリセルアレーと、 前記第１のメモリセルアレーと前記第２のメモリセルア
レーとの間に配置され、前記第１のメモリセル群に電気
的に接続される第１のセンスアンプ群、前記第２のメモ
リセル群に電気的に接続される第２のセンスアンプ群、
前記第１のセンスアンプ群に電気的に接続される第１の
データ線群、および前記第２のセンスアンプ群に電気的
に接続される第２のデータ線群を少なくとも含む、第１
のセンスアンプアレーと、 前記第１のメモリセルアレーの、前記第１のセンスアン
プアレーに相対する辺に近接して配置され、前記第１の
メモリセル群に電気的に接続される第３のセンスアンプ
群、および前記第３のセンスアンプ群に電気的に接続さ
れる第３のデータ線群を少なくとも含む、第２のセンス
アンプアレーと、 前記第２のメモリセルアレーの、前記第１のセンスアン
プアレーに相対する辺に近接して配置され、前記第２の
メモリセル群に電気的に接続される第４のセンスアンプ
群、および前記第４のセンスアンプ群に電気的に接続さ
れる第４のデータ線群を少なくとも含む、第３のセンス
アンプアレーと、 前記第１のメモリセルアレーの、前記第１のセンスアン
プアレーおよび前記第２のセンスアンプアレーに近接す
る辺以外の辺に近接して配置され、前記第１のメモリセ
ル群のロウを選択する第１のロウデコーダ群を含む、第
１のロウデコーダアレーと、 前記第２のメモリセルアレーの、前記第１のセンスアン
プアレーおよび前記第３のセンスアンプアレーに近接す
る辺以外の辺に近接して配置され、前記第２のメモリセ
ル群のロウを選択する第２のロウデコーダ群を含む、第
２のロウデコーダアレーと、 前記第２のセンスアンプアレーの、前記第１のメモリセ
ルアレーに相対する辺に近接して配置され、前記第１の
メモリセル群および前記第２のメモリセル群で共有さ
れ、前記第１のメモリセル群および前記第２のメモリセ
ル群のカラムを選択するカラムデコーダ群を含む、カラ
ムデコーダアレーと、 前記第１のメモリセルアレーの、前記第１のロウデコー
ダアレーに相対する辺に近接して配置され、前記第１の
埋込プレート配線層にプレート電位を供給する供給素子
を含む、第１の供給素子ブロックと、 前記第２のメモリセルアレーの、前記第２のロウデコー
ダアレーに相対する辺に近接して配置され、前記第２の
埋込プレート配線層にプレート電位を供給する供給素子
を含む、第２の供給素子ブロックとを具備することを特
徴とする半導体記憶装置。 - 【請求項５】 前記第１、第２、第３、第４のデータ線
群に接続される、リードライトデータ線群が、前記第
１、第２のロウデコーダ側に配置されていることを特徴
とする請求項４に記載の半導体記憶装置。 - 【請求項６】 前記第１、第２の供給素子ブロックが含
む供給素子は、各供給素子ブロック毎に分散されて設け
られていることを特徴とする請求項４および請求項５い
ずれかに記載の半導体記憶装置。 - 【請求項７】 前記供給素子は、ウェルであることを特
徴とする請求項４乃至請求項６いずれか一項に記載の半
導体記憶装置。 - 【請求項８】 前記メモリセルは、埋込プレートトレン
チ型セルであることを特徴とする請求項４乃至請求項７
いずれか一項に記載の半導体記憶装置。 - 【請求項９】 前記メモリセルは、ベリードストラップ
型セルであることを特徴とする請求項４乃至請求項７い
ずれか一項に記載の半導体記憶装置。 - 【請求項１０】 前記第１のセンスアンプアレーの、前
記第１のセンスアンプ群と前記第２のセンスアンプ群と
は、前記第１のメモリセル群および前記第２のメモリセ
ル群に共通に使用されるように一体化され、前記第１の
データ線群と前記第２のデータ線群とは、前記一体化さ
れたセンスアンプ群に接続されるように一体化され、前
記第１のセンスアンプアレーがシェアードセンスアンプ
方式とされていることを特徴とする請求項４乃至請求項
９いずれか一項に記載の半導体記憶装置。 - 【請求項１１】 前記第１のメモリセルアレーは、第１
のワード線群と、これらワード線毎に設けられた第１の
バイパスワード線群とを含み、 前記第２のメモリセルアレーは、第２のワード線群と、
これらワード線毎に設けられた第２のバイパスワード線
群とを含み、 前記第１のワード線群と第１のバイパスワード線群とを
接続するタップ領域が、前記第１の供給素子ブロックに
オーバーラップされ、前記第２のワード線群と第２のバ
イパスワード線群とを接続するタップ領域が、前記第２
の供給素子ブロックにオーバーラップされていることを
特徴とする請求項４乃至請求項１０いずれか一項に記載
の半導体記憶装置。 - 【請求項１２】 第１の埋込プレート配線層に接続され
た第１のメモリセル群を含む第１のメモリセルアレー
と、 前記第１のメモリセルアレーに隣接して配置され、第２
の埋込プレート配線層に接続された第２のメモリセル群
を含む第２のメモリセルアレーと、 前記第１のメモリセルアレーと前記第２のメモリセルア
レーとの間に配置され、前記第１のメモリセル群に電気
的に接続される第１のセンスアンプ群、前記第２のメモ
リセル群に電気的に接続される第２のセンスアンプ群、
前記第１のセンスアンプ群に電気的に接続される第１の
データ線群、および前記第２のセンスアンプ群に電気的
に接続される第２のデータ線群を少なくとも含む、第１
のセンスアンプアレーと、 前記第１のメモリセルアレーの、前記第１のセンスアン
プアレーに相対する辺に近接して配置され、前記第１の
メモリセル群に電気的に接続される第３のセンスアンプ
群、および前記第３のセンスアンプ群に電気的に接続さ
れる第３のデータ線群を少なくとも含む、第２のセンス
アンプアレーと、 前記第２のメモリセルアレーの、前記第１のセンスアン
プアレーに相対する辺に近接して配置され、前記第２の
メモリセル群に電気的に接続される第４のセンスアンプ
群、および前記第４のセンスアンプ群に電気的に接続さ
れる第４のデータ線群を少なくとも含む、第３のセンス
アンプアレーと、 前記第１のメモリセル群のロウを選択する第１のロウデ
コーダ群を含む、第１のロウデコーダアレーと、 前記第２のメモリセル群のロウを選択する第２のロウデ
コーダ群を含む、第２のロウデコーダアレーと、 前記第１のメモリセル群および前記第２のメモリセル群
で共有され、前記第１のメモリセル群および前記第２の
メモリセル群のカラムを選択するカラムデコーダ群を含
む、カラムデコーダアレーと、 前記第１のメモリセルアレーに近接して配置され、前記
第１の埋込プレート配線層にプレート電位を供給する供
給素子を含む、第１の供給素子ブロックと、 前記第２のメモリセルアレーに近接し、かつ第１の供給
素子ブロックに隣接して配置され、前記第２の埋込プレ
ート配線層にプレート電位を供給する供給素子を含む、
第２の供給素子ブロックとを具備し、 前記第１、第２の供給素子ブロックが含む供給素子を、
各供給素子ブロック毎に分散させて設け、前記第１、第
２の供給素子ブロックどうしの間の領域に、前記第１の
センスアンプアレーが含むセンスアンプ群を駆動するた
めのセンスアンプ駆動回路を含む回路ブロックが配置さ
れていることを特徴とする半導体記憶装置。 - 【請求項１３】 前記センスアンプ駆動回路は、Ｐチャ
ネル型センスアンプ駆動回路であることを特徴とする請
求項１２に記載の半導体記憶装置。 - 【請求項１４】 前記センスアンプ駆動回路ブロック
は、前記第１、第２の供給素子ブロックどうしの間の領
域から、前記第１の供給素子の、前記第１のメモリセル
アレーに相対する辺にかけて、平面的にＬ字型に配置さ
れていることを特徴とする請求項１２および請求項１３
いずれかに記載の半導体記憶装置。 - 【請求項１５】 前記第１、第２、第３、第４のデータ
線群に接続される、リードライトデータ線群が、前記第
１、第２のメモリセルアレーの、前記第１、第２の供給
素子ブロックが近接する辺に相対する辺側に配置されて
いることを特徴とする請求項１２乃至請求項１４いずれ
か一項に記載の半導体記憶装置。 - 【請求項１６】 前記供給素子は、ウェルであることを
特徴とする請求項１２乃至請求項１５いずれか一項に記
載の半導体記憶装置。 - 【請求項１７】 前記第１のロウデコーダアレーは、第
１のメモリセルアレーの、前記第１のセンスアンプアレ
ーおよび前記第２のセンスアンプアレーに近接する辺以
外の辺に近接して配置され、 前記第２のロウデコーダアレーは、第２のメモリセルア
レーの、前記第１のセンスアンプアレーおよび前記第３
のセンスアンプアレーに近接する辺以外の辺に近接して
配置され、 前記カラムデコーダアレーは、前記第２のセンスアンプ
アレーの、前記第１のメモリセルアレーに相対する辺に
近接して配置されていることを特徴とする請求項１２乃
至請求項１６いずれか一項に記載の半導体記憶装置。 - 【請求項１８】 前記メモリセルは、埋込プレートトレ
ンチ型セルであることを特徴とする請求項１２乃至請求
項１７いずれか一項に記載の半導体記憶装置。 - 【請求項１９】 前記メモリセルは、ベリードストラッ
プ型セルであることを特徴とする請求項１２乃至請求項
１７いずれか一項に記載の半導体記憶装置。 - 【請求項２０】 前記第１のセンスアンプアレーの、前
記第１のセンスアンプ群と前記第２のセンスアンプ群と
は、前記第１のメモリセル群および前記第２のメモリセ
ル群に共通に使用されるように一体化され、前記第１の
データ線群と前記第２のデータ線群とは、前記一体化さ
れたセンスアンプ群に接続されるように一体化され、前
記第１のセンスアンプアレーがシェアードセンスアンプ
方式とされていることを特徴とする請求項１２乃至請求
項１９いずれか一項に記載の半導体記憶装置。 - 【請求項２１】 前記第１のメモリセルアレーは、第１
のワード線群と、これらワード線毎に設けられた第１の
バイパスワード線群とを含み、 前記第２のメモリセルアレーは、第２のワード線群と、
これらワード線毎に設けられた第２のバイパスワード線
群とを含み、 前記第１のワード線群と第１のバイパスワード線群とを
接続するタップ領域が、前記第１の供給素子ブロックに
オーバーラップされ、前記第２のワード線群と第２のバ
イパスワード線群とを接続するタップ領域が、前記第２
の供給素子ブロックにオーバーラップされていることを
特徴とする請求項１２乃至請求項２０いずれか一項に記
載の半導体記憶装置。 - 【請求項２２】 第１の埋込プレート配線層に接続され
た第１のメモリセル群を含む第１のメモリセルアレー
と、 前記第１のメモリセルアレーに隣接して配置され、第２
の埋込プレート配線層に接続された第２のメモリセル群
を含む第２のメモリセルアレーと、 前記第１のメモリセルアレーと前記第２のメモリセルア
レーとの間に配置され、前記第１のメモリセル群に電気
的に接続される第１のセンスアンプ群、前記第２のメモ
リセル群に電気的に接続される第２のセンスアンプ群、
前記第１のセンスアンプ群に電気的に接続される第１の
データ線群、および前記第２のセンスアンプ群に電気的
に接続される第２のデータ線群を少なくとも含む、第１
のセンスアンプアレーと、 前記第１のメモリセルアレーの、前記第１のセンスアン
プアレーに相対する辺に近接して配置され、前記第１の
メモリセル群に電気的に接続される第３のセンスアンプ
群、および前記第３のセンスアンプ群に電気的に接続さ
れる第３のデータ線群を少なくとも含む、第２のセンス
アンプアレーと、 前記第２のメモリセルアレーの、前記第１のセンスアン
プアレーに相対する辺に近接して配置され、前記第２の
メモリセル群に電気的に接続される第４のセンスアンプ
群、および前記第４のセンスアンプ群に電気的に接続さ
れる第４のデータ線群を少なくとも含む、第３のセンス
アンプアレーと、 前記第１のメモリセル群のロウを選択する第１のロウデ
コーダ群を含む、第１のロウデコーダアレーと、 前記第２のメモリセル群のロウを選択する第２のロウデ
コーダ群を含む、第２のロウデコーダアレーと、 前記第１のメモリセル群および前記第２のメモリセル群
で共有され、前記第１のメモリセル群および前記第２の
メモリセル群のカラムを選択するカラムデコーダ群を含
む、カラムデコーダアレーと、 前記第１のメモリセルアレーに近接して配置され、前記
第１の埋込プレート配線層にプレート電位を供給する供
給素子を含む、第１の供給素子ブロックと、 前記第２のメモリセルアレーに近接し、かつ第１の供給
素子ブロックに隣接して配置され、前記第２の埋込プレ
ート配線層にプレート電位を供給する供給素子を含む、
第２の供給素子ブロックとを具備し、 前記第１、第２の供給素子ブロックが含む供給素子を、
各供給素子ブロック毎に分散させて設けていることを特
徴とする半導体記憶装置。 - 【請求項２３】 前記第１、第２、第３、第４のデータ
線群に接続される、リードライトデータ線群が、前記第
１、第２のメモリセルアレーの、前記第１、第２の供給
素子ブロックが近接する辺に相対する辺側に配置されて
いることを特徴とする請求項２２に記載の半導体記憶装
置。 - 【請求項２４】 前記供給素子は、ウェルであることを
特徴とする請求項２２乃至請求項２３いずれかに記載の
半導体記憶装置。 - 【請求項２５】 前記メモリセルは、埋込プレートトレ
ンチ型セルであることを特徴とする請求項２２乃至請求
項２４いずれか一項に記載の半導体記憶装置。 - 【請求項２６】 前記メモリセルは、ベリードストラッ
プ型セルであることを特徴とする請求項２２乃至請求項
２４いずれか一項に記載の半導体記憶装置。 - 【請求項２７】 前記第１のセンスアンプアレーの、前
記第１のセンスアンプ群と前記第２のセンスアンプ群と
は、前記第１のメモリセル群および前記第２のメモリセ
ル群に共通に使用されるように一体化され、前記第１の
データ線群と前記第２のデータ線群とは、前記一体化さ
れたセンスアンプ群に接続されるように一体化され、前
記第１のセンスアンプアレーがシェアードセンスアンプ
方式とされていることを特徴とする請求項２２乃至請求
項２６いずれか一項に記載の半導体記憶装置。 - 【請求項２８】 前記第１のメモリセルアレーは、第１
のワード線群と、これらワード線毎に設けられた第１の
バイパスワード線群とを含み、 前記第２のメモリセルアレーは、第２のワード線群と、
これらワード線毎に設けられた第２のバイパスワード線
群とを含み、 前記第１のワード線群と第１のバイパスワード線群とを
接続するタップ領域が、前記第１の供給素子ブロックに
オーバーラップされ、前記第２のワード線群と第２のバ
イパスワード線群とを接続するタップ領域が、前記第２
の供給素子ブロックにオーバーラップされていることを
特徴とする請求項２２乃至請求項２７いずれか一項に記
載の半導体記憶装置。 - 【請求項２９】 リードライトデータ線群と、 リードライトデータ線群の一辺に沿って配置された、複
数のロウデコーダアレーを含む第１のロウデコーダアレ
ー群と、 リードライトデータ線群の、前記一辺に相対する他辺に
沿って配置された、複数のロウデコーダアレーを含む第
２のロウデコーダアレー群と、 第１のロウデコーダアレー群の、前記リードライトデー
タ線群に相対した辺に隣接して配置され、各ロウデコー
ダアレー毎に設けられたメモリセルアレーを含む第１の
メモリセルアレー群と、 第２のロウデコーダアレー群の、前記リードライトデー
タ線群に相対した辺に隣接して配置され、各ロウデコー
ダアレー毎に設けられたメモリセルアレーを含む第２の
メモリセルアレー群と、 第１のメモリセルアレー群の、前記第１のロウデコーダ
アレー群に相対した辺に隣接して配置され、各メモリセ
ルアレー毎に設けられた、メモリセルアレーの埋込プレ
ート配線にプレート電位を供給する供給素子ブロックを
含む第１の供給素子ブロック群と、 第２のメモリセルアレー群の、前記第２のロウデコーダ
アレー群に相対した辺に隣接して配置され、各メモリセ
ルアレー毎に設けられた、メモリセルアレーの埋込プレ
ート配線にプレート電位を供給する供給素子ブロックを
含む第２の供給素子ブロック群とを具備することを特徴
とする半導体記憶装置。 - 【請求項３０】 複数のメモリコアを有し、 前記複数のメモリコアはそれぞれ、 前記メモリコアが並べられる方向に沿って配置された複
数のメモリセルアレーを含む第１のメモリセルアレー群
と、 前記メモリコアが並べられる方向に沿って、かつ前記第
１のメモリセルアレー群に隣接して配置された複数のメ
モリセルアレーを含む第２のメモリセルアレー群と、 前記第１のメモリセルアレー群と前記第２のメモリセル
アレー群との間に配置された、前記各メモリセルアレー
毎に設けられたロウデコーダアレーを含む第１のロウデ
コーダアレー群と、 前記第１のロウデコーダアレー群と前記第２のメモリセ
ルアレー群との間に配置された、前記各メモリセルアレ
ー毎に設けられたロウデコーダアレーを含む第２のロウ
デコーダアレー群と、 前記第１のロウデコーダアレー群と前記第２のロウデコ
ーダアレー群との間に、前記メモリコアが並べられる方
向に沿って配置されたリードライトデータ線群と、 第１のメモリセルアレー群の、前記第１のロウデコーダ
アレー群に相対した辺に隣接して配置され、各メモリセ
ルアレー毎に設けられた、メモリセルアレーの埋込プレ
ート配線にプレート電位を供給する供給素子ブロックを
含む第１の供給素子ブロック群と、 第２のメモリセルアレー群の、前記第２のロウデコーダ
アレー群に相対した辺に隣接して配置され、各メモリセ
ルアレー毎に設けられた、メモリセルアレーの埋込プレ
ート配線にプレート電位を供給する供給素子ブロックを
含む第２の供給素子ブロック群とを具備することを特徴
とする半導体記憶装置。 - 【請求項３１】 前記メモリコア毎に設けられた、前記
メモリコアから出力されるデータをマルチプレクスする
第１段マルチプレクサを有し、 前記第１段マルチプレクサから出力されるマルチプレク
スデータを、さらにマルチプレクスする第２段マルチプ
レクサを少なくとも有することを特徴とする請求項３０
に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7055471A JPH08250674A (ja) | 1995-03-15 | 1995-03-15 | 半導体記憶装置 |
| KR1019960006800A KR100206158B1 (ko) | 1995-03-15 | 1996-03-14 | 반도체 기억 장치 |
| US08/966,479 US6144055A (en) | 1995-03-15 | 1997-11-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7055471A JPH08250674A (ja) | 1995-03-15 | 1995-03-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250674A true JPH08250674A (ja) | 1996-09-27 |
Family
ID=12999528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7055471A Withdrawn JPH08250674A (ja) | 1995-03-15 | 1995-03-15 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6144055A (ja) |
| JP (1) | JPH08250674A (ja) |
| KR (1) | KR100206158B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101415925B1 (ko) * | 2012-10-25 | 2014-07-16 | 서울대학교산학협력단 | 적층 다이내믹 램 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3905337B2 (ja) * | 2001-07-31 | 2007-04-18 | 富士通株式会社 | 半導体集積回路 |
| DE10158798A1 (de) * | 2001-11-30 | 2003-06-18 | Infineon Technologies Ag | Kondensator und Verfahren zum Herstellen eines Kondensators |
| US6593610B2 (en) | 2001-12-13 | 2003-07-15 | Micron Technology, Inc. | Memory cell arrays |
| JP2004192694A (ja) * | 2002-12-10 | 2004-07-08 | Renesas Technology Corp | 半導体記憶装置 |
| JP2006049708A (ja) * | 2004-08-06 | 2006-02-16 | Toshiba Corp | 半導体記憶装置 |
| JP4907897B2 (ja) * | 2005-04-15 | 2012-04-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7983765B1 (en) | 2005-08-19 | 2011-07-19 | Pacesetter, Inc. | Left chamber pressure sensor lead delivery system |
| US7554148B2 (en) * | 2006-06-27 | 2009-06-30 | United Microelectronics Corp. | Pick-up structure for DRAM capacitors |
| JP5245543B2 (ja) * | 2008-05-28 | 2013-07-24 | 富士通株式会社 | 半導体記憶装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136558A (ja) * | 1986-11-28 | 1988-06-08 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
| JP2674992B2 (ja) * | 1986-11-28 | 1997-11-12 | 株式会社日立製作所 | 半導体記憶装置におけるプレート配線形成法 |
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| KR0130776B1 (ko) * | 1987-09-19 | 1998-04-06 | 미다 가쓰시게 | 반도체 집적회로 장치 |
| JPH0828476B2 (ja) * | 1991-06-07 | 1996-03-21 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2904635B2 (ja) * | 1992-03-30 | 1999-06-14 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2824713B2 (ja) * | 1992-04-24 | 1998-11-18 | 三菱電機株式会社 | 半導体記憶装置 |
| US5384745A (en) * | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| JPH0637275A (ja) * | 1992-07-13 | 1994-02-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US5363327A (en) * | 1993-01-19 | 1994-11-08 | International Business Machines Corporation | Buried-sidewall-strap two transistor one capacitor trench cell |
| JP3311070B2 (ja) * | 1993-03-15 | 2002-08-05 | 株式会社東芝 | 半導体装置 |
| US5544101A (en) * | 1994-03-28 | 1996-08-06 | Texas Instruments Inc. | Memory device having a latching multiplexer and a multiplexer block therefor |
| US5452244A (en) * | 1994-08-10 | 1995-09-19 | Cirrus Logic, Inc. | Electronic memory and methods for making and using the same |
-
1995
- 1995-03-15 JP JP7055471A patent/JPH08250674A/ja not_active Withdrawn
-
1996
- 1996-03-14 KR KR1019960006800A patent/KR100206158B1/ko not_active IP Right Cessation
-
1997
- 1997-11-07 US US08/966,479 patent/US6144055A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101415925B1 (ko) * | 2012-10-25 | 2014-07-16 | 서울대학교산학협력단 | 적층 다이내믹 램 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100206158B1 (ko) | 1999-07-01 |
| US6144055A (en) | 2000-11-07 |
| KR960036074A (ko) | 1996-10-28 |
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