JP2674992B2 - 半導体記憶装置におけるプレート配線形成法 - Google Patents
半導体記憶装置におけるプレート配線形成法Info
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は溝型容量を具備したメモリセルからなるDRAM
におけるプレート配線の形成方法に関する。 〔従来の技術〕 従来の溝掘り型電荷蓄積キャパシタを有するダイナミ
ックRAMセルの中で、基板をプレート電極とする代表的
なものは、特開昭61−108163,日本電気株式会社による
「半導体記憶装置および製造方法」がある。 〔発明が解決しようとする問題点〕 上記従来技術は、半導体基板を溝型キャパシタのプレ
ート電極としているため、例えばｎチャネルのMOSトラ
ンジスタをメモリセルに用いる場合にはプレート電極に
は0Vないし−3V程度の電位を印加して用いるのが普通で
ある。一般にキャパシタのもう一方の蓄積電極の電位は
0V又は5V（Vcc）であるため、従来の溝型キャパシタの
キャパシタ絶縁膜には最大5Vの電位差（プレート電位が
0Vの場合、もしプレート電位が−3Vの場合には絶縁膜に
は最大8V印加される）が印加される。この大きな電位の
為、従来の溝型キャパシタの絶縁膜は10nm程度以下に薄
くすることが難しかった。一方プレート電極に1/2Vcc、
すなわち2.5Vを印加することができれば、キャパシタの
絶縁膜に印加される電位差は最大2.5Vに低減することが
できるため、同じ厚さの絶縁膜を用いる場合にはキャパ
シタ絶縁膜寿命を著しく向上可能だし、逆に絶縁膜寿命
を同じにした場合には絶縁膜厚を薄くし、従ってキャパ
シタンスの著しい増大（最大２倍程度）を実現できる。 本発明の目的は、プレート電極に半導体基板に印加さ
れる電圧と異なる電圧することができる半導体記憶装置
におけるプレート配線形成法を提供するものである。 〔問題点を解決するための手段〕 上記目的を達成するため、本発明の代表的な実施例で
は、溝型容量の蓄積電極に対向するプレート電極に所定
の電位を印加するための配線層を形成する方法として、
半導体基板11の溝型容量用の溝26の側壁に第１の絶縁膜
27を形成する第１の工程と、その後に上記溝26の下部の
上記半導体基板11の露出部（溝底部）を介して不純物
（リン）を上記半導体基板11内に拡散して上記配線層と
なる不純物領域121を形成するとともに上記拡散により
該不純物領域121と上記溝26に隣接する溝からの不純物
拡散により形成される不純物領域とを上記半導体基板内
部で電気的に接続する第２の工程とを具備した。 〔作用〕 容量用溝の下部から不純物を拡散することにより、隣
接する溝の周囲の不純物領域が接続され、基板内部に複
数の溝型容量のプレートに所定の電位を印加するための
配線層が上記不純物領域により形成される。 〔実施例〕 以下、第１図に示した本発明の半導体記憶装置を実現
するための第１の実施例を第２図（ａ）〜（ｎ）を用い
て説明する。 本発明の半導体記憶装置の基板には第２図（ａ）に示
すようにｐ型Si基板21を用いる。もちろんMOSトランジ
スタにｐチャネル型を用いる場合にはｎ型Si基板を用い
ることができる。但しｐチャネル型MOSトランジスタを
用いる場合には、以下第２図で説明する不純物に、全て
記述とは反対の導電型の不純物を用いなければならな
い。 ｐ型Si基板上にLOCOS（Local Oxidation of Silico
n）法を用いて素子分離用SiO222及びその直下にp+拡散
層23を形成する。素子分離用SiO2は例えば厚さ500nmの
ものを用いる。全面に化学気相成長法を用いてSi3N425
を被着し、ホトリソグラフィ技術，異方性ドライエッチ
ング技術を用い、第２図（ｂ）に示すようにSi溝26を形
成する。 次に酸化あるいは化学気相成長法を用いて第２図ｃに
示すようにSiO227を形成する。 次に、全面にレジスト28を塗布し、最終的にプレート
電極のひき出し電極になる部分（第１図では15）のレジ
ストをホトリソグラフィ技術を用いて第２図（ｄ）のよ
うに除去する。 レジストをマスクにしてSiO227をウエットエッチング
し、レジストを除去して第２図（ｅ）の形を形成する。 次に異方性ドライエッチング技術を用いて、メモリセ
ルの容量となる部分のSi溝側壁にのみ第２図（ｆ）に示
すようにSiO227を残す。 次に全面に多結晶Si29を化学気相成長法を用いて被着
し、さらに気相拡散法を用いて多結晶Siにリンを拡散す
る。これにより第２図（ｇ）に示すように基板内にn+拡
散層121が形成される。拡散量をアニール温度とアニー
ル時間で制御することによって第２図（ｇ）に示すよう
に隣接したn+拡散層を接触させ基板内の配線層として用
いる事ができる。 次に全面に化学気相成長法によりSiO2223を被着し、
溝内にレジスト224を埋め込み、第２図（ｈ）の形状を
形成する。溝内にレジストを埋め込む方法としては、半
導体基板にレジストを塗布した後、弱く露光し表面層の
みを現像によって除去する方法、レジスト塗布後、全面
をドライエッチングし、溝内にのみレジストを残すよう
にする方法等がある。 次に、異方性ドライエッチングにより半導体基板表面
のSiO2223をエッチングした後、多結晶Siをエッチング
してさや型多結晶Si122を形成し図２（ｉ）の形状が出
来る。 レジスト224及びSiO2223を除去した後、第２図（ｊ）
に示すようにキャパシタ絶縁膜123の形成、化学気相成
長法による多結晶Si124の被着、気相拡散によるリン拡
散、化学気相成長法による多結晶Si125の被着を行う。
キャパシタ絶縁膜123は、酸化あるいは化学気相成長法
によるSiO2, Si3N4,Ta2O5の被着により形成した絶縁膜
の他、これら膜の２層以上の積層膜を用いることが可能
である。もちろん絶縁膜であれば、その種類，形成方法
に特別の制約がない事はいうまでもない。 次にドライエッチング法あるいはウエットエッチング
法を用いて多結晶Si124及び125をエッチングし、基板表
面及び溝上部から多結晶Siをとり除く。ついで、キャパ
シタ絶縁膜123及びSiO227を溝内に残った多結晶Siをマ
スクとしてエッチングすることにより側壁コンタクト領
域126を形成した後、多結晶Si127を化学気相成長法を用
いて被着して第２図（ｋ）の形状をつくる。 次に第２図（ｌ）に示すように溝上部を残して、ドラ
イエッチングあるいはウエットエッチング法を用いて多
結晶Si127を除去する。 次に第２図（ｍ）に示すように基板表面に残ったSi3N
425をマスクとして溝の表面の多結晶Siを酸化してSiO22
21を形成する。この時、酸化時のアニーリング効果によ
って、あるいは適切な熱工程を追加することによって溝
内に残された多結晶Si124あるいは125中のリンが拡散
し、側壁コンタクト部にn+拡散層129を形成する。その
後、高エネルギーのイオン打ち込みを行い（例えばB+,2
00keV,1×1012〜１×1013cm-2の条件）基板内にp+拡散
層222を形成し、α線に対する耐性を向上する効果を持
たせる。このp+拡散は又、n+拡散層121をドレイン、さ
や型多結晶Si122をゲート及びSiO227をゲート絶縁膜と
する縦型のMOSトランジスタのしきい電圧を上昇させ、
この縦型MOSトランジスタがONすることを防止する効果
をも有している。 最後にSi3N425をエッチングし、ワード線223,保護膜
用リンケイ酸ガラス224,データ線225,プレート配線226
を形成して第２図（ｎ）の半導体記憶装置ができあが
る。この半導体記憶装置は基板内に形成したn+拡散層12
1の電位をプレート配線226で自由に制御できる。このn+
拡散層はキャパシタのさや型多結晶Si122と電気的につ
ながっているため、プレート配線226に電位を与えるこ
とでキャパシタ用のさや形phly Sill22の電位を自由に
制御可能である。そこでプレート配線に1/2Vccを印加す
ることにより、1/2Vccプレート型の半導体記憶装置を実
現できる。 第３図（ａ），（ｂ），（ｃ）は1/2Vccプレート用の
基板内の配線構造を示している。 第３図（ａ）は基板内の配線として埋め込み型のn+拡
散層を用いる方法である。この場合には、メモリセル領
域35全てにわたって基板内部にn+拡散層32を形成してい
る。 第３図（ｂ）は基板にｎ型Si基板36を用いることによ
って1/2Vccを基板裏面から与える事ができる構造であ
る。 第３図（ｃ）は第３図（ａ）の改良型である。すなわ
ち第３図（ａ）の構造はメモリセルを形成するｐ型Si領
域34とｐ型Si基板31が間のn+拡散層32によって電気的に
絶縁されているため、ｐ型Si領域34の電位が変動しやす
いという問題点を有する。この問題を解決するため、第
３図（ｃ）ではメモリセル領域を２つ以上の領域に分
け、各領域毎にn+拡散層32とひき出し電極33を形成して
いる。この構造の場合、各メモリセル領域の入ったｐ型
Si領域34とｐ型Si基板31が電気的につながる為、ｐ型Si
領域34の電位を安定させることができる。 第４図は本実施例の平面レイアウトを示したものであ
る。ここで41は素子分離用絶縁膜、42はワート電極、43
はトレンチ穴、44はコンタクト穴、45はトレンチ穴底部
から例えばリン拡散によって基板内に形成したn+不純物
領域である。各隣接トレンチ穴から拡散したn+不純物領
域は互いに電気的に接続しており、全体として網目状の
配線を形成する。46はメモリセルの領域の端に形成する
引き出し電極部である。引き出し電極部のトレンチ穴と
メモリセル領域の最も端にあるトレンチ穴の間には１つ
以上のトレンチ穴を押入することによってメモリセルか
ら引き出し電極部を引き離し、引き離し電極周辺のn+領
域（引き出し電極部では基板内部のみならず基板表面ま
でn+拡散層がある）の電位によるメモリセルへの影響を
排除することができる。 本実施例では、折り返しビット線構成を仮定して説明
してあるが、開放ビット線構成のメモリへも本発明の適
用が可能なのは言うまでもない。 第５図は、本発明をCMOS型DRAMに適用した例を示して
いる。ここで51はｐ型Si基板、52はｎ型ウエル、53はｐ
型ウエルを示す。ｎ型ウエルには周辺回路用ｐ＋ch MOS
トランジスタ254を形成する。ｐ型ウエルには周辺回路
用のｎ−ch MOSトランジスタ253とメモリセル領域251及
び引き出し電極領域252を形成する。54は素子分離用のS
iO2、55は素子分離用のp+拡散層である。メモリセルに
はさや状のSiO256と多結晶Si57を有している。さや型多
結晶Siは溝底部でn+拡散層58と電気的に導通しており、
このn+拡散層はメモリセル領域の外側でひき出し電極を
経由してプレート配線159と電気的に接続している。ま
たメモリセル領域にはp+拡散層151を形成することによ
って、n+拡散層58をドレイン、さや型多結晶Si57をゲー
ト電極とする縦型MOSトランジスタのしきい電圧を上昇
させ、このトランジスタがONするのを防止している。 〔発明の効果〕 本発明によれば、溝型容量のメモリセルを用いている
にもかかわらず、溝型容量のプレートに半導体基板の電
圧と異なる電圧を印加することができる。
におけるプレート配線の形成方法に関する。 〔従来の技術〕 従来の溝掘り型電荷蓄積キャパシタを有するダイナミ
ックRAMセルの中で、基板をプレート電極とする代表的
なものは、特開昭61−108163,日本電気株式会社による
「半導体記憶装置および製造方法」がある。 〔発明が解決しようとする問題点〕 上記従来技術は、半導体基板を溝型キャパシタのプレ
ート電極としているため、例えばｎチャネルのMOSトラ
ンジスタをメモリセルに用いる場合にはプレート電極に
は0Vないし−3V程度の電位を印加して用いるのが普通で
ある。一般にキャパシタのもう一方の蓄積電極の電位は
0V又は5V（Vcc）であるため、従来の溝型キャパシタの
キャパシタ絶縁膜には最大5Vの電位差（プレート電位が
0Vの場合、もしプレート電位が−3Vの場合には絶縁膜に
は最大8V印加される）が印加される。この大きな電位の
為、従来の溝型キャパシタの絶縁膜は10nm程度以下に薄
くすることが難しかった。一方プレート電極に1/2Vcc、
すなわち2.5Vを印加することができれば、キャパシタの
絶縁膜に印加される電位差は最大2.5Vに低減することが
できるため、同じ厚さの絶縁膜を用いる場合にはキャパ
シタ絶縁膜寿命を著しく向上可能だし、逆に絶縁膜寿命
を同じにした場合には絶縁膜厚を薄くし、従ってキャパ
シタンスの著しい増大（最大２倍程度）を実現できる。 本発明の目的は、プレート電極に半導体基板に印加さ
れる電圧と異なる電圧することができる半導体記憶装置
におけるプレート配線形成法を提供するものである。 〔問題点を解決するための手段〕 上記目的を達成するため、本発明の代表的な実施例で
は、溝型容量の蓄積電極に対向するプレート電極に所定
の電位を印加するための配線層を形成する方法として、
半導体基板11の溝型容量用の溝26の側壁に第１の絶縁膜
27を形成する第１の工程と、その後に上記溝26の下部の
上記半導体基板11の露出部（溝底部）を介して不純物
（リン）を上記半導体基板11内に拡散して上記配線層と
なる不純物領域121を形成するとともに上記拡散により
該不純物領域121と上記溝26に隣接する溝からの不純物
拡散により形成される不純物領域とを上記半導体基板内
部で電気的に接続する第２の工程とを具備した。 〔作用〕 容量用溝の下部から不純物を拡散することにより、隣
接する溝の周囲の不純物領域が接続され、基板内部に複
数の溝型容量のプレートに所定の電位を印加するための
配線層が上記不純物領域により形成される。 〔実施例〕 以下、第１図に示した本発明の半導体記憶装置を実現
するための第１の実施例を第２図（ａ）〜（ｎ）を用い
て説明する。 本発明の半導体記憶装置の基板には第２図（ａ）に示
すようにｐ型Si基板21を用いる。もちろんMOSトランジ
スタにｐチャネル型を用いる場合にはｎ型Si基板を用い
ることができる。但しｐチャネル型MOSトランジスタを
用いる場合には、以下第２図で説明する不純物に、全て
記述とは反対の導電型の不純物を用いなければならな
い。 ｐ型Si基板上にLOCOS（Local Oxidation of Silico
n）法を用いて素子分離用SiO222及びその直下にp+拡散
層23を形成する。素子分離用SiO2は例えば厚さ500nmの
ものを用いる。全面に化学気相成長法を用いてSi3N425
を被着し、ホトリソグラフィ技術，異方性ドライエッチ
ング技術を用い、第２図（ｂ）に示すようにSi溝26を形
成する。 次に酸化あるいは化学気相成長法を用いて第２図ｃに
示すようにSiO227を形成する。 次に、全面にレジスト28を塗布し、最終的にプレート
電極のひき出し電極になる部分（第１図では15）のレジ
ストをホトリソグラフィ技術を用いて第２図（ｄ）のよ
うに除去する。 レジストをマスクにしてSiO227をウエットエッチング
し、レジストを除去して第２図（ｅ）の形を形成する。 次に異方性ドライエッチング技術を用いて、メモリセ
ルの容量となる部分のSi溝側壁にのみ第２図（ｆ）に示
すようにSiO227を残す。 次に全面に多結晶Si29を化学気相成長法を用いて被着
し、さらに気相拡散法を用いて多結晶Siにリンを拡散す
る。これにより第２図（ｇ）に示すように基板内にn+拡
散層121が形成される。拡散量をアニール温度とアニー
ル時間で制御することによって第２図（ｇ）に示すよう
に隣接したn+拡散層を接触させ基板内の配線層として用
いる事ができる。 次に全面に化学気相成長法によりSiO2223を被着し、
溝内にレジスト224を埋め込み、第２図（ｈ）の形状を
形成する。溝内にレジストを埋め込む方法としては、半
導体基板にレジストを塗布した後、弱く露光し表面層の
みを現像によって除去する方法、レジスト塗布後、全面
をドライエッチングし、溝内にのみレジストを残すよう
にする方法等がある。 次に、異方性ドライエッチングにより半導体基板表面
のSiO2223をエッチングした後、多結晶Siをエッチング
してさや型多結晶Si122を形成し図２（ｉ）の形状が出
来る。 レジスト224及びSiO2223を除去した後、第２図（ｊ）
に示すようにキャパシタ絶縁膜123の形成、化学気相成
長法による多結晶Si124の被着、気相拡散によるリン拡
散、化学気相成長法による多結晶Si125の被着を行う。
キャパシタ絶縁膜123は、酸化あるいは化学気相成長法
によるSiO2, Si3N4,Ta2O5の被着により形成した絶縁膜
の他、これら膜の２層以上の積層膜を用いることが可能
である。もちろん絶縁膜であれば、その種類，形成方法
に特別の制約がない事はいうまでもない。 次にドライエッチング法あるいはウエットエッチング
法を用いて多結晶Si124及び125をエッチングし、基板表
面及び溝上部から多結晶Siをとり除く。ついで、キャパ
シタ絶縁膜123及びSiO227を溝内に残った多結晶Siをマ
スクとしてエッチングすることにより側壁コンタクト領
域126を形成した後、多結晶Si127を化学気相成長法を用
いて被着して第２図（ｋ）の形状をつくる。 次に第２図（ｌ）に示すように溝上部を残して、ドラ
イエッチングあるいはウエットエッチング法を用いて多
結晶Si127を除去する。 次に第２図（ｍ）に示すように基板表面に残ったSi3N
425をマスクとして溝の表面の多結晶Siを酸化してSiO22
21を形成する。この時、酸化時のアニーリング効果によ
って、あるいは適切な熱工程を追加することによって溝
内に残された多結晶Si124あるいは125中のリンが拡散
し、側壁コンタクト部にn+拡散層129を形成する。その
後、高エネルギーのイオン打ち込みを行い（例えばB+,2
00keV,1×1012〜１×1013cm-2の条件）基板内にp+拡散
層222を形成し、α線に対する耐性を向上する効果を持
たせる。このp+拡散は又、n+拡散層121をドレイン、さ
や型多結晶Si122をゲート及びSiO227をゲート絶縁膜と
する縦型のMOSトランジスタのしきい電圧を上昇させ、
この縦型MOSトランジスタがONすることを防止する効果
をも有している。 最後にSi3N425をエッチングし、ワード線223,保護膜
用リンケイ酸ガラス224,データ線225,プレート配線226
を形成して第２図（ｎ）の半導体記憶装置ができあが
る。この半導体記憶装置は基板内に形成したn+拡散層12
1の電位をプレート配線226で自由に制御できる。このn+
拡散層はキャパシタのさや型多結晶Si122と電気的につ
ながっているため、プレート配線226に電位を与えるこ
とでキャパシタ用のさや形phly Sill22の電位を自由に
制御可能である。そこでプレート配線に1/2Vccを印加す
ることにより、1/2Vccプレート型の半導体記憶装置を実
現できる。 第３図（ａ），（ｂ），（ｃ）は1/2Vccプレート用の
基板内の配線構造を示している。 第３図（ａ）は基板内の配線として埋め込み型のn+拡
散層を用いる方法である。この場合には、メモリセル領
域35全てにわたって基板内部にn+拡散層32を形成してい
る。 第３図（ｂ）は基板にｎ型Si基板36を用いることによ
って1/2Vccを基板裏面から与える事ができる構造であ
る。 第３図（ｃ）は第３図（ａ）の改良型である。すなわ
ち第３図（ａ）の構造はメモリセルを形成するｐ型Si領
域34とｐ型Si基板31が間のn+拡散層32によって電気的に
絶縁されているため、ｐ型Si領域34の電位が変動しやす
いという問題点を有する。この問題を解決するため、第
３図（ｃ）ではメモリセル領域を２つ以上の領域に分
け、各領域毎にn+拡散層32とひき出し電極33を形成して
いる。この構造の場合、各メモリセル領域の入ったｐ型
Si領域34とｐ型Si基板31が電気的につながる為、ｐ型Si
領域34の電位を安定させることができる。 第４図は本実施例の平面レイアウトを示したものであ
る。ここで41は素子分離用絶縁膜、42はワート電極、43
はトレンチ穴、44はコンタクト穴、45はトレンチ穴底部
から例えばリン拡散によって基板内に形成したn+不純物
領域である。各隣接トレンチ穴から拡散したn+不純物領
域は互いに電気的に接続しており、全体として網目状の
配線を形成する。46はメモリセルの領域の端に形成する
引き出し電極部である。引き出し電極部のトレンチ穴と
メモリセル領域の最も端にあるトレンチ穴の間には１つ
以上のトレンチ穴を押入することによってメモリセルか
ら引き出し電極部を引き離し、引き離し電極周辺のn+領
域（引き出し電極部では基板内部のみならず基板表面ま
でn+拡散層がある）の電位によるメモリセルへの影響を
排除することができる。 本実施例では、折り返しビット線構成を仮定して説明
してあるが、開放ビット線構成のメモリへも本発明の適
用が可能なのは言うまでもない。 第５図は、本発明をCMOS型DRAMに適用した例を示して
いる。ここで51はｐ型Si基板、52はｎ型ウエル、53はｐ
型ウエルを示す。ｎ型ウエルには周辺回路用ｐ＋ch MOS
トランジスタ254を形成する。ｐ型ウエルには周辺回路
用のｎ−ch MOSトランジスタ253とメモリセル領域251及
び引き出し電極領域252を形成する。54は素子分離用のS
iO2、55は素子分離用のp+拡散層である。メモリセルに
はさや状のSiO256と多結晶Si57を有している。さや型多
結晶Siは溝底部でn+拡散層58と電気的に導通しており、
このn+拡散層はメモリセル領域の外側でひき出し電極を
経由してプレート配線159と電気的に接続している。ま
たメモリセル領域にはp+拡散層151を形成することによ
って、n+拡散層58をドレイン、さや型多結晶Si57をゲー
ト電極とする縦型MOSトランジスタのしきい電圧を上昇
させ、このトランジスタがONするのを防止している。 〔発明の効果〕 本発明によれば、溝型容量のメモリセルを用いている
にもかかわらず、溝型容量のプレートに半導体基板の電
圧と異なる電圧を印加することができる。
【図面の簡単な説明】
第１図は本発明の一実施例の半導体記憶装置の断面図、
第２図（ａ）〜（ｎ）は第１図の半導体記憶装置の製造
方法を説明する断面図、第３図（ａ）〜（ｃ）は基板構
造を示す断面図、第４図は平面図、第５図はCMOS DRAM
に適用した本発明実施例の断面図を示している。 11……ｐ型半導体基板、12……絶縁膜、 13……さや状電極、14……埋め込みn+不純物層、 15……ひき出し電極、16……キャパシタ絶縁膜、 17……埋め込み電極、18……側壁コンタクト、 19……ワード電極、111……n+不純物層、 112……ビット線、113……プレート電源線、 114……フィールド絶縁膜、21……ｐ型Si基板、 22……素子分離用SiO2、23……p+拡散層、 24……SiO2、25……Si3N4、26……Si溝、 27……SiO2、28……レジスト、29……多結晶Si、121…
…n+拡散層、223……SiO2、 224……レジスト、122……さや型多結晶Si、 123……キャパシタ絶縁膜、124……多結晶Si、 125……多結晶Si、126……側壁コンタクト領域、127…
…多結晶Si、129……n+拡散層、 221……SiO2、222……p+拡散層、 223……ワード線、224……リンケイ酸ガラス、 225……データ線、226……プレート配線、 31……ｐ型Si基板、32……n+拡散層、 33……引き出し電極、34……ｐ型Si領域、 35……メモリセル領域、36……ｎ型Si基板、 41……素子分離用絶縁膜、42……ワード電極、 43……トレンチ穴、44……コンタクト穴、 45……基板内のn+不純物領域、46……引き出し電極部、
47……メモリセル領域、51……ｐ型Si基板、52……ｎ型
ウエル、53……ｐ型ウエル、 54……SiO2、55……p+拡散層、 56……SiO2、57……さや型多結晶Si、 58……n+拡散層、59……多結晶Si、 151……p+拡散層、152……ワード線、 153……サイドウォールスペーサ、154……n-拡散層、15
8……ビット線、159……プレート配線、 251……メモリセル領域、252……引き出し電極領域、25
3……周辺のｎ−ch MOSトランジスタ、254……周辺のｐ
−ch MOSトランジスタ。
第２図（ａ）〜（ｎ）は第１図の半導体記憶装置の製造
方法を説明する断面図、第３図（ａ）〜（ｃ）は基板構
造を示す断面図、第４図は平面図、第５図はCMOS DRAM
に適用した本発明実施例の断面図を示している。 11……ｐ型半導体基板、12……絶縁膜、 13……さや状電極、14……埋め込みn+不純物層、 15……ひき出し電極、16……キャパシタ絶縁膜、 17……埋め込み電極、18……側壁コンタクト、 19……ワード電極、111……n+不純物層、 112……ビット線、113……プレート電源線、 114……フィールド絶縁膜、21……ｐ型Si基板、 22……素子分離用SiO2、23……p+拡散層、 24……SiO2、25……Si3N4、26……Si溝、 27……SiO2、28……レジスト、29……多結晶Si、121…
…n+拡散層、223……SiO2、 224……レジスト、122……さや型多結晶Si、 123……キャパシタ絶縁膜、124……多結晶Si、 125……多結晶Si、126……側壁コンタクト領域、127…
…多結晶Si、129……n+拡散層、 221……SiO2、222……p+拡散層、 223……ワード線、224……リンケイ酸ガラス、 225……データ線、226……プレート配線、 31……ｐ型Si基板、32……n+拡散層、 33……引き出し電極、34……ｐ型Si領域、 35……メモリセル領域、36……ｎ型Si基板、 41……素子分離用絶縁膜、42……ワード電極、 43……トレンチ穴、44……コンタクト穴、 45……基板内のn+不純物領域、46……引き出し電極部、
47……メモリセル領域、51……ｐ型Si基板、52……ｎ型
ウエル、53……ｐ型ウエル、 54……SiO2、55……p+拡散層、 56……SiO2、57……さや型多結晶Si、 58……n+拡散層、59……多結晶Si、 151……p+拡散層、152……ワード線、 153……サイドウォールスペーサ、154……n-拡散層、15
8……ビット線、159……プレート配線、 251……メモリセル領域、252……引き出し電極領域、25
3……周辺のｎ−ch MOSトランジスタ、254……周辺のｐ
−ch MOSトランジスタ。
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板に設けられた複数の溝部内にそれぞれ絶
縁膜を介して埋め込まれた蓄積電極を有する記憶容量素
子を具備した半導体記憶装置におけるプレート配線形成
法であって、 （ａ）半導体基板に複数の溝を互いに隣接して形成する
第１の工程と、 （ｂ）上記互いに隣接する溝のそれぞれの下部及びその
側周辺に所定の不純物を拡散して互いに接続された不純
物領域により前記複数の記憶容量素子に対する共通のプ
レート配線領域を形成する第２の工程と、 （ｃ）前記半導体基板主面上に前記プレート配線領域に
接続するプレート配線層を形成する第３の工程と、 を具備して、前記プレート配線領域と前記プレート配線
層とで構成するプレート配線を得ることを特徴とする半
導体記憶装置におけるプレート配線形成法。 ２．特許請求の範囲第１項記載の半導体記憶装置におけ
るプレート配線形成法において、 上記第１の工程は、半導体基板に複数の溝を形成した
後、それら溝の側壁に第１の絶縁膜を形成し、かつそれ
ら溝下部に基板の露出部を設ける工程を含むことを特徴
とする半導体記憶装置におけるプレート配線形成法。 ３．特許請求の範囲第１項乃至第２項のいずれかに記載
の半導体記憶装置におけるプレート配線形成法におい
て、 上記第１の絶縁膜はSiO2であることを特徴とする半導体
記憶装置におけるプレート配線形成法。 ４．特許請求の範囲第１項乃至第３項のいずれかに記載
の半導体記憶装置におけるプレート配線形成法におい
て、 上記第２の工程における所定の不純物は気相拡散法によ
り上記半導体基板内に拡散されることを特徴とする半導
体記憶装置におけるプレート配線形成法。 ５．特許請求の範囲第２項に記載の半導体記憶装置にお
けるプレート配線形成法において、 上記第１の工程は、上記溝の側壁及び底部に上記第１の
絶縁膜を形成する工程と、異方性ドライエッチングによ
り上記溝の底部の上記第１の絶縁膜を除去する工程とを
具備することを特徴とする半導体記憶装置におけるプレ
ート配線形成法。 ６．特許請求の範囲第１項乃至第５項のいずれかに記載
の半導体記憶装置におけるプレート配線形成法におい
て、 上記不純物領域の導電型は上記半導体基板の導電型とは
逆導電型であることを特徴とする半導体記憶装置におけ
るプレート配線形成法。 ７．特許請求の範囲第６項に記載の半導体記憶装置にお
けるプレート配線形成法において、 上記不純物領域の導電型はｎ型であり、上記半導体基板
の導電型はｐ型であることを特徴とする半導体記憶装置
におけるプレート配線形成法。 ８．特許請求の範囲第７項に記載の半導体記憶装置にお
けるプレート配線形成法において、 上記不純物領域のｎ型の導電型を示す不純物はリンであ
ることを特徴とする半導体記憶装置におけるプレート配
線形成法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281722A JP2674992B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体記憶装置におけるプレート配線形成法 |
| US07/123,235 US4918502A (en) | 1986-11-28 | 1987-11-20 | Semiconductor memory having trench capacitor formed with sheath electrode |
| KR8713277A KR910000230B1 (en) | 1986-11-28 | 1987-11-25 | Semiconductor memory having a trench type capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281722A JP2674992B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体記憶装置におけるプレート配線形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136559A JPS63136559A (ja) | 1988-06-08 |
| JP2674992B2 true JP2674992B2 (ja) | 1997-11-12 |
Family
ID=17643068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281722A Expired - Lifetime JP2674992B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体記憶装置におけるプレート配線形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674992B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2668873B2 (ja) * | 1987-03-20 | 1997-10-27 | 日本電気株式会社 | 半導体記憶装置 |
| JPH022670A (ja) * | 1988-06-17 | 1990-01-08 | Oki Electric Ind Co Ltd | 半導体メモリ装置及びその製造方法 |
| JP2904635B2 (ja) * | 1992-03-30 | 1999-06-14 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JPH07283405A (ja) * | 1994-04-13 | 1995-10-27 | Toshiba Corp | 半導体装置の保護回路 |
| JPH08250674A (ja) * | 1995-03-15 | 1996-09-27 | Toshiba Microelectron Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685428B2 (ja) * | 1986-03-14 | 1994-10-26 | 富士通株式会社 | ダイナミツクランダムアクセスメモリ |
-
1986
- 1986-11-28 JP JP61281722A patent/JP2674992B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136559A (ja) | 1988-06-08 |
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Legal Events
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