JPH01149454A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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JPH01149454A
JPH01149454A JP62307903A JP30790387A JPH01149454A JP H01149454 A JPH01149454 A JP H01149454A JP 62307903 A JP62307903 A JP 62307903A JP 30790387 A JP30790387 A JP 30790387A JP H01149454 A JPH01149454 A JP H01149454A
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JP
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film
conductivity type
insulating film
layer
semiconductor
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JP62307903A
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English (en)
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Taiji Ema
泰示 江間
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要］ 本発明は半導体記憶装置とその製造方法、特に溝堀り技
術を応用した高集積、高性能のダイナミックランダムア
クセスメモリ（ＤＲＡＭ１）セルの構造とその形成方法
に関し、 転送トランジスタの能動領域間の絶縁強化を図り、パン
チスルーの発生を無くすること、及び蓄積容量を構成す
る誘電体膜に印加される電圧を低下させることを目的と
し、 その装置をピント線と、転送トランジスタの能動領域を
絶縁する第１の絶縁膜を設けた一導電型の半導体層とを
選択的に貫き、かつ一導電型の半導体基板上に選択的に
設けられた反対導電型の埋込み層を底部とする溝部に、 蓄積容量を構成する蓄積電極と、誘電体膜と、対向電極
とを設け、並びに転送トランジスタを構成するゲート絶
縁膜、ワード線とを備え、前記半導体層に転送トランジ
スタのソースとドレインとを備えていることを含み構成
し、その製造方法を一導電型の半導体基板と、一導電型
の半導体層との間に選択的に反対導電型の埋込み層を形
成する工程と、 前記一導電型の半導体層内に選択的に第１の絶縁膜を形
成し、その後前記一導電型の半導体基板を平坦化し、さ
らに該半導体基板上に第１の導電体膜を形成する工程と
、 前記第１の導電体膜と、一導電型の半導体層とを選択的
に除去して溝堀りをし、前記反対導電型の埋込み層を露
出する溝部を形成し、その後接埋込み層の露出面を除く
、第２の絶縁膜を形成する工程と、 前記溝部内の深さに選択的に第２の導電体膜と、第３の
絶縁膜とを形成する工程と、 前記第３の絶縁膜を形成した溝部に第３の導電体膜を深
さに埋込む工程と、 前記半導体基板をエツチングして、前記第２の絶縁膜を
選択的に除去して、前記一導電型の半導体層と、前記第
３の導電体膜との間に開口部を形成する工程と、 前記開口部に第４の導電体膜を充鎮し、その後前記半導
体基板を熱処理して第４の絶縁膜と、前記半導体層内に
不純物拡散層とを形成する工程と、前記第４の絶縁膜上
に選択的に第５の導電体膜を形成する工程とを有するこ
とを含み構成する。
〔産業上の利用分野〕
本発明は半導体記憶装置とその製造方法に関するもので
あり、更に詳しく言えば、溝堀り技術を応用した高集積
、高性能のダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）セルの構造とその形成方法に関するものである。
〔従来の技術〕
第３図は従来例に係るＤＲＡＭセルの説明図である。
同図（ａ）はＤＲＡＭセルの電気回路図である。
図において、Ｔはデータ（電荷）を転送するＭＯＳトラ
ンジスタ等により構成される転送トランジスタ、Ｃは電
荷を蓄積する蓄積容量、ＷＬはワード線、ＢＬはビット
線である。なお、６は蓄積電極、７は誘電体膜、１ｂは
対向電極である。
同図（ｂ）は溝掘り技術を応用した転送トランジスタと
蓄積容量とを有するＤＲＡＭセルの構造を示す断面図で
ある。図において、１はＰ″Ｓｉ膜１ａ及びＰ”Ｓｔ膜
１ｂから成るＳｉ基板である。なお、Ｐ　”ＳｉＢｇ、
１　ｂは蓄積容量Ｃの対向電極を構成する。２は選択ロ
コス法等により形成される素子間分離のためのフィール
ド酸化膜（ＳｉＯｘ膜）、８は転送トランジスタＴや蓄
積容量Ｃを形成するための溝部である。また３、４はＡ
ｓ”４オン等をＰ”Ｓｉ基板１ａに拡散して形成される
ｎ゛不純物拡散層であり、転送トランジスタＴのソース
又はドレインである。なお、ソース４は溝部８の周辺を
経由して隣続する他の溝部に連続しビット線ＢＬを形成
する。
５はワード線ＷＬを絶縁する絶縁膜であり、ＣＶＤ酸化
膜等のＳｉＯ□膜やＳｉ３Ｎ４膜である。６は不純物イ
オンをドープしたポリＳｉ膜を溝部８内に埋込むことに
より形成される電極であり、蓄積容量Ｃを構成する蓄積
電極である。
７はＳｉＯ□膜や５ｉＪｎ膜等の絶縁膜により形成され
る誘電体膜である。なお、蓄積電極６と、誘電体膜７と
Ｐ３°Ｓｉ膜１ｂとにより蓄積電−１ｃを構成する。
なお、ＷＬはポリＳｉ膜等により形成される転送トラン
ジスタＴの電極であり、ワード線である。
また９は、蓄積電極６と対向電極１ｂとの間に電圧を印
加した場合に生ずる空乏層である。
〔発明が解決しようとする問題点〕
ところで従来例によれば、転送トランジスタＴや蓄積電
ＩＣを形成する溝部は、蓄積容量Ｃを構成する対向電極
１ｂのためのＰ”Ｓｉ膜１ｂと転送トランジスタＴの能
動領域を形成するＰ”Ｓｉ膜１ａを二層にしたＳｉ基板
ｌに設けられている。
このため次のような問題点がある。
■Ｐ〜Ｓｉ膜１ｂの濃度が低いと空乏層９が拡張して、
空乏層容量が蓄積容量に直列に作用し、その結果実効蓄
積容量が減少する。またＰ　”Ｓｉ膜１ｂの濃度が高い
と、後の熱処理によってＰ゛Ｓｉ膜１ａに不純物イオン
が拡散し、ドレイン（ｎ°不純物拡散層）３との境界の
不純物濃度（Ｉ　Ｘ　１０　”ｃｍ−”程度）が高くな
り絶縁耐圧が減少する。
■Ｓｉ基板１の電位とセル書き込み電位との差の電圧が
誘電体１１＊７に印加されることになり、その印加電圧
が高いため誘電体膜７の信頼性が低下する。
■隣接する転送トランジスタＴのドレイン３間のパンチ
スルーによる干渉により微細化できない。
本発明は係る従来例に鑑み創作されたものであり、転送
トランジスタの能動領域間の絶縁強化を図りパンチスル
ーの発生を無くすること、及び蓄積容量を構成する誘電
体膜に印加される電圧を低下させることを可能とする半
導体記憶装置とその製造方法の提供を目的とする。
〔問題点を解決するための手段〕
本発明の半導体記憶装置とその製造方法は、その一実施
例を第１．２図に示すように、その装置をビット線ＢＬ
、と、転送トランジスタＴ、の能動領域を絶縁する第１
の絶縁膜１４を設けた一導電型の半導体Ｎ１３とを選択
的に貫き、かつ一導電型の半導体基板１１上に選択的に
設けられた反対導電型の埋込み層１２を底部とする溝部
１６に、蓄積容量ＣＩを構成する蓄積電極２０ａと、誘
電体膜１９ａと、対向電極１８ａとを設け、並びに転送
トランジスタＴ、を構成するゲート絶縁膜２３、ワード
線ＷＬ、とを備え、 前記半導体層１３に転送トランジスタＴ、のソース２４
とドレイン２５とを備えていることを特徴とし、 その製造方法を一導電型の半導体基板１１と、一導電型
の半導体層１３との間に選択的に反対導電型の埋込み層
１２を形成する工程と、前記一導電型の半導体Ｎ１３内
に選択的に第１の絶縁膜１４を形成し、その後前記一導
電型の半導体基板１１を平坦化し、さらに該半導体基板
１１上に第１の導電体膜１５を形成する工程と、前記第
１の導電体膜１５と、一導電型の半導体層１３とを選択
的に除去して溝堀りをし、前記反対導電型の埋込み層１
２を露出する溝部１６を形成し、その後接埋込み７１１
２の露出面を除く、第２の絶縁膜１７を形成する工程と
、 前記溝部１６内の深さｄｌに選択的に第２の導電体膜１
８と、第３の絶縁膜１９とを形成する工程と、 前記第３の絶縁膜１９を形成した溝部１６に第３の導電
体膜２０を深さｄｔに埋込む工程と、前記半導体基板１
１をエンチングして、前記第２の絶縁膜１７を選択的に
除去して、前記一導電型の半導体層１３と、前記第３の
導電体膜２０との間に開口部２１を形成する工程と、 前記開口部２１に第４の導電体膜２２を充鎮し、その後
前記半導体基板１１を熱処理して第４の絶縁膜２３と、
前記半導体７１１３内に不純物拡散層２４．２５とを形
成する工程と、 前記第４の絶縁膜２３上に選択的に第５の導電体膜２６
を形成する工程とを有することを特徴とし、上記目的を
達成する。
〔作　用〕
本発明の半導体記憶装置によれば、一導電型のエピタキ
シャル層内の転送トランジスタの能動領域間に厚い第１
のＭ！Ａ縁膜や、対向電極の下部に反対導電型の理込み
層を設けている。このため隣接する転送トランジスタの
ドレイン（不純物拡散Ｎ）間の絶縁強化が図られ、パン
チスルーの発生を阻止することが可能となる。さらに、
反対導電型の埋込み層に直流電圧を供給することにより
誘電体膜に印加される電位を緩和させることが可能とな
る。
また、本発明の製造方法によれば、一導電型の半導体基
板と一導電型のエピタキシャル層との間に反対導電型の
埋込み層を設けた後に、該一導電型のエピタキシャル層
に第１の絶縁膜と、該埋込み層に到達する溝部とを形成
している。このため、該第１の絶縁膜を介在する溝部に
露出したエピタキシャル層の側壁に、転送トランジスタ
の能動領域を形成すること、及び溝部内に露出する反対
導電型の埋込み層に接合された第２の多結晶半導体膜と
、該溝部内の第３の絶縁膜と、第３．４の多結晶半導体
膜とにより蓄積容量を形成することができる。
これにより各転送トランジスタの能動領域内の絶縁耐力
の強化を図ることと、第２の多結晶半導体膜に反対導電
型の埋込み層を介して、直流電圧の供給をすることが可
能となる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明する
。
第１．２図は本発明の実施例に係る半導体記憶装置とそ
の製造方法の説明図であり、第１図は本発明の実施例に
係るＤＲＡＭセルの構造図を示している。
同図（ａ）、（ｂ）はＤＲＡＭセルの断面図であり、同
図（ｃ）はその平面図である。なお同図（ａ）は、同図
（ｃ）のＡ−Ａ　”矢視断面図を示し、同図（ｂ）は同
図（ｃ）のＢ−Ｂ　’矢視断面図を示している。
図において、１１はｐ型Ｓｉ基板、１２はｐ型Ｓｔ基板
１１とｐ型エピタキシャル層１３との間、かつ溝部１６
の下部に設けられたｎ０埋込み層であり、蓄積容量Ｃ１
を構成する対向電極１８ａに電位を供給する機能を有し
ている。
１３は、転送トランジスタＴ、や蓄積電ｉｔ　ｃ　＋を
設けたｐ型エピタキシャル層である。１４は、各転送ト
ランジスタの能動領域を絶縁する絶縁膜であり、５ｉ０
２膜やＳｉ３Ｎ４膜である。また１７は対向電極１８ａ
のα線入射等によるソフトエラーを防止する絶縁膜であ
り、５ｉＯ１膜や５ｔＪ４膜である。
なお、１８ａは蓄積容量Ｃ１を構成する対向電極であり
、不純物イオンを含有したポリＳｉ膜１８により形成さ
れる。また１９ａは同様に蓄積容量Ｃ３の誘電体膜であ
り、５ｉＯｔ膜等の絶縁膜である。
２０ａは同様に蓄積容量Ｃ１の蓄積電極であり、不純物
イオンを含有したポリＳｉ膜２０により形成される。な
お蓄積電１　ｃ　＋は誘電体膜１９ａを蓄積電極２０ａ
と対向電極１８ａとにより挟み込むことにより構成する
。
２３は転送トランジスタＴ、の能動領域やビット！ａＢ
　Ｌ　ｌとＭ積電ｆｔｋｃ、のＮＭ！電極２０ａとを絶
縁する絶縁膜であり、転送トランジスタＴ１のゲート酸
化膜でもある。
なお、２４．２５はｎ゛不純物拡散層であり、転送トラ
ンジスタにおけるソース、ドレインである。またＢ　Ｌ
　ｌはソース２４を隣接する転送トランジスタのソース
と接続したＤＲＡＭセルのビット線である。ＷＬ＋は転
送トランジスタＴ＋におけるゲート電極であり、ＤＲＡ
Ｍセルのワード線である。なお、Ｅは各転送トランジス
タＴ１の対向電極１８ａを接合したｎ゛埋込Ｎ１２に電
圧を供給する直流電圧である。例えば電源電圧Ｖｃｃの
％の直流電圧Ｅ＝＋ＡＶｃｃを印加することにより誘電
体膜１９ａに加わる電位が緩和され、その結果絶縁耐圧
を低減することができる。
これ等によりＤＲＡＭセルを構成する。
このようにしてＰ型エピタキシャル層１３内の転送トラ
ンジスタＴ１の能動領域間に厚いＳｉＯ□膜又はＳｉ＋
Ｎａ膜等の絶縁膜１４や、対向電極１８ａの下部にｎ°
埋込み層１２を設けている。このため隣接する転送トラ
ンジスタＴ、のドレイン（ｎ”不純物拡散層）間の絶縁
強化が図られ、パンチスルーの発生を阻止することが可
能となる。さらにｎ７埋込み層１２に直流電圧Ｅを供給
することにより誘電体膜１９ａに印加される電位を緩和
させることが可能となる。
第２図は本発明の実施例に係るＤＲＡＭセルの形成工程
図であり、同図（ａ１）〜（ｈ１）は、第１図（ｃ）、
ＤＲＡＭセルの平面図のＡ−Ａ　′矢視断面に係る形成
工程を示し、同図（Ｃ２）〜（ｈ２）は同様にＢ−Ｂ　
’矢視断面に係る形成工程を示している。
図において、まずｐ型Ｓｉ基板１１に不図示のレジスト
膜をマスクにして所定位置に不純物イオンをイオンイン
プラ等により注入する。その後レジスト膜を除去し、ｐ
型Ｓｉ基板ｌｌ上にｐ型エピタキシャル［１３を形成し
、熱処理等により活性化してｎ゛埋込層１２を形成する
。その後ｐ型エピタキシャル層１３の表面を研磨して酸
化膜等を取り除く（同図（ａ１）、（ａ１））。
次に不図示のレジスト膜をマスクとしてエピタキシャル
Ｎ１３をパターニングし、素子分ＭｅＭ域を画定する。
その後ＲＩＥ等の異方性エツチングによりエピタキシャ
ル１１３を選択的に除去して開口し、不図示の開口部を
設ける。さらに開口部にＣＶＤ法等による５ｉｎ２膜１
４を形成する。その後、エピタキシャル層１３上を研磨
し、その表面全体に膜ｒ￥１０００人程度の不変形イオ
ンを含有したポリＳｉ膜」５を減圧ＣＶＤ法等により形
成する。
なおポリＳｉ膜１５はパターニングすることにより転送
トランジスタＴ１のビット線ＢＬ、となる（同図（ｂ１
〕、（ｂｚ）　）。
次いで、不図示のレジスト膜をマスクにして、転送トラ
ンジスタの能動領域Ｔ１と蓄積電極Ｃ１を形成する溝部
１６の溝堀りをする。なお溝部１６はＲＩＥ法等のドラ
イエツチングによりポリ５ｉｌ１１１５とエピタキシャ
ル層１３とを選択的に除去する。またエツチングガスに
ＣＣＬ７０□等を用いる。その後溝部１６を設けたｐ型
Ｓｉ基板１１の全面に５ｔｏｚＷＡ又は５ｉｓＮａ膜１
７を形成する。
さらに溝部１６に形成されたＳｉＯ□膜１７等のみをＲ
ＩＥ等の異方性エツチングにより除去して、ｎ゛埋込層
１２を溝部１６内に露出させる（同図（Ｃ１）、（Ｃ，
））。
次に溝部１６を設けたｐ型Ｓｉ基ｖｉ、ｌｌの全面に不
純物イオンを含有したポリＳｉ膜１８を形成し、その後
、不図示のレジスト膜を溝部１６にパターニングし、そ
の溝部１６の所定の深さｄにポリＳｉ膜１８をＲＩＥ法
等によりエツチングしてパターニングする。なお所定の
深さｄ、は不図示のレジスト膜を溝部１６にパターニン
グし、その膜厚により決めることができる。
その後、ポリＳｉ膜１８の表面を熱処理等をして、Ｓｉ
ｎｇ膜１９膜形９する。なおＳｉＯ□膜１９は蓄積電！
ｉｔｃ、における誘電体膜１９ａとなる（同図（ａ１）
、（ｄｚ））。
次いで誘電体膜１９ａを形成した溝部１６に不鈍物イオ
ンを含有したポリＳｉ膜２０を埋込む。その後ポリＳｉ
膜２０をＲＩＥ法等の異方性エツチングにより選択的に
除去して深さｄ２にパターニングする。なおポリＳｉ膜
２０は、訂積電ＮＣ１における蓄積電極２０ａとなる（
同図（ｅ１）、（Ｃ２））。
さらに、ポリＳｉ膜２０を埋込んだｐ型Ｓｉ基板１１を
ＨＦ（フッ酸）の水溶液やリン酸等により等方性エツチ
ングし、５ｉＯｚ膜又はＳｉ３Ｎ４膜１７を除去して、
エピタキシャル層１３とポリＳｉ膜２０との間を開口し
、開口部２１を形成する（同図（「１）、（ｒｔ））。
その後開口部２１に不純物イオンを含有したポリＳｉ膜
２２を充鎮し、その後ポリＳｉ膜２２を熱処理してＳｉ
ｎｇ膜２３を形成する。なおＳｉｎｇ膜２３は転送トラ
ンジスタＴ、におけるゲート酸化膜であり、又ポリＳｉ
膜１５（ビット線ＢＬ１）の絶縁膜となる。また５ｉ０
２膜２３は、ポリＳｉ膜２２を開口部に埋込んだ後にＣ
ＶＤ法によるＳｒＯ２膜を形成する方法もある。なおｐ
型Ｓｉ基板１１を熱処理することにより、ポリＳｉ膜１
５より拡散した不純物イオンは自己整合的にｐ型エピタ
キシャル層１３内にｎ゛不純物拡散層２４を形成する。
またポリＳｉ膜２０から拡散した不純物イオンは同様に
エピタキシャル層１３内にｎ゛不純鈍物ＰＩｉ層２５を
形成する。なおｎ゛不純鈍物＋１を層２４．２５はそれ
ぞれ転送トランジスタＴ、におけるソース、ドレインと
なる。
次いで、Ｓｉｎｇ膜２３を形成したｐ型Ｓｉ基板１１の
全面に膜厚１５００〜３０００人程度の不純物イ変形を
含有したポリＳｉ膜２６を減圧ＣＶＤ法等により形成す
る。その後、不図示のレジスト膜をマスクとして、ポリ
Ｓｉ膜２６をパターニングする。なおパターニングされ
たポリＳｉ膜２６は転送トランジスタＴ１におけるゲー
ト電極であり、ワード線ＷＬ。
となる（同図（ｈ１）、（ｈＺ））。
これ等により第１図に示すようなりＲＡＭセルを製造す
ることができる。
このようにして、ｐ型Ｓｉ基板１１とｐ型エピタキシャ
ル層１３との間にｎ°埋込みＮ１２を設けた後に、該ｐ
型エピタキシャル１１３に５ｉＯｔｖやＳｉ：ｕＬ膜等
の絶縁膜１４と、該ｎ′″埋込み層１２に到達する溝部
１６とを形成している。このため該絶縁膜１４を介在す
る溝部１６に露出したｐ型エピクキシャルＩ’Ｗ１３の
側壁に転送トランジスタＴ１の能動領域を形成すること
、及び溝部１６内に露出するｎ°埋込み７１１２に接合
されたポリＳｉ膜１８と、溝部１６内のＳｉＯ□膜１９
と、ポリＳｉ膜１９．２０とにより蓄積容量Ｃ１を形成
することができる。
これにより、各転送トランジスタの能動領域間の絶縁耐
力の強化を図ることと、ｎ゛埋込層１２を介して対向電
極１８ａに直流電圧を供給することが可能となる。
〔発明の効果〕
以上説明したように本発明によれば、各転送トランジス
タ間の絶縁耐圧が良いので、パンチスルーの発生を無く
すること、及び対向電極に直流電圧を供給できるので誘
電体膜の耐圧の低減を図ることが可能となる。
これにより超微細、高集積度のＤＲＡＭセル等の半導体
記憶装置を製造することが可能となる。
【図面の簡単な説明】
第１図（ａ）〜（Ｃ）は本発明の実施例に係るＤＲＡＭ
セルの構造図、 第２図（ａ１）〜（ｈ２）は本発明の実施例に係るＤＲ
ＡＭセルの形成工程図、 第３図は従来例に係るＤＲＡＭセルの説明図であり、（
ａ）は等価回路、（ｂ）は断面図である。 （符号の説明） Ｔ、Ｔ、・・・転送トランジスタ、 Ｃ，Ｃ１・・蓄積容量、 １．１１・・・Ｓｉ基板（第１の半導体基板）、ｌｂ、
１８ａ・・・対向電極、 １　ａ　−Ｐ　”Ｓｉ膜、 １ｂ・・・Ｐ〜Ｓｉ膜、 ２・・・フィールド酸化膜（フィールド絶縁膜）、１２
・・・ｎ゛埋込層（反対導電型の埋込み層）１３・・・
ｐ型エピタキシャル層（一導電型の半導体Ｎ）、 ３．２５・・・ドレイン（不純物拡散層）、４．２４・
・・ソース（不純物拡散Ｎ）、５．２３・・・ＳｉＯ□
膜（第４の絶縁膜）、６．２０ａ・・・蓄積電極、 ７、　１９．　１９　ａ−・−５ｉｏｚｌＩ！：！（誘
電体膜）、８．１６・・・溝部、 ９・・・空乏層、 １５．１８，２０，２２．２６・・・ポリＳｉ膜（第１
．２，３，４．５の導電体膜）、１７・・・ＳｉＯ２膜
又はＳｉ３Ｎ４膜（第２の絶縁膜）、２１・・・開口部
、 ＢＬ、ＢＬ、・・・ビット線、 ＷＬ、ＷＬ、・・・ワード線（ゲート電極）、ｄ＋、ｄ
ｚ・・・深さ。 （Ｃ１） １２　　　　　（ｄ１） 本発明の実施例に係るＤＲＡＭ　− 第２図（ （Ｃ２） （ｄ２） ヒルの形成工程図 その２） （ｅ１） （ｆ１） 本発明の実施例に係２ 第： （Ｃ２） （ｆ１） ｂ　ＤＲＡＭセルの形成工程図 ２　図（その３） ２２２２ポリＳｉ膜 （ｈ１） 本発明の実施例に係るＤＲＡＭ− 第２図 （ｈ１） ヒルの形成工程図 （その４） ’、、−一ノ

Claims (4)

    【特許請求の範囲】
  1. （１）ビット線（ＢＬ＿１）と、転送トランジスタ（Ｔ
    ＿１）の能動領域を絶縁する第１の絶縁膜（１４）を設
    けた一導電型の半導体層（１３）とを選択的に貫き、か
    つ一導電型の半導体基板（１１）上に選択的に設けられ
    た反対導電型の埋込み層（１２）を底部とする溝部（１
    ６）に、 蓄積容量（Ｃ＿１）を構成する蓄積電極（２０ａ）と、
    誘電体膜（１９ａ）と、対向電極（１８ａ）とを設け、
    並びに転送トランジスタ（Ｔ＿１）を構成するゲート絶
    縁膜（２３）、ワード線（ＷＬ＿１）とを備え、 前記半導体層（１３）に転送トランジスタ（Ｔ＿１）の
    ソース（２４）とドレイン（２５）とを備えていること
    を特徴とする半導体記憶装置。
  2. （２）前記対向電極（１８ａ）に接合する一導電型の埋
    込み層（１２）に直流電圧（Ｅ）を供給することを特徴
    とする特許請求の範囲第１項に記載する半導体記憶装置
    。
  3. （３）一導電型の半導体基板（１１）と、一導電型の半
    導体層（１３）との間に選択的に反対導電型の埋込み層
    （１２）を形成する工程と、前記一導電型の半導体層（
    １３）内に選択的に第１の絶縁膜（１４）を形成し、そ
    の後前記一導電型の半導体基板（１１）を平坦化し、さ
    らに該半導体基板（１１）上に第１の導電体膜（１５）
    を形成する工程と、 前記第１の導電体膜（１５）と、一導電型の半導体層（
    １３）とを選択的に除去して溝堀りをし、前記反対導電
    型の埋込み層（１２）を露出する溝部（１６）を形成し
    、その後該埋込み層（１２）の露出面を除く、第２の絶
    縁膜（１７）を形成する工程と、 前記溝部（１６）内の深さ（ｄ＿１）に選択的に第２の
    導電体膜（１８）と、第３の絶縁膜（１９）とを形成す
    る工程と、 前記第３の絶縁膜（１９）を形成した溝部（１６）に第
    ３の導電体膜（２０）を深さ（ｄ＿２）に埋込む工程と
    、 前記半導体基板（１１）をエッチングして、前記第２の
    絶縁膜（１７）を選択的に除去して、前記一導電型の半
    導体層（１３）と、前記第３の導電体膜（２０）との間
    に開口部（２１）を形成する工程と、 前記開口部（２１）に第４の導電体膜（２２）を充鎮し
    、その後前記半導体基板（１１）を熱処理して第４の絶
    縁膜（２３）と、前記半導体層（１３）内に不純物拡散
    層（２４、２５）とを形成する工程と、 前記第４の絶縁膜（２３）上に選択的に第５の導電体膜
    （２６）を形成する工程とを有することを特徴とする半
    導体記憶装置の製造方法。
  4. （４）前記深さ（ｄ＿１）及び（ｄ＿２）は、転送トラ
    ンジスタ（Ｔ＿１）のゲート長により決定することを特
    徴とする特許請求の範囲第３項に記載する半導体記憶装
    置の製造方法。
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