JPH0226066A

JPH0226066A - 半導体メモリ装置

Info

Publication number: JPH0226066A
Application number: JP63175685A
Authority: JP
Inventors: Hideharu Nakajima; 中嶋　英晴
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-07-14
Filing date: 1988-07-14
Publication date: 1990-01-29
Anticipated expiration: 2012-10-08
Also published as: JP2661156B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】以下の順１７に従って本発明を説明する。

Ａ、産業上の利用分野Ｂ８発明の概要Ｃ９従来技術り１発明が解決しようとする問題点Ｅ０間■点を解決するための手段Ｆ０作用Ｇ、実施例［第１図、７？Ｊ２図１Ｈ１発明の効果（Ａ、産業上の利用分野）本発明は半導体メモリ装置、特に容量とスイッチングト
ランジスタによりメモリセルが構成された半導体メモリ
装置に関する。

（Ｂ、発明の概要）本発明は、上記の半導体メモリ装置において、メモリセ
ルのサイズを小さくし、ソフトエラーを生じに＜〈シ、
ワードラインとビットラインの間の段差を小さくするた
め、半導体基板上に半導体からなる柱状突起部を設け、該柱
状突起部にこわを上下に貫通する中空部を形成し、半導
体基板の該柱状突起部の下側にあたる部分を誘電体膜を
介して電極で囲んで容量を構成し、上記中空部に誘電体
膜を介して埋めたところのワードラインと一体のゲート
電極と上記柱状突起部に上下方向に離間して形成したソ
ース、トレインとによりスイッチングトラジスタを構成
したものである。

（Ｃ，従来技術）ダイナミックＲＡＭはそのほとんどがスイッチングトラ
ジスタと情報蓄積用の容量により一つのメモリセルが構
成されたタイプのものであり、記憶容量の増大という要
求に沁えるためメモリセルの微小化の一途を辿り、微小
化のための工夫に上りで種々の構造のものが現わている
が、月刊５ｃｍ１ｃｏｎｄｕｔ、ｏｒ　Ｗｏｒｉｄ　（
プレスジャーナル社）１９８８年２月号ｒ４Ｍ、１６Ｍ
ＤＡＲＡＭの行方−積層容！Ｕと溝形界ＧｔＪ（３１〜
３６頁）に記載されているように積層界＋ｉｔタイプの
ものと溝形８頃タイプのものに大別することができる。

そして、積層界Ｊケタイブのものは、半導体基板の上側
において多結晶シリコン層にその表向部を加熱酸化する
ことにより形成した加熱酸化膜を介して別の多結晶シリ
コン層を対向させて容けを形成したものであるが、容積
を構成するために多数の層を積むので縦段差が高くなり
、また、容はを成す誘電体膜が５結晶シリコンの熱酸化
により形成したシリコン酸化膜からなり、中−結晶シリ
コンの加熱酸化により形成したシリコン酸化膜に比較し
て絶縁耐圧が略２分の１程度と低く、しかも、容量を充
分に高くするにはそれの占有面積をＪム〈なければなら
ず、セルのサイズを小さくすることが難しいという問題
がある。

それに対して、溝形容量タイプのものは、半導体基板に
溝を掘り、溝の側壁を加熱酸化して誘電体膜を形成し、
溝内を埋めた多結晶シリコンと基板とでＭＯ３容量を形
成したものであり、満を深くすることにより容量を大き
くすることができ、積層容量タイプのものに比較して容
量の単位占有面積当りの容量値を例えば約８倍に増大す
ることかできる。しかして、１Ｍビットから５Ｍとッ［
・、１６ＭビットへとＤＲＡＭの記憶容量の増大の要求
は強まる一方であるが、溝形容量タイプは溝の側壁容量
電極を形成することにより単位占有面積当りの容ｉＩｌ
値の小さな容量を得ることができるという利点を活かし
てその記憶容量増大の要求に応えてゆくことかできると
思われる。

（Ｄ、発明が解決しようとする問題点）ところで、溝形
容量タイプのｂのにも欠点がないわけではない。先ず、
溝形容量タイプのものは、半導体基板に深く掘った溝の
側壁が容量電極となるので、基板に奥深く侵入したα線
により発生した電荷にもろに喝われるのでソフトエラー
を起しやすいという問題がある。即ち、容量の情報を蓄
積する領域が半導体基板に対して広いた状態に５謂わば
開Ｌ１が非常に広くなっており、ヘリウム原子の侵入に
より半導体基板中で発生したＩＦ負の電荷対のうち電子
が集まりやすいのである。

また、禎層容坩タイプであるか溝形容量タイプであるか
を問わず、従来のＤＲＡＭはワードラインか形成された
凹凸のある面を層間絶縁膜で覆ったうえで凹凸のはげし
いその層間絶縁膜表面１−にビットラインかワードライ
ンと」−から見て直交するように形成され、その間に険
しい段１か介在しているのでビットラインに断線か生じ
やすくなるという問題を有していた。

そして、溝形容量タイプのＤＲＡＭは、容量のｑｔ位占
有面積当りの容に値を大きくすることかできるといって
も、容量とスイッチングトランジスタとは半導体基板の
異なる場所を占ｆｆ　シており、そのことがメモリセル
サイズの微小化、集積度の向上を阻んていた。

本発明はこのような問題点を解決すべく／、さされたも
のであり、メモリセルのサイズを小さくし、ソフトエラ
ーを生じに〈＜シ、ワードラインとビットラインの間の
段差を小さくすることを目的とする。

（Ｅ、問題点を解決するための手段）本発明゛昏導体メモリ装置はＦ記問題点を解決するため
、半導体基板上に半導体からなる柱状突起部を設け、該
柱状突起部にこれを上下に貫通する中空部を形成し、半
導体基板の該柱状突起部の下側にあたる部分を誘電体膜
を介して電極で囲んで容量を構成し、上記中空部に誘電
体膜を介して埋めたところのワードラインと一体のケー
ト電極と」−記柱状突起部に上下方向に離間して形成し
たソース、トレインによりスイッチングトランジスタを
構成したことを特徴とする。

（Ｆ、作用）本発明半導体メモリ装置によれば、柱状突起部にスイッ
チングトランジスタが形成され、その下方に容量が形成
されており、スイッチングトランジスタと容量の上から
見た位置が重なっている。

従って、メモリセルのサイズを非常虹小さくすることが
できる。

そして、半導体基板の柱状突起部の下側にあたる部分を
誘電体膜を介して電極を囲むことによって容にか形成さ
れており、情報が蓄積される領域は溝形８啜とは異なり
電極で囲まれている。従って、α線により生じたエレク
トロンの侵入の可能性か少なくソフトエラーが発生しに
くい。

また、ビットラインを成すゲート電極を柱状突起部の中
空部に埋め込むことができ、ビットラインとワードライ
ンとの間の段差を小さくすることができるので断線を起
きにくくすることができる。

（Ｇ、実施例）［第１図、第２図］以下、本発明゛ト導体メモリ装置を図示実施例に従って
詳細に説明する。

第１図（Ａ）、（・Ｂ）は本発明半導体メモリ装置の一
つの実施例を示すもので、同図（Ａ）は平面図、同図（
Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図である。図面
において、１はｐ−型’！’−４体基板、２は該ｆ−導
体基板１の表面トに各メモリセル毎に１つずつ形成され
た多結晶シリコンからなる柱状突起部で、該柱状突起部
２はそれを上下方向にＣ＋通する中空部３を有しており
、柱状突起部２の中空部３に接する側の表面部には柱状
突起部２を成す多結晶シリコンの加熱酸化によりゲート
絶縁膜４が形成されている。５．５はＭＯＳ）ランジス
タの一方の電極（ソース・ドレイン）を成ず゛ｒ−導体
領域、具体的には容量に接続された方のｎ＋型半導体領
域で、柱状突起部２と半導体Ｊ＾板１の境界部において
／７１いに平９“１に第１図（Ｂ）における紙面と垂直
な方向に延びるように形成されている。６はＭＯＳトラ
ンジスタの他の力の７江極（ソース・トレイン）を成す
）ト導体領域、具体的にはビット線に接続された方のｎ
ゝ型半導体領域で、柱状突起部２の」二喘部においてリ
ング状に形成されており、該半導体領域６と上記一対の
半導体領域５，５との間にスイッチングＭＯＳ）ランジ
スタのチャンネルが形成される。半導体領域５．５の方
を半導体領域６のようにリング状にしなかったのは、チ
ャンネルを電気的に半導体基板１がらフローティングさ
せないためである。７．７は該スイッチングＭＯＳトラ
ンジスタのチャンネルである。８は」１記中空部３に埋
め込まれた部分かゲート絶縁膜を成すワードラインで、
例えば多結晶シリコンからなる。

９は上記リング状のｎ“型半導体領域６に接続されたｎ
型不純物のドープされたビット線を成す゛ｉ導体層で、
サイドウオール技術を駆使して半導体領域６の側面と良
好な電気的導電性を保つように形成されている。ｌＯは
該ビット線を成ず゛Ｉ′−導体層９の下地であるＣ　Ｖ
　Ｄ　Ｓ　ｉ　Ｏｘ膜、１１はその下地である熱酸化に
よるＳｉＯ□膜、１２は該５ｉＯ２ｎｉｌｌの下地であ
るプレートを成す不純物ドープ半導体層で、半導体基板
１の柱状突起部２の下側にあたる部分１３を誘電体膜で
ある熱酸化によるＳ　ｉ　０２膜１４を介して囲繞して
おり、上記半導体部分１３の半導体層１２と対向する面
が情報蓄積領域１５となる。１６は半導体装置１の半導
体層１２のド側にあたる部分の表面に形成されたチャン
ネルストッパである。１７はＣＶＤにより表面・ト坦化
用５ｉ０２１１！２１０上に形成された５ｉＯ７１摸で
、上記ワードライン８は該５ｉｆ２！漠１７上を走って
いる。

このような半導体メモリ装置は、柱状突起部２に上下方
向に離間するように形成された半導体領域５．５及び半
導体領域６と、柱状突起部２を、ト下方向にｔ″Ｙ通す
る中空部３を埋めるワードライン８によってスイッチン
グ用のＭＯＳトランジスタか形成されており、そして、
柱状突起部２の下側の部分１３と、これを誘電体１１！
Ｑたる５ｉｎ２膜１４を介して囲繞する↑導体層１２に
よってＭＯ３容量が形成され、該ＭＯ３容量の情報蓄積
領域はＭＯＳトランジスタが縦方向に形成された柱状突
起部２の下側に位置して垂直に延び°〔いる。従って、
メモリセルの占有面積を非常に小さくすることができ、
を導体メモリ装置の高集積化、大容量化を図ることがで
きる。

そして、情報が蓄積される領域は半導体層１２に囲繞さ
れており、情報が蓄積される領域の半導体基板ｌの内部
からのα線によるエレクトロンの侵入に対する間口が従
来の溝形８賃の場合に比較して非常に狭くなっており、
エレクトロンが侵入しにくい。従って、ソフト・エラー
が生しにくい。

また、ワードライン８はゲート電極となる部分が柱状突
起部２の中空部３に埋め込まれ、ビット線９が形成され
且つＣＶ　Ｄ　Ｓ　ｉ　Ｏ２膜１７によって平坦化され
た面上を走るようにされており、ワードライン８とビッ
トライン９との配線段差が小さくビットライン９はワー
ドラ・ｒン８の下側に位置している。従って、ビットラ
インのステップカバレッッジが悪く断線が超きやすいと
いう従来の問題は生じない。

そして、ワードライン８を形成する際に柱状突起部２の
中空部３に埋まるようにすればその埋まった部分がその
ままスイッチグ用ＭＯＳトランジスタのゲート電極とな
るので、ワードライン８の形成のためのマスク合せに関
してメモリセルサイズが小さくても要求される位置精度
はさほど高くなくて済む。従って、製造がしにくいとい
うことはない。

第２ｒｌＡ）乃至（Ｍ）は第１図に示した半導体メモリ
装置の製造方法の一例をｒ程順に示す断面図であり、こ
の図に従って半導体メモリ装置の製造方法を説明する。

（Ａ）Ｐ−型’ｔ；導体Ｊｕ　Ｍｊｔ　１　（７）　表
面部に−Ｓ　ｉ　０２　ＷＡ１８をマスクとしてドナー
を選択的に拡散することにより第２図（Ａ）に示すよう
に各メモリセル毎に一対ずつｎ′型の半導体領域５を形
成する。

（Ｂ）次に、上記ＳｉＯ□Ｉｔ、ｑ　ｉ　８を除去し、
半導体基板１の表面−ＬにＳｉＮ膜１９をプラズマＣＶ
Ｄにより形成し、該ＳｉＮ膜１９をフォトエツチングす
ることにより第２図（Ｂ）に示すように一方のｎ０型゛
ト導体領域５の中央部から他方のｎ＋型半導体領域５の
中央部に至る矩形領域上のみに５ｉＮｌｌｑ１９が残存
するようにする。該ＳｉＮ膜１９は半導体メモリ装置の
柱状突起部２の中空部３となる部分を占有している。

（Ｃ）次に、ＣＶＤにより第２図（Ｃ）に示すように！
し導体基ｉｆ上に不純物がドープされていない多結晶シ
リコン半導体層（厚さ２μｍ）２を形成する。

（Ｄ）次に、第２図（Ｄ）に示すようにＲＩＥにより゛
４導体層２をエツチングすることにより一上記５ｉＮＩ
ＩＳ１１９の側面にのみ半導体層２がサイドウオールと
して残存するようにする。これにより、５ｉＮｌｊｚ１
９によって貫通されたシリコン半導体からなる柱状突起
部２が形成されることになる。そして、このＳｉＮ膜１
９は後でエツチングされ、そのエツチングにより除去さ
れた部分が中空部３とされ、そこにワードラインである
シリコン”ｂ導体層が埋められてゲート電極となること
になるが、これについては後で説明する。

（Ｅ）半導体層２がす、ｒドウオールとして残存する状
態になってもＲＩＥを終えずそのままＲＩＥを続けて半
導体基板１を例えば２μｍ程度掘る。

すると、第３図（Ｅ）に示すようにｆ：ＪｉＪ体基板基
板１状突起部２の下側にあたる部分１３が柱状に屹ケし
た状態になる。

（Ｆ）次に、第３図（Ｆ）に示すようにアクセプタを半
導体基板１の表面部にイオン打込みする。

このイオン打込みはチャンネルストッパ１６を形成する
ために行う。

（Ｇ）次に、゛拾導体基板１及び柱状突起部２の外表面
を加熱酸化することにより第２図（Ｇ）に示すようにＳ
　ｉ　Ｏ２１１Ｑ　１４を形成する。該ＳｉＯ□膜１４
は情ｆｌｉＩ蓄梢用のＭＯＳ容はの誘電体膜となる。ま
た、このとき上記工程（Ｆ）でイオン打込みされた不純
物がアニールされてチャンネルスト−、バ１６が、半導
体基板１の柱状屹立部１３以外の領域の表面部に形成さ
れる。そして、＋ｉ体領領域５５は不純物拡散により柱
状突起部２内をＬ側に拡がる。

（Ｈ）次に、ＣＶＤにより不純物が添加されたシリコン
半導体層１２（ＭＯ３容播０ゲート電極を成すプレート
）で半導体基板１の上記工程（Ｅ）において掘られた部
分を埋める。第２図（Ｈ）は゛ト専体層１２形成後の状
態を示す。

（１）次に、判導体層１２の表面部を加熱酸化すること
により５ｉＯ２１１Ｑ１１を形成し、その後ＣＶＤによ
り５ｉｎ２膜１０を形成する。第２図（１）　Ｇｔ　Ｓ
　ｉ　０２　Ｂｉ　１０形成後の状態を示し、ＳｉＯ□
ｖｌＯの表面の高さが柱状突起部２の高さよりも適宜低
くなるようにする。

（Ｊ）次に、５ｉｎ２膜ｌＯのライトエツチングにより
第２図（Ｊ）に示すように柱状突起部２の上部側面を露
出させる。

（に）次に、トナーを含んだシリコン半導体層９をＣＶ
Ｄにより形成し、該半導体層９を適宜マスクしたうえで
ＲＩＥによるエツチング処理を施すことにより各柱状突
起部２の５ｉｎ２膜１０から突出した部分の側面にサイ
ドウオールとして残存させると共に同じ列の隣り合うサ
イドウオール部分どうしか互いに接続されるようにする
。上述のマスクとは半導体層９の隣り合うサイドウオー
ル部分どうしを互いに接続する部分をエツチングされな
いように覆うマスクであり、このマスクがないと各メモ
リセルのスイッチング用トランジスタのゲート電極が電
気的に互いに孤立してしまうことになる。つまりワード
ラインがメモリセル毎に切れてしまうことになる。但し
、メモリセルの列方向における間隔を適宜に狭くして゛
ト導体層９のサイドウィールどうし・が１ｆいに接して
電気的に接続されるようにした場合には特にマスクを設
けることな（ＲＩＥｔ、でも良い。

第２図（Ｋ）は゛ｒ導体層９をす・ｒドウオールとして
柱状突起部２のＳ　ｉ　０２１ｉａ　１０から突出した
部分の側面に残存させた後の状態をホす。

（Ｌ）次に、５ｉＯ７膜１７をＣＶＤ１．：、ｊ−’）
形成し、柱状突起部２を１．ドに（１ぬ（ＳｉＮ膜１９
を工・〆チングにより除去して中空部３を形成する。

その後、加熱酸化により柱状突起部２の中空部３内側面
にゲート絶縁膜４を形成する。すると、中にゲート絶縁
膜４が形成されるだけでなく、半導体層９内のドナーが
柱状突起部２の上部に拡散して柱状突起部２の上部にリ
ング状のｎ＋型半導体領域６が形成される。第２図（Ｌ
）はゲート・絶縁膜４形成後の状態を示す、。

尚、５ｉＯ２１１Ｑ１７の形成後５ｉＮｌｌ！２１９を
エツチングして柱状突起部２の中空部３内壁面を加熱酸
化するのではなく、先ず、５ｉＮｌｌｉ１９をエツチン
グし、その後、柱状突起部２の中空部３の内壁面を加熱
酸化し、しがる後、Ｓ　ｉ　Ｏ２膜１７を形成するよう
にしても良い。

（Ｍ）次に、第２図に示すように不純物がドープされた
多結晶シリコンからなる半導体層８をＣＶＤにより形成
し、これをバターニングしてワードライン８とする。

尚、ワードライン８をボリサｒト構造にし、ビットライ
ン９をアルミニウムにより形成する等本発明には種々の
バリエージ三１ンが考えられる。

（Ｈ，発明の効果）以−Ｆに述べたよ・うに、本発明半導体メモリ装置は、
半導体基板上に各メモリセル毎に半導体からなる柱状突
起部が設けられ、ハ各柱状突起部にはそれを上下方向に
貫通する中空部が形成され、メモリセルを構成する容は
が、半導体基板の上記柱状突起部の下側にあたる部分と
、該部分を誘電体膜を介して囲む電極により構成され、
そして、スイッチングトランジスタが、上記柱状突起部
の中空部にゲート絶縁膜を介して埋め込まれたワードラ
インを成すゲート電極と、柱状突起部に上千゛方向に離
間して形成されたソース、ドレインにより構成されたこ
とを特徴とするものである。

従って、本発明半導体メモリ装置によりば、柱状突起部
にスイッチングトランジスタか形成され、そのＦ方に８
嘔が形成されており、スイッチングトランジスタと容量
の」−から見た位置が重なっている。従って、メモリセ
ルのサイズを非常に小さくすることかできる。

ぞして、半導体基板の柱状突起部のＦ側にあたる部分を
誘電体膜を介して電極を囲むことによフて容量が形成さ
れており、情報か蓄ｈ１される領域は溝形容量とは異な
り電極で囲まれている。従って、α線によるエレクトロ
ンの侵入の可能性が少なくソフトエラーが発生しにくい
。

また、ビットラインを成すゲート電極を柱状突起部の中
空部に埋め込むことができ、ビットラインとワードライ
ンとの間の段差を小さくすることができ、延いては断線
を起きないようにすることができる。

【図面の簡単な説明】

第１図（Ａ）、（Ｂ）は本発明２１Ｋ体メモリ装置の一
つの実施例を示す乙ので、同し１（Ａ）は平面図、同し
１（Ｂ）は１１引凹（Ａ）のＢ−Ｂ線に沿う断面図、第
２図（Ａ）乃至、（Ｍ）は第１図に示した゛ｒ−導体メ
モリ装置の製造方法の一例をＪ：程順に示す断面図であ
る。符号の説明１　・　・　・３　・　・　・５．６・８　・　・　・９　・　・　・１３　・　・１４　・　・半導体基板、２・・・柱状突起部、中空部、４・・・ゲート絶縁膜、・・ソース・トレイン、ゲート電極（ワードライン）、ビットライン、・中空部の下側にあたる部分、・誘電体膜。Ｊ製造方法を工程順に示す断面図第２図

Claims

【特許請求の範囲】

（１）容量とスイッチングトラジスタでメモリセルが構
成された半導体メモリ装置において、半導体基板上に各
メモリセル毎に半導体からなる柱状突起部が設けられ、上記各柱状突起部にはそれを上下方向に貫通する中空部
が形成され、上記容量が、半導体基板の上記柱状突起部の下側にあた
る部分と、該部分を誘電体膜を介して囲む電極により構
成され、上記スイッチングトランジスタが、上記柱状突起部の中
空部にゲート絶縁膜を介して埋め込まれたゲート電極と
、柱状突起部に上下方向に離間して形成されたソース、
ドレインにより構成されたことを特徴とする半導体メモ
リ装置