JPH01298760A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野Ｊ この発明は、半導体装置特にダイナミック・ランダム・
アクセス・メモリ（以下、ＤＲＡＭと称す）の製造方法
に関し、特に、高速動作特性を有し、かつ電気特性にパ
ラツキを生じないように形成するものに関する。

〔従来の技術」 近年、半導体メモリ容量が飛躍的に増大するなかで高集
積化への要求もますまずＷｉまｐ、メモリセルを構成す
るトランジスタ等の形成を従来構造のｉｔでより微細に
達成しようとする他に、半導体基板に設けたトレンチ内
の深さ方向にトランジスタを配置した、所謂縦型トラン
ジスタ構造を採用して高集化を図ったＤＲＡＭが紹介さ
れている。

第３図は、特開昭６１−１８４８６７号公報（出願人テ
キサスインスッルメント　インコーホレイテッド）に開
示された、従来の一実施例の製造方法によシ形成された
縦型トランジスタ構造を有するＤＲＡ＆ｉの１トフンジ
スタ１キヤバＶタセ〜の構造図であフ、第３図（ａ）は
その平面図、第３図（ｂ）は第３図（ａ）のｍａ−ｎｌ
ａ線方向に見た断面図である。

図において、（１）は？型シリコン基板（以下、基板と
称す）であシ、結晶方位を（１００）とする抵抗率ｘｘ
ｔｒｎ−ｍ以下のものである。（２）は基板（１）上に
成長されたＰ＋型エピタキシャｙ成長層（以下、エビ層
と称す）であり、キャリア濃度２刈０”（ＩＩｍ−”、
１．５μｍ厚さのものである。（３）は基板（１）とエ
ビ層（２）よシなる基体であシ、該基体（３）中に素子
が形成される。

（４）はエビ層■）上に形成された２０００Ｘ厚さのＶ
リコン酸化膜（５ｔｏｚ膜と称す）よシなる表面絶縁膜
、（５）は表面絶縁膜（４）上に形成されたポリシリコ
ンよ’）　ナルキヤ！７７１１１　Ｋ　Ｉ　Ｘ　１０”
　（Ｍｌｌ−”　ｓ　３０００　ｃｋ厚ｉ　ＯＮ”型埋
込層、ｑ）は基体（３）１表面絶縁膜（４）及びＮ”ｍ
ｊｉｌ込層（５）に設けられた第１凹部であシ、“断面
１μｍ２深さ６ｐｍを有し相互に間隔をおいて複数設け
られている。（８）はキャバＶり絶縁膜であシ、第１凹
部（７〕内の基板（１）壁面及びエビ層（２）の一部壁
面に設けられた、１００＾厚さの５ｉＣ１２膜／７５を
厚さの窒化シリコン膜（以下Ｓｉ３Ｎ４膜と称す）　／
　ｓｔｏｗ膜のスタックよシなる。（９）はキャパシタ
絶縁膜（８）の内側の上記第１凹部（７）内に設けられ
九Ｎ＋型ポリシリコンよシなるキャバＶりＩＥ極であｐ
、基体（３）、キャパシタ絶縁膜（８）及びキャバＶり
電極（９）にょシメモリ用キャパシタが構成されている
。（１０）はＳｉ　０２膜よシなる分離絶縁膜であシ、
第１凹部（７）内のエビ層（２）の一部、表面絶縁膜（
４）及び鹸型塊込層（５）の壁面に１ｏｏｏＸ厚さで設
けられ、その下部はキャパシタ絶縁膜（８）と当接して
いる。（１２）は２００ｏλ厚さのＰ型のチャンネル領
域であ）、分離絶縁膜（１ｏ）の内側面上に所定幅設け
られている。（１３）はＮ型ドレイン領域であシ、ｐｍ
のｔヤンネｌｖ領域（１２）の上部に隣接して設けられ
ている。（１４）はＮ型ソース領域であシ、キャバＶり
電極（９）上にＰ型のチャンネル領域（１２）の下部と
隣接じて設けられている。

（１５）はポリシリコンよシなるＮ型領域であシ、その
一部がＮ型ドレイン領域（１３）に隣接してＮ”ｆｆｉ
埋込層（５）上に設けられている。（１６）は２５０１
０８１０２膜よシなるゲート絶縁膜であｊ）％　Ｐｌｊ
Ｘｌのチャンネル領域（１２）、Ｎ型のドレイン領域（
１３）及びｌ！型のソース領域（１４）の内側面上に設
けられている。（１７）は５ｉ０２１によりなるソース
絶縁膜であυ、Ｈａソース領域（１４）上に端部はゲー
ト絶縁＠　（１６）と連なって設けられている。（１８
）は５１０２膜よりなるビット線絶縁膜であ）、Ｎ型ド
レイン領域（１３）及び２３ｍ領域（１５）上にその一
部はゲート絶縁膜（１６）と連なって設けられている。

（１９）はＮ＋Ｊポリシリコンよ）なるゲート電極であ
シ、ゲート絶縁膜（１６）及びソース絶縁膜（１７）の
内側の上記第１四部（７）内に設けられている。そうし
て、ＰｍｔＤｆヤンネ〃領域（１２）、　Ｎ　ｍｏ　ト
ｖ　イ＞　（１３）及びｙ　−ｘ　（１４）各領域、ゲ
ート絶縁膜（１６）及びゲート電＊（１９）Ｋよｊ７）
フンジスタが構成されてお、ｐ、ｐ型？−Ｙン＊ｐ領櫨
（１２）、Ｎ型のドレイン（１３）及びソース（１４）
各領域からなる部分がそのアクティブ領域である。

（２０）はＮ＋型ポリシリコン膜よシなるワード線であ
シ、ビット線絶縁膜（１８）上にゲート電極（１９）と
その一部が連なって設けられている。（２５）はＮ＋型
埋込層（５）とＮ型領域（１５〕とからなるビット線で
あシ、これらの層（５）　、　　（１５）をバターニン
グして形成される。（３０〕はメモリ七〃であシ、上記
要素（３）、　（８）〜（１０）、　　（１２）〜（１
４）　、　　（１６）　、　（１７）　、　（１９）　
　よシなる。

第４図は上記構成の従来のＤＲＡＭの製造工程順に示し
た断面図であシ、以下、第４図←）〜（ｅＪに従って製
造方法を説明する。

ただし、（６）は１趨厚さの酸化膜、（１１）は２００
０久厚さのポリグリ１フ層である。

まず、基板α）上にエビ層（２）を成長させて基板（１
）とエビ層（２）とからなる基体（３）を形成し、次い
で熱酸化して表面絶縁膜（４）を形成する。次に、表面
絶縁ＩＩ＆　（４）上にＬＰＣＶＤ法により　ａｏｏｏ
Ｘ厚さのポリシリコンを被着した後、不縄物を拡散して
鹸型埋込層（５）を形成し１次いで、グフズマ促進ＬＰ
ＣＶＤ法によシ酸化膜（６）をＮ＋型埋込層（５）上に
被着させる（第４図（ａ））。

次に、上記酸化膜（６）をバターニングして、第１四部
（７）を形成する領域を確定し、次いで、このバターニ
ングした酸化膜（６）ｔマスクとして反応性イオンエッ
チを行ない、６ｓｍ深さの第１凹部（７）を掘った後、
第１四部（７）の壁面に対して酸によるウェットエッチ
処理を行なって上記反応性イオンエッチ処理に起因する
傷や汚れを除去する。

次に、第１四部（７）の壁面に、ます熱酸化によシ５ｉ
ｏｚＪｌ　ｆ　１　ｏｏＸ厚さ成長すせた後、ＬＰＣＶ
Ｄ法によりＳｉ３Ｎ４膜を７５λ厚さ被着させる。そう
して、この５ｉ３８４膜を熱酸化させてその誘電特性を
向上させ、５１０２膜／５ｉｕｉ４膜／　５ｉ０２膜の
スタックよυなるキャバＶり絶縁膜が得られる。つづい
て、第１四部（７）をＮ＋型不純物を導入したポリシリ
コン（９）で充填する（第４図（ｂ））。

次に、上記ポリシリコン（９）に例えばフォトレジスト
上でスピンコーティングを行なうごとにより平坦化した
後、プラズマエッチ処理を行なってその表面部及び第１
凹部σ）における基板（１）とエビ層（２）との界面上
までの部分を除去する。次いで、酸化膜（６）を酸によ
シエツチ・ングし、キャパシタ絶縁膜（８）の露出部を
除去する（第４図（Ｃ））。

次に、ＬＰＣＶＤ法により５ｉＯｙ膜を被着した後、異
方性エツチングを行なって側壁に分離絶縁層（１０）を
残す。つづいて、ＬＰＣＶＤ法によシボリＶリスン層（
１１）を被着し、核層（１１）をＮ型埋込層（５）及び
キャパシタ電極（９）と接触させる。そうして、ポリシ
リコン層（１１）に２００　ＫｅＶでボロンイオン１力
１を注入することによシ、核層（１１）　ｆ：Ｐ　Ｍの
ものとする（第４図（ｄ））。

次に、上記ポリシリコン層（１１）に対して通常のファ
ーネスアニ・−ル処理又はビーム再結晶化処理を行なう
ことによシ粒径を大型化してデバイス特性を向上させる
。また、この処理によりＮ＋型埋込層（５）及びキャパ
シタを極（９）の不純物を上記ポリシリコン層に熱拡散
させて、Ｎ型ドレイン領域（１３）、Ｎ型ソース領賊（
１４）及びＮ型領域（１５）を形成する。なお、この際
上記ポリシリコン層（１１）中、不純物が導入されない
部分はＰ型のチャンネル領域（１２）とな＃）、更に、
」二紀処理にょる熱酸化によ）、ゲート絶縁膜（１６）
　、　ソース絶縁膜（１７）及びビット線絶＆Ａ膜（１
８）が同時に形成される（第４図（Ｃ））。

最後に、Ｎ＋型ポリシリコン層の被着及びパターン化を
行なって、ゲート電極（１９）及びワード線（２０）ｉ
形成して従来構造のＤＲＡＭのメモリセＡノ（３０）の
製造が完了する（第３図）。

上Ｅｍ成のメモリ七／Ｉ／（３０）において、上記構成
のメモリ用キャパシタに１ビツトの情報を表わす゛電荷
が蓄えられる。そうして、この１ビツトの情報は、ゲー
トを極（１９）に接続されたワード線（２０）へ所定の
電圧を印加する毎にアクセスされ（続出し、或は新しい
ビットの書込みを行なう）、これにより」二紀構成のト
ランジスタをオンとする。そうして、このトランジスタ
がオンとなることにより、上記メモリ用キャパシタはビ
ット線（２５）　、！：　３Ｎ−通して、情報の続出し
又は杏込みが行なわれる。

〔発明が解決しようとする課題］　・ 従来の縦型トランジスタ構造を有するＤＲＡＭのメモリ
七〜は上記のように構成され、か′）製造されるもので
あるため、製造上以下のような問題点かあり、トランジ
スタの動作特性、信頼性等に悪影Ｗを及ぼすことが考え
られる。

（ｉ）アクティブ領域となる層の粒径の大型化が不十分
なため、トランジスタの駆動能力が小さい。

アクティブ領域となる層の一製造方法どしで、第４図（
ｄ）に示すようにポリシリコン１ｍ　（１１）　ｒａ：
：被着しホルンイオンＢ＋−１−を注入して１）型層と
した後、通常のファー・ネスアニーμ処理を行うことに
よりその粒径を大型化してデバイス特性を向」ニさせて
いる。

しかし、ポリシリコン層（１１）を通常のファーネスア
ニール処理によシ大粒径化するといっても、ポリシリコ
ンの粒径３００　＝　５００＾のものをたかだか１００
０　Ｘ程度の粒径にしか大きくできず、この程度のもの
もポリシリコンであることに変りはないが、ポリシリコ
ンの移・動度は単結晶シリコンのそれの１／１ｏ〜”／
１００程度ど小さいため、アクティブ領域を単結晶シリ
スン層で形成したトランジスタのものよりも駆動能力が
同程度に小さくなる。

（１１〕アクテイブ領域となる再結晶化シリコン層への
不純物拡散が大きく、トランジスタのしきい値電圧の制
御が困難である。

アクティブ領域となる層の他の製造方法として、第４図
（ｄ）に示すようにポリシリコン層（１１）を被着しポ
ロンイオンＢ＋＋を注入してＰ型層とした後、ビーム再
結晶化処理を行なうことによシその粒径を大型化してデ
バイス特性を向上させている。

しかし、ビームによシポリＶリコン層（１１）　ｔ’溶
融したときには、１型ポリシリコンよシなるキャパシタ
電極（９）の頂部近傍も同時に溶融するため、該電極（
９）からポリシリコン層（１１）へ１型の不純物が液相
拡散することとなる。液相における拡散係数は固相にお
けるそれの約１０　　程度度と極めて大きいため、溶融
されている時間が１ｍ−８ｅＣ程度の短時間であっても
、その拡散深さはｌＯ〜２０　ｌ１ｌ（ＩＩにも達する
。このため、再結晶化されたポリシリコン層（１１）は
粒径を１０〜加μｍに大型化されたものとなるが、Ｎ型
の高濃度の不純物が多量に拡散されたものともなる。し
たがって、この後、２００　ＫｅＶでボロンイオンＢ　
を注入しても、ｔヤンネル領域（１２）を例えば、Ｐ型
でキャリア譲度ｌＸｌ０”ａｍ−”に制御して形成する
ことは困難である。

このため、トランジスタのしきい値電圧のバフツキが大
きく、最悪の場合にはトランジスタが動作しないことも
起シうる。

（ｆｌｉ）分離絶縁膜（１０）内に残留したプラズマエ
ッチ処理時のダメージによる固定電荷のため、トランジ
スタの動作にバフツキを生じ易い。

分離絶縁膜（１０）を形成するには、ＬＰＣＶＩ）法に
よシ全面に５１０２膜を被着した後、異方性エッチを行
なって分離絶縁膜（１０）を残すようにしている。

ところが、この異方性エッチを行なう際、プラズマによ
シ分趨絶縁膜（１０〕の表面もたたか九るので分離絶縁
膜（１０）にダメージが残シ易く、このため分離絶縁膜
（１０）に隣接してアクティブ領域を形成した場合、そ
の界面に上記ダメージによる固定電荷が発生することと
なシ、発生した電荷が■であれば、トランジスタは常時
オンとなることもあシ、ｅの電荷であれば、所定のゲー
ト電圧を印加してもトランジスタがオンしないことも起
シうる。

なお上記（１）〜（ｉｉｉ）の問題点はポリシリコン層
（１１）の厚さが十分厚ければ生じないのであるが、縦
型トランジスタ構造のものでポリシリコン層（１１）　
厚さを増すことは高集積化を阻害することとなるので、
現爽にはとシ得る手段ではない。

この発明は上記のような問題点を解決するためになされ
たもので、ＤＲＡＭを高速動作特性を有し、かつ電気特
性のバフツキが少なくなるように製造する方法を得るこ
とを目的とする。

〔課題を解決するための手段］ 上記の目的を達成するため、この発明のダイナミック・
フンダム・アクセス・メモリの製造方法においては、第
１導電型の単結晶半導体基板層の一主面上に第２導電型
の単結晶半導体層を設け、該第２導電型の単結晶半導体
層表面から上記第１導電型の単結晶半導体基板層を含む
所定深さの複数の溝を相互に間隔をおいて縦横に設ける
工程と、上記溝の壁面及び上記第２導電型の単結晶半導
体層上に絶縁膜を設け、該絶縁膜上に上記溝内を埋めて
所定厚さを有する導電体層を設ける工程と、上記第１導
電型の単結晶半導体基板層を上記導電体層が設けられた
側と反対側の面から上記絶縁膜表面が露出するまで除去
して、上記第１導電型の単結晶半導体基板層及び上記第
２導電厘の単結晶半導体層よシなる複数の島を形成する
工程と、上記島における、上記第２導を梨の単結晶半導
体層とは反対側の上記第１導電型の単結晶半導体基板層
の表面に第２導ａＩＪＪｌの拡散領域を設ける工程とを
含み、上記第１導電型の単結晶半導体基板層、上記第２
導電型の単結晶半導体層及び上記第２導電型の拡散領域
よりなる上記トランジスタのアクティブ領域を形成する
ようにしたものである。

［作用」 この発明におしては、メモリセルが形成される半導体の
島となる部分が予め第１導電盟の単結晶半導体基板層と
該基板層」−に設けられた第２導電型の単結晶半導体層
とによυ形成され、その後、上記半）４体の島を囲む分
離絶縁膜が形成されるので、トランジスタのアクティブ
領域を確実に単結晶半導体で形成できると共に、上記分
離絶縁膜が製造工程中にダメージを受けることがなく、
上記アクティブ領域との界面に固定電荷を発生すること
がない。

〔実施例］ 第１図はこの発明の一実施例の製造方法により形成され
たＤＲＡＩＪの１トランジスタ１キヤパシタ（１：／Ｉ
１０構造図であｐ、第１図仏）はその平面図、第１図０
】）はそのＩａ−Ｉａ線方向に見た断面図である。

なお、図中（３）、　（４）、　（７）〜（１０）ｌ　
（１２）〜（１４）、　（１６）〜（２０）　１（２５
）　＋　（３０）は従来例におけるものと相当のもので
ある。

ただしこの場合、基体（３）はＰ型のポリシリコンを３
００〜５００５ｍ厚さ堆積して形成されたもの、ビット
縁線緩膜（４）、キャパシタ絶縁膜（８）及び分離絶縁
［（１０）は共に２００Ｘ厚さのＳｊ、０２膜よシなる
もの、キャバｙｐ電極（９）及びＮ型ソース領Ｍ　（１
４）は共にキャリア濃度Ｉ　Ｘ　１０”　ｃｍ　”程度
のＮ＋型単結晶シリコンを堆積して形成されたもの、Ｐ
型のチャンネル領域（１２）はキャリア濃度Ｉ　Ｘ　ｉ
　Ｑ　”　ｃｍ−”程度のＰ型の単結晶シリコン基板よ
ｐなるもの、Ｎ５ドＶイン領域０３）は上記Ｐ型の単結
晶シリコン基板にＮ型不純物を熱拡散して形成されたも
のである。

図において、（２１）は第１凹部（７）内の単結晶シリ
コン領域に設けられた第２凹部、（２２）、　　（２３
）は５ｉ０２膜よりなる配線絶縁膜、（２４）　、　　
（２６）はアルミニウム配線膜である。

第２図は上記構成のＤＲＡＭ＋７）製造工程順に示した
＠面図であｐ、図において、（３１）はＰ型の中結晶シ
リコン基板、（３２）は基板（３１）に設けられたＮ＋
型の単結晶シリコン半導体層、（３３）は基板（３１）
及び半導体層（３２）に設けられた分離溝、（３４）は
基板（３１）によυ形成され７１１：Ｐ型の単結晶シリ
コン領域、（３５）はＮ＋型及びＰ型両単結晶ｙ７リコ
ン領域（９）、　　（３４）からなる単結晶シリコンの
島である。

以下、第２図（ａ）〜（ｅ）に従って製造方法を説すリ
する。

まず、キャリア濃度Ｉ　Ｘ　１０”　ａｎ−”程度のＰ
型の単結晶シリコン基板（３１）中に一方の表面から砒
素イオンを拡散して、キャリア濃度Ｉ　Ｘ　１０”　ｔ
ｘ−”程度のＮ＋型の単結晶シリコン層（３２）を約６
μｍ深さ形成し、異方性エツチングによυ＠１μ町深さ
８μｍ程度の格子状の分離溝（３３）を、残余の単結晶
シリコン層（３１）、　　（３２）の平面寸法が１．４
　Ｘ　１．４μｍの正方形となるように形成する（第２
図（ハ））。

次に、上記分離溝（３３）が設けられた側の面を熱酸化
１２て約２００人厚さの分離絶縁膜（１０）を形成Ｌ７
、該絶縁膜（１０）上に上記分度溝（３３）を哩めて３
００〜５００μｍ厚さを有するＰ型のポリシリコンをＣ
ＶＤ法（シラｙとシボフンの混合ガスを使用）により堆
積する（第２図中））。

次に、Ｐ型の単結晶５７リコン基板（３１）を裏面から
研磨（研磨方法は第４６回”］、９８５年秋、俳”応物
講演予稿集Ｐ、３９９　”　ＩＰ−Ｖ　−９”に開示さ
れティる）して、分離絶縁膜（１０）の面がパ出する壕
で除去する。

このようにして、分離絶縁膜（ｌＯ）により相互に分離
された縦１４４ノ則、横１．・美μ田、深さ８μｍのＰ
型の単結晶シリコン領域（３４）とＮ″′型単結晶シリ
コン領域（９）とからなる単結晶シリコンの島（３５）
を形成する（第２　ｗ（ｅ））　、。

次に、研磨した上記面上にＣＶＤ法によりＮ＋型のポリ
シリコンを約３ＱＯＯＡ厚さ堆積し、パターニングして
ビット腺（２５）を形成する。そうして、上記単結晶シ
リコンの島（３５）のほぼ中央に異方性エツチングによ
り縦０．８μｍ、横０．８μｍ、深さ４μｍの第２四部
（２１）を形成Ｌ　ｆｒ：、後、Ｓａ化１−て約１５Ｏ
Ａ厚さのゲート絶縁膜（１６）及び約３００　’ｈ　４
さのビット縁線１Ｊ膜（１８）と形成する。

このとき、熱処理時の温度によシビット線（る）を形成
するＮ型ポリシリコン中のＮ型不純物がＰ型の単結晶シ
リコン源域（ア）中に熱拡散して〜型ドレイン領域（１
３）が形成され、ＰＭのデーヤンネル・直載（１２）、
　１型ドレイン領域（１３）及びＮ＋型ソース領域（１
４）より、欠るトランジスタのアクティブ領域ができあ
がる。

上記のようにして形成された絶縁膜のうち、ポリシリコ
ンよシなるビット線（２５）上に形成された膜（１８）
は単結晶シリコン上に形成された膜（１６）。

（１７）　Ｋ比べて酸化レートが大きいため、ビット線
絶縁膜（１８）の厚さはゲート絶縁膜（１６）及びソー
ス絶縁膜（１７）のそれの２倍程度に厚く形成される（
゛　　第２図（ｄ））。

次に、ＣＶＤ法により　Ｎ＋型ポリシリコンを堆積して
第２凹部（２１）内を埋め、ゲート電極（１９）を形成
すると共にビット線絶縁膜（１８）上に約３０００１厚
さのＮ＋型のポリシリコン層を設け、バターニングして
ワード＆Ｉ　（２０）を形成する（第２図（ｅ））。

なお、上記実施例においては、Ｎ型の単結晶シリコン層
（３２）の形成をＰ型の単結晶シリコン基板（３１）へ
の砒素イオン注入によシ行なうものを示したが、Ｐ型の
単結晶シリコン基板（３１）上へ例えばエビ成長して形
成するものであっても＋い。

また、Ｋ型ドＶイン領域（１３）の形成をＮ＋型のポリ
シリコンよシなるビット線（２５）からの熱拡散によシ
行なうものを示したが、第２図（Ｑ）に示す単結晶シリ
コンの島（３５）を形成した後、その表面から砒素イオ
ンを所定深さ拡散してキャリア濃度１×１０　”　ｔｓ
−３程度のＮ型の拡散層を形成し、その後、ビット線（
２５）、第２凹部（２１）等を形成してもよ八また、基
体（３）としてＰ型のポリシリコンを堆積して形成する
ものを示したが、要は導電性のものであればよく、例え
ばＷＩＭｏ等の高融点金属を蒸着させて形成させてもよ
い。また、各絶縁膜（８Ｌ　　（１０）　、　（１６）
〜（１８）は５ｔｏｚ＠を熱酸化して形成したものを示
したが、ＬＰＣＶＤ法によシ形成させてもよく、材質も
例えばＳｉ３Ｎ４膜によシ形成するものでもよい。

更にまた、単結晶シリコンの島（３５）はシリコン以外
の半導体物質（例えば、ＧａＡａ）で形成させてもよく
、また、各領域の導電型〔Ｎ型、Ｐ型〕をそれぞれ逆の
もので形成させてもよい。

〔発明の効果〕

この発明は以上説明したとおシ、分−絶縁膜の形成をダ
メージを与えることなく行なうことができるので、該絶
縁膜に隣接して設けられるトランジスタのアクティブ領
域との界面に固定電荷が発生することはない。

更に、上記アクティブ領域を構成する半導体層が単結晶
体で形成されるようにしたことともあいまって、ダイナ
ミック・ランダム・アクセス・メモリを高速動作特性を
有するものとして、かつ、その電気特性をバフツキ少な
く形成する製造方法が得られるといり効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の製造方法によシ作られた
ＤＲＡＭの１トランジスタ１キヤパシタ七ルの平面図と
断面図、第２図はこの発明の一実施例の製造方法を製造
工程順に示した断面図、第３図は従来の一実施例の製造
方法により作られたＤＲＡＭＯｌトヲンシスタｌキャバ
ンクセｙの平面図と断面図、第４図は従来の一実施例の
製造方法を製造工程順に示した断面図である。 図において、（３）は基体、（９）はキャパシタＩＥ極
、（ｌＯ）は分離絶縁膜、（１２）はＰ型のチャンネＩ
ｖ領域、（１３）はＮ型ドレイン領域、（１４）はｔＪ
型ソース領域、＜３１）ハＰｍｆ）ｌａ＆　￥　！７　
＝ｚ　ンｉ［、（３２）　ハＮ”型の単結晶シリコン半
導体層、（３３）は分離溝、（３４）はＰ型の単結晶シ
リコン領域、（３５）は単結晶シリコンの島である。 なお、各図中、同一符号は同一、又は相当のものである
。 代理入大岩　増雄 第１図 第２図 Ｔ 第２図 １４’Ｎ型むス利工医 第３図 手続補正書（自発）

Claims (1)

【特許請求の範囲】
1. （１）第１導電型の単結晶半導体基板層の一主面上に第
   ２導電型の単結晶半導体層を設け、該第２導電型の単結
   晶半導体層表面から上記第１導電型の単結晶半導体基板
   層を含む所定深さの複数の溝を相互に間隔をおいて縦横
   に設ける工程と、上記溝の壁面及び上記第２導電型の単
   結晶半導体層上に絶縁膜を設け、該絶縁膜上に上記溝内
   を埋めて所定厚さを有する導電体層を設ける工程と、 上記第１導電型の単結晶半導体基板層を上記導電体層が
   設けられた側と反対側の面から上記絶縁膜表面が露出す
   るまで除去して、上記第１導電型の単結晶半導体基板層
   及び上記第２導電型の単結晶半導体層よりなる複数の島
   を形成する工程と、上記島における、上記第２導電型の
   単結晶半導体層と反対側の上記第１導電型の単結晶半導
   体基板層の表面に第２導電型の拡散領域を設ける工程と
   を含み、上記第１導電型の単結晶半導体基板層、上記第
   ２導電型の単結晶半導体層及び上記第２導電型の拡散領
   域よりなる上記トランジスタのアクティブ領域が形成さ
   れることを特徴とする半導体装置の製造方法。