JPS60261165A - Ｍｏｓダイナミツクメモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はＭＯＳダイナミックメモリ素子に係わシ、特に
トランスファＭ６Ｓ　）ランジスタとメモリセルの配置
構造に関するものである。

〔発明の背景〕

近年、ダイナミックメモリで代表されるＭＯ８ＬＳＩは
高集積度化に伴ない、その３次元配線化は益々進歩の度
を増している。一般にダイナミックメモリは、バルクシ
リコンを基板としてその上に形成されたトランスファＭ
Ｏ３）ランジスタと、それに隣接するメモリセルと、こ
れら両者を電気的に接続するポリシリコン電源ライン、
アルミニウムデータラインおよびゲートワードライン安
どの配線とから構成されている。そして、これらの配線
はトランスファＭＯ８）ランジスタあるいはメモリセル
の一平面上に１次元ないし２次元構造で形成されている
ので、集積度をさらに向上させる高集積度化の弊害とな
っている。

第１図はこの種のダイナミックメモリの一例を示す要一
部断面図である。同図において、１はＰ形バルクシリコ
ンウェハ、２ａ、２ｂはその上に形成されたＮ　領域で
、トランスファＭＯ８）ランジスタのソース、ドレイン
領域をそれぞれ形成している。３は絶縁膜を介して形成
されたゲートワードライン、４はＰ形シリコンウェハ１
上に形成された第１の眉間絶縁膜、５はＰ形シリコンウ
ェハ１に溝１ａを形成しこの溝１ａの内面に形成された
Ｎ−領域、１ｂはＮ−領域の表面に形成されたＳｉ０ｇ
薄膜、６はこのＳｉＯ＋薄膜１ｂおよび第１の眉間絶縁
Ｍ４上に形成されたポリシリコン薄膜からなる電源ライ
ン、７は溝１ａ内に形成された絶縁層であり、電源ライ
ン６とＳｉｎ、薄膜１ｂとＮ−領域５とでメモリ領域８
を構成している。９はＮ＋領域２ａ上に形成されたアル
ミニウム薄膜からなるデータライン、１０は第２の層間
絶縁膜である。

このように構成されるダイナミックメモリは、電源ライ
ン６、データライン９およびゲートワードライン３がＰ
形シリコンウェハ１上のほぼ一平面上に形成されている
ので、集積度の琳嬶に加え−て同図に示すように配線絶
縁用の第１の層間絶縁膜４の段差Ａ、電源ライン６の段
差Ｂ等により、薄膜上のゲートワードライン３がその段
差間を上下して配置されているため、そのゲートワード
２イン３の電気抵抗値を増大させ、メモリ動作の高速度
化を大きく低下させていた。

〔発明の目的〕

したがって本発明は前述した従来の問題に鑑みて彦され
たものであり、その目的とするところは、ゲートワード
ラインを、メモリ領域の上方に形成して一層の高集積度
化および高速度化をはかったＭＯＳダイナミックメモリ
素子を提供することにある。

〔発明の概要〕

このような目的を達成するために本発明によるＭＯＳダ
イナミックメモリ素子は、メモリ領域とこれを取りまく
ポリシリコン電源ラインとをシリコン基板内に配設し、
かつトランスファゲート領域をシリコン基板面に対して
垂直方向に配置してこのトランスファゲート領域とそれ
を取りまくゲートラインとデータラインとをシリコン基
板上に配置し、ワードゲートラインが電源ライン段差間
を上下配置される不利益を避けるととも′に、垂直配置
されるトランスファゲート領域の直下にメモリ領域が配
設されるようにメモリ領域の情報伝達通路をメモリ溝領
域の中央部分に接続することにより、一層の高集積度化
を可能にしたものである。

〔発明の笑流側〕

次に図面を用いて本発明の実施例を詳細に説明する。

第２図力いし第１４図は本発明によるＭＯＳダイナミッ
クメモリ素子の一例を説明するための製造・＼ 工程図である。捷ず、第２図に示すようにＰ形バルクシ
リコンウェハ（以下Ｐ形シリコンウェハと称する）１１
を用意し、その表面に比較的厚い熱酸化膜（０，４〜０
．７μｍ）１２を形成し、引き続きその上に薄い第１の
５ｉａＮ４　膜（１００〜５００　Ｘ　）１３をＣＶＤ
法により形成する。次に第３図に示すようにこれらの膜
を部分的にエツチング除去してパターニングを行ない、
次いでこれらの膜をマスクとして反応性イオンエツチン
グによりＰ形シリコンウェハ１１に比較的深い溝（１，
０〜数μｍ）１４を形成する。この場合、溝１４の幅Ｗ
と深さＤは要求されるメモリ容量に応じて適宜変えられ
る。ここで第１のＳｉ３Ｎ４　膜１３は溝１４内エツチ
ングのマスクの役目をもたせている。次にこの溝１４内
に燐などのＮ形不純物を拡散させてＮ＝層（０，１〜１
０μｍ）１５を形成する。しかる後、第１のＳｉ３Ｎ４
　膜１３はリン酸などにより除去する。次に第４図に示
すように溝１４内のＮ一層１５Ｋ　Ｓｔ　３Ｎ４／５ｉ
０２からなる薄いメモリ用ゲート膜１６を形成した後、
その上にメモリ用ポリシリコン政（数１０００Ｘ）１　
ｒを形成し、さらにその上に第２のＳｔ　３　Ｎ４　膜
１８とダミーポリシリコン膜１９とを順次形成する。第
５図はその溝１４周辺部の拡大断面図を示したものであ
る。ここで、第２のＳｉ３Ｎ＜膜１８は次の工程でメモ
リ用ポリシリコン牒１７の酸化ストッパーとして用いる
。次に第６図に示すようにダミーポリシリコン膜１９上
にポジ形のフォトレジスト２０を全面に塗布し、ＲＩＥ
法により平坦化して溝１４内のみにフォトレジスト２０
′を残留させる。その後に燐を、拡散またはイオンイン
プラチージョン法により上面のダミーポリシリコン膜１
９のみにドープさせる。次に溝１４内のフォトレジスト
２０′を除去した後、熱的に酸化させて第７図に示すよ
うに平坦部には燐ドープ５ｉ０２膜２１ａが、溝１４内
にはＳ　ｉ　Ｏ２膜２１ｂがそれぞれ形成させる。この
場合、燐をドープさせプビボリシリコンの酸化速度がノ
ンドープポリシリコンの酸化速度よりも２倍以上となる
ので、溝１４以外の平坦部のダミーポリシリコン膜１９
を全部酸化するような条件でも溝１４内では酸化膜の埋
さは第７図に示すように平坦部の厚さの釣機以下となり
、溝１４内のダミーポリシリコン膜１９は酸化されずに
残存することになる。次に溝１４内の５ｉ０２膜２１ｂ
のみを除去する条件でエツチングし、さらに溝１４内の
ダミーポリシリコン膜１９゜第２の５ｉｓＮ４　膜１８
を１１次エツチング除去すると、第８図に示すように平
坦部上に燐ドープ５ｉ０２膜２１ａが残存し、溝１４内
ではメモリ用としてのポリシリコン膜１７が露出する構
造となる。この場合、平坦部上の燐ドープ５ｉ０２膜２
１ａ　ｌｄ約１０００Ｘ以上の膜厚とする。次に第９図
に示すように全［ｉＫ　ＰＳＧヲＣＶＤ法Ｋ　ヨリ２ｏ
ｏｏ〜３ｏｏｏＸ）厚さにデポジットしてＰＳＧ絶縁膜
２２を形成した後、ＲＩＥ法によりエツチングを行なっ
て溝１４内の側面のみにＰＥＧ絶縁膜２２をその膜厚の
み残存させる。

一方、平坦部上には前工程で残存させた燐ドープ５ｔ（
ｈ膜２１＆が残される。しかる後、第１０図に示すよう
にこれらの燐ドープＳ　ｉ　Ｏ’ｑ膜２１ａをマスクと
して溝１４内の中央底面のメモリ用ポリシリコン膜１γ
およびメモリ用ゲート膜１６を順次エツチングさせて溝
１４内の中央部底面にＮ″′層１５を露出させる。次に
Ｐ形シリコンウェハ１１の全面に燐ドープポリシリコン
２３を溝１４部を覆うようにしてデポジットし、しかる
後ＲＩＥ法により平坦化させる。さらに、ボロンドープ
ポリシリコンを全面にデポジットしてＰ形ポリシリコン
層を形成した後、このＰ形ポリシリコン層に溝を形成し
て、ある適当の大きさの領域に分割し、この溝と表面に
ＣＡＰ絶縁膜を形成してこの部分にレーザー“ビームを
照射し、溶融とアニールとを繰返して、Ｐ形ポリシリコ
ンを再結晶のうえ単結晶化せしめて第１１図に示すよう
にトランスファＭＯ８）ランジスタの素子本体となるＰ
形単結晶シリコン層２４を形成する。次にこのＰ形単結
晶シリコン層２４の全面に砒素または燐等のＮ形不純物
をイオンイングラチージョン法によりドープして表面に
トランスファＭＯ８）ランジスタのドレイン電極と彦る
Ｎ　層２５を形成する。さらにこのＮ　層２５の全面に
Ｓｉ３Ｎ４　を約１０００　Ｘ程度の厚さにデポジット
してロコス形成用Ｓｉ３Ｎ＜　膜を被覆した後、ロコス
形成用フォト１／シストによりバターニングしてＳｊ　
３　Ｎ４　膜をエツチングし、同図（ｂ）に示すように
、Ａ、Ｂ、Ｃ，Ｄで囲まれる領域のみにＳｉ３Ｎ４膜を
残すＳｉ３Ｎ４　マスク２６を形成する。この場合、５
ｉ３１’Ｊ、マスク２６（７）Ａ　ｎ＠オヨヒｃ　Ｄ線
は燐ド〜プボリシリコン層２３の溝の縦方向の長さを超
えない内側に形成配置するものとし、ＡＤ線およびＢＣ
線は必ずしも溝１４の溝幅Ｗ（第３図参照）に合わせる
必要はない。次にこのＳｉ３Ｎ４マスク２６をマスクと
して再結晶Ｐ形シリコン層２４を、その厚さの釣機程度
をエツチングし、しかる後ロコス酸化を行なって第１２
図に示すようにほぼ平坦なロコス酸化膜２７を形成する
。そして、最後にＳｉ３Ｎ４　マスク２６を除去する。

次に第１３図（ａ）　、　（ｂ）に示すように溝１４と
対応するＮ＋層２５上にゲート形成用溝マスク２８を形
成し、この溝マスク２８により１．ａ、ｂ＋ｃ＋ｄで囲
まれる領域を開口するフォトレジスト加工を行ない、Ｎ
　層２５．Ｐ形単結晶シリコン層２４のエツチングを行
なって、ｅ、ｆ、ｇ、ｈで囲まれた領域のシリコン溝部
２９を形成する。この場合、チー　ト溝マスク２８のｂ
ｄ線は燐ドープポリシリコン層２３の埋め領域ｘｙｚｚ
’のほぼ中央部分に位置するように目合わせを行々うも
のとする。次に、湿式酸化により溝部２９のｆｈ面に薄
いゲート酸化膜３０ａを形成する。この場合、Ｎ″一層
２５のｆｈ面の側面と上面および燐ドープポリシリコン
２３の上面には燐を含むために増加された酸化速度によ
り、ｆｈ面のＰ形シリコン層２４の面よりも膜厚の厚い
ゲート酸化膜３０ｂが形成される。さらに燐ドーグポリ
シリコン２３とＰ形シリコン層２４との界面にはトラン
スファＭＯＳト＞ンジスタのＮ＋ソース電極３１が形成
される。次にこの溝部２９を含むゲート酸化膜３０ｂ、
’ロ４ス酸化膜２７上にリフラクトリ金属またはりフラ
クト金属上にＡｔ金属を重ね谷わせた２種類の金属−！
たはＡｔ単体金属などのゲート電゛極形成用金属３２を
デポジットした後、パターニングを行なって溝部２９に
ゲート電極３３を形成する。次に第１４図（ａ）　、　
（ｂ）に示すように全面にパツンベーション用としての
ＰＳＧ絶縁膜３４をＣＶＤ法によシブポジットして形成
し、そのＮ＋層２５の中央部にコンタクトホールを穿設
してアルミニウム層をＪＢｔ２Ｌ、パターニングを行な
ってデータラインとしてのアルミニウム配線層３５をＰ
ＳＧ絶縁膜３４上に形成する。また、メモリ用ポリシリ
コン膜１７はＰ形シリコンウェハ１１の内部に配線され
てその表面には露出されず、このｐ＞＝クリコンウェハ
１１の端部に形成される図示しないポンディングパッド
に接続される。これによって第１４図にＡ、Ｂで示すよ
うに２ビツトのメモリ領域を有するＭＯＳダイナミック
メモリ素子が完成する。

第１５図は前述した製造方法により形成された本発明に
よるＭＯＳダイナミックメモリ素子の一構成例を示す要
部拡大断面図であり、前述の図と同一部分は同一符号を
付しである。同図において、メモリ領域とそれを取りま
く電源ラインとしてのポリシリコン膜１７はシリコンウ
エノＳ１内の溝１４内、つまり１階部分に形成配置され
、トランス７アゲート領域とそれを取りまくワードライ
ンとしてのゲート電極３３およびデータラインとしての
アルミニウム配線層３５はシリコンウェハ１１の上部、
つまり２階部分に形成配置されるので、ワードラインが
電源ライン段差間を上下する不利益が皆無となるととも
に、トランス７７Ｍ０Ｓゲートが従来の平面配置形から
垂直配置形に構成され、その直下にメモリ領域が配置さ
れるようにメモリ領域Ｎ一層１５へのＮ＋ポリシリコン
〜２３のｔＬ報伝達通路をメモリ溝１４領域の中央部に
接続したことによシ、トランスフアゲ−）ＭＯＳとメモ
リ領域とが垂直方向に配置されるので、１ビツト当妙の
占有面積が微小化し、極めて高密度の集積度が得られる
。また、当直形ＭＯＳゲートにおいて、ゲート酸化膜３
０ａ　、　３０ｂ形成前にゲート面となるＰ形シリコン
層２４の上下にＮ＋層２５を形成し、ゲート酸化時にＮ
＋層２５およびリンドープポリシリコン層２３上のゲー
ト膜３１が厚くなって実効的にゲート長りがＮ　層２５
．リンドープポリシリコン層２３で囲まれた垂直Ｐ形シ
リコン層２４の高さのみで定まるような自己整合を行な
うことができるので、このとき、Ｎ”１層２５の厚さを
制御することにより、ゲート長りを適正に可変すること
ができる。さらに従来のようにゲートワードライン３（
第１図参照）を介してＮ′−拡散に本ってゲート長りを
決めている構造では、Ｎ″−拡散などの高温度処理のた
め、リフラフ上リー金属などの高融点ゲート金属を要す
るのに対して本構成ではＮ＋拡散層自己整合によってゲ
ート電極３３を形成する前に有効ゲート長が決められる
ので、その後に形成するゲート電極は必ずしもリフラク
トリ−金属である必要はない。この場合、アルミニウム
、アルミニウム／ポリシリコンなどの低融点であるが、
極めて高導電性の金属を使用することができる。これに
よってゲート電極３３の８０時定数が下がり、ゲート遅
延時間を大幅に短かくでき、メモリアクセス時間の大幅
な改善が計れる。

第１６図は本発明によるＭＯＳダイナミックメモリ素子
の他の実施例を示す要部拡大断面図であり、前述の図と
同一部分は同一符号を付しである。同図において、第１
５図と異なる点は、メモリ伝達通路としてリンドープポ
リシリコン２３にＰ＋ポリシリコンが用いられる場合は
Ｐ　ポリシリコンがＮ一層１５と接触する底面にＰ　−
Ｎ−接合が形成される。この場合、電源ラインとしての
ポリシリコン膜１７に印加された電圧はＰ　−Ｎ　−Ｐ
接合に印加されるため、電源ラインに対する印加電圧に
耐え得るようにＮ一層１５の幅ＷＮ−を制御する必要が
ある。しかしながら、Ｎ一層１５をＰ一層とし、Ｐ形シ
リコンウェハ１１をＮ形シリコンウェハとすれば、電源
ラインに印加される電圧はＮ形・シリコンウェハのＮ−
Ｐ−Ｐ　接合に加えられるので、このような不都合はな
くなる。また、いずれの場合でもトランスファゲートＭ
ＯＳトランジスタのドレイン側はＰ−Ｐ＋接合となり、
電源ライン電圧は印加されないため、ドレイン側からの
空乏層が形成されず、いわゆるショートチャンネル効果
全低減できる効果が得られる。また、このような構成で
は、Ｎ形シリコンウェハのメモリ領域上に形成される再
結晶層が容易にＰ形となるという大きな効果が得られる
。

〔発明の効果〕

以上説明したように本発明によれば、トランスファグー
？　ＭＯＳをメモリ領域の上部に垂直方向に形成配置し
たことによって、高集積度化および高速度化を著しく向
上させることができるという極めて優れた効果が得られ
る。

【図面の簡単な説明】

第１図は従来のＭＯＳダイナミックメモリ素子の一例を
示す要部断面図、第１２図ないし第１４図は本発明によ
るＭＯＳダイナミックメモリ素子の製造方法の一例を説
明するだめの工程図、第１５図は本発明によるＭＯＳダ
イナミックメモリ素子の一例を示す要部拡大断面図、第
１６図は本発明によるＭＯＳダイナミックメモリ素子の
他の実施例を説明するための要部拡大断面図である。 １１−・・・Ｐ形バルクシリコンウェハ（Ｐ形シＩＪ　
：ｒ　ｙウェハ）、１２・・・・熱酸化膜、１３・・・
・第１の５ｉａＮ４膜、１４勢・・・溝、１５・魯−・
Ｎ一層、１６・・・−ゲート膜、１７・ＩＩ＠・ポリシ
リコン膜、１８ψｌｌ−１１第２のＳｉ３Ｎ４膜、１９
・・φ・ダミーポリシリコン膜、２０・・・・ポジ形の
フォトレジスト、２０′・・・・フォトレジスト、２１
ａ・・・・リンドープ５ｔ０２膜、２１ｂｌＩ・・・５
ＩＯ２膜、２２１−−−　ＰＳＧ絶縁膜、２３・・・・
リンドープポリ７リコン、２４・・・・単結晶シリコン
層、２５・・・・Ｎ＋層、２６＠・・・Ｓｉ３Ｎ４　マ
スク、２７１１・−・ロコス酸化膜、２Ｂ・・命・溝マ
スク、２９・・・・シリコン溝部、３０ａ・・・・薄い
ゲート酸化膜、３０ｂ・−・・厚いゲート酸化膜、３１
・１１１トンース電極、３２・拳＠Φゲート電極形成用
金属、３３・・・・ゲート電極、３４・・・・ＰＳＧ絶
縁膜、３５・命・のアルミニウム配線層。 第１図 第５図　第６図 第９図 第１１図 第１２図 第１３図 第１４図

Claims (1)

【特許請求の範囲】
1. 第１導電形の半導体基板に形成された溝の内面に形成さ
   れた第２導電形の半導体メモリ領域と、前記半導体メモ
   リ領域の内面と半導体基板表面上を通って形成された半
   導体メモリ領域に電流を供給する電源ラインと、前記電
   源ラインの表面に形成された絶縁膜と、前記半導体基板
   表面の絶縁膜上に形成された単結晶半導体層内に形成さ
   れたトランスファトランジスタと、前記溝の中央部に配
   置された半導体メモリ領域とトランスファトランジスタ
   のソース領域を接続する低抵抗半導体層とを備え、前記
   トランスファトランジスタのゲート電極を溝の上方に垂
   直方向に形成配置したことを％徴とするＭＯＳダイナミ
   ックメモリ素子。