JPS6221270B2 - - Google Patents

Info

Publication number
JPS6221270B2
JPS6221270B2 JP12710980A JP12710980A JPS6221270B2 JP S6221270 B2 JPS6221270 B2 JP S6221270B2 JP 12710980 A JP12710980 A JP 12710980A JP 12710980 A JP12710980 A JP 12710980A JP S6221270 B2 JPS6221270 B2 JP S6221270B2
Authority
JP
Japan
Prior art keywords
region
silicon
porous silicon
porous
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP12710980A
Other languages
English (en)
Other versions
JPS5752150A (en
Inventor
Kazuo Imai
Susumu Muramoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP12710980A priority Critical patent/JPS5752150A/ja
Publication of JPS5752150A publication Critical patent/JPS5752150A/ja
Publication of JPS6221270B2 publication Critical patent/JPS6221270B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/7627—Vertical isolation by full isolation by porous oxide silicon, i.e. FIPOS techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 本発明は基板の主面上の半導体素子（回路を含
む）形成領域が酸化物により囲まれた半導体装置
に関するものである。
近年、高耐圧、低消費電力、高速動作等をねら
いとして上記構造を有する半導体装置の開発が盛
んに行なわれて居り、本願の発明者は先に（特願
昭54―69001号明細書参照）、単結晶シリコン基板
の主面上のシリコン領域がその側面及び底面の一
部あるいは全部において多孔質シリコンを酸化し
てなる多孔質シリコン酸化物により電気的に分離
されてなる半導体装置を提案した。その代表的構
成例を第１図及び第２図に示す。図はいずれもｎ
チヤネルMOSトランジスタ（以下ｎ―MOSTと
記す）を有する半導体装置の模式的断面図であ
り、１は単結晶シリコン基板、２は基板の主面、
３は素子形成領域、４は多孔質シリコン酸化物、
５，６はそれぞれソース、ドレイン領域、７はゲ
ート電極、８はゲート酸化膜、９は絶縁膜、１０
は電極配線、１１はチヤネル領域である。なお、
第２図に示した半導体装置はチヤネル領域１１の
電位を基板より与え閾値電圧の制御ができるよう
に、多孔質シリコン酸化物４が素子形成領域３の
底面で連接していない場合である。
上記構造の半導体装置は浮遊容量の少ない素子
間分離が可能、低消費電力、高速動作など優れた
特性を有しているが、製造技術上多少問題点が残
されていた。すなわち、単結晶シリコン基板１中
の所望の位置に多孔質シリコン酸化物４を形成す
る工程で、まずｐ形及びｎ形シリコン単結晶に対
する陽極化成反応の選択性を利用して多孔質化成
を行ない、次に熱酸化が行なわれるが、上記陽極
化成により多孔質シリコンを形成する時に、基板
の主面２からの深さと同程度にしか横方向に化成
反応が広がらないから、素子形成領域３の幅Ｗは
多孔質シリコン酸化物４の膜厚Ｔの２倍より大き
くすることが困難である。従つて、例えば増幅率
の大きいMOSトランジスタ（以下MOSTと記
す）すなわちチヤネル幅ｗの大きいMOSTを形
成しようとする場合には、素子形成領域３の幅Ｗ
の制約をうけ、第３図に示すように小さなチヤネ
ル幅ｗをもつ素子を複数個並列に接続して作る必
要があつた。ここで、第３図を用いて先行技術に
おける問題点を具体的に説明する。同図ａは半導
体装置の主要構成部分を上面から見た配置図、ｂ
はａの―断面図である。図において前出のも
のと同一符号のものは同一または均等部分を示す
ものとする。
素子を複数個並列に接続するためには、コンタ
クト用の孔１２の形成や配線１３の形成が必要で
あり、工程数の増加にともない半導体装置（集積
回路装置）製造の歩留りの低下を招く。また、各
素子形成領域３の間に多孔質シリコン酸化物の領
域（図中ｄで示した部分）が必要であるため、チ
ツプ面積が増大し、高集積化に適していない。
本発明は、これらの問題点を解消するためにな
されたもので、素子形成用シリコン領域内に、周
囲が該素子形成用シリコン領域で囲まれた多孔質
シリコン酸化物からなる領域（以下、閉じた領域
と称す。）を形成することにより、チツプ面積の
増加やコンタクト孔や配線の増大なしに広い素子
形成領域を有する半導体装置を構成可能にしたも
のである。
以下、本発明を実施例によつて詳細に説明す
る。
第４図は本発明により構成された半導体装置
（MOSTを例に示す）の説明図で、同図ａは主要
構成部分を上面から見た配置図、ｂはａの―
断面図、ｃはａの―断面図である。図におい
て７はゲート電極、５及び６はそれぞれ素子形成
領域（シリコン領域）３中に形成されたソース及
びドレイン領域、１１はチヤネル領域、１２はコ
ンタクト孔、１３′は配線用金属、１４は多孔質
シリコン酸化物領域である。１５が本発明の特徴
とする閉じた領域と呼ばれる部分であり、素子形
成領域３中に必要とする数だけ設けられている。
これは基板１の素子形成領域３底面部分の所望の
位置に所望の広がりをもつ多孔質シリコンを陽極
化成により形成するために設けたもので、熱酸化
工程後は素子形成領域３を囲む部分と同様に多孔
質シリコン酸化物となつている。
第４図ｂに示す―の断面では、ソース、ド
レイン領域５，６は多孔質シリコン酸化物の閉じ
た領域１５により分離されているように見える
が、同ｃに示す―の断面ではソース、ドレイ
ン領域５，６はそれぞれ接続しているため、第３
図において見られるような並列接続用の配線１３
は不要である。また、第３図の中でｄで示した多
孔質シリコン酸化物の領域が不要となるばかりで
なく、コンタクト孔１２もソース、ドレイン領域
５，６にそれぞれ１つ設けるのみでよく、素子形
成に必要とする領域の面積が小さくてすむことに
なる。この面積縮小効果を具体的に例をあげて示
すと次のようになる。
第３図に示した半導体装置において、例えばチ
ヤネル幅ｗが10μｍの素子４個と同６μｍの素子
１個を並列接続した場合には、チヤネル幅合計46
μｍと、各素子間の多孔質シリコン酸化物の領域
の幅合計（ｄを２μｍにとつたとすると２μｍ×
４）８μｍの和54μｍが素子形成領域の一辺の長
さとして必要となる。一方、これと同一性能の素
子を有する半導体装置を本発明によつて形成する
には、各素子間の多孔質シリコン酸化物領域が不
要であるから、素子形成領域の一辺の長さは46μ
ｍでよい。
次に第５図を用いて本発明による半導体装置
（第４図）の製造方法の一例を説明する。同図に
おいてａ〜ｅは工程順に配列され、各左側の図は
第４図の―断面、各右側の図は同―断面
を示している。
(a)：ｐ形シリコン基板１の主面２の素子形成領域
３に耐フツ化水素酸性の被膜（主として窒化シ
リコン膜を用いるので、以下この被膜を窒化シ
リコン膜と呼ぶことにする）１６を例えば
CVD法で、素子形成領域以外はp+層１７を不
純物拡散またはイオン注入で形成する。この時
窒化シリコン膜１６領域内にはホトエツチング
により閉じた孔（閉じた領域）１５を設けてお
く。この孔１５の数は１個以上必要に応じてい
くつでもよく、またその大きさ、形状は任意で
あるが、孔と孔の間隔D1あるいは孔と素子形
成領域の周辺（多孔質シリコン酸化物領域１
４）との間隔D2は、後に形成する多孔質シリ
コン酸化物の厚さＴの２倍より小さいことが必
要である。この孔１５の内部は素子形成領域以
外の部分と同じくp+層を形成しておく。
(b)：次に全面にプロトン注入を行ない、その後
400〜500℃の熱処理により窒化シリコン膜１６
下のみをｎ形化し、ｎ形層１８を形成する。
(c)：次に陽極化成反応によりｐ形シリコンを多孔
質化し、ｎ形層１８の側面と底面の一部あるい
は全部を多孔質シリコンで囲む。
(d)：次に多孔質シリコンを酸化し多孔質シリコン
酸化物とする。この時プロトン注入によりｎ形
化していたシリコン層（ｎ形層１８）は700℃
以上の熱酸化処理工程中にｐ形層にもどる。
(e)：次に窒化シリコン膜１６を除去し、その後ゲ
ート酸化膜８、ゲート電極７、ソース領域５、
ドレイン領域６、絶縁膜９、コンタクト孔１
２、電極配線１０，１３′を形成する（この工
程はいずれも周知の技術である）ことによりｎ
―MOSTを完成させる。
なお、上記工程ｂ及びｄにおいて説明を省略し
たが、プロトン注入したｎ形シリコン領域におけ
る熱処理によるドナの発生・消滅については刊行
物〔Y.Ohmura、Y.Zohta and M.Kanazawa、
Solid State Commun.11、263（1972）〕に記載さ
れている。
また、上記工程ｃにおける陽極化成反応は、例
えばフツ化水素酸溶液内でｐ形単結晶シリコン基
板１を陽極にして電気化学反応させるもので、こ
の工程では、ｐ形シリコンはｎ形シリコンより多
孔質化されやすく、特にｐ形及びｎ形シリコンが
同一基板上にある場合にはｎ形シリコンは多孔質
化されないという性質を利用している。さらに、
多孔質シリコンは陽極反応電流の径路に沿つて形
成され、その膜厚は電気量に比例するという性質
も利用している。この詳細は例えば特願昭54―
69001号明細書に記載されている。
以上の説明においては、ｎ―MOSTを形成す
るためｐ形シリコン層（素子形成領域）を形成す
る工程を示したが、ｐ―MOSTを形成するため
のｎ形のシリコン層は、プロトンの変わりにAs
（ヒ素）あるいはＰ（リン）をイオン注入するこ
とにより形成可能であり、また窒化シリコンを用
いないでｎ形層を第５図ｂのｎ形層領域１８に直
接形成しても同一構造が得られる。
さらにまた、本発明による閉じた孔の数及び配
置を、所望の素子構造に応じて決めることによ
り、第１図及び第２図に示した構造ばかりでなく
種々の半導体装置例えばバイポーラ型あるいはシ
リコンを用いた他の集積回路装置等も容易に得ら
れ、素子設計の自由度が大きく改善される。
以上説明したように、本発明によれば、多孔質
シリコン酸化物により側面及び底面の一部あるい
は全部が分離された所望の大きさの素子形成シリ
コン領域が得られ、先行技術におけるような
MOSTのチヤネル部に分離用の領域が不要とな
り、実効的に同一の素子領域となる素子の占有面
積が小さくなり、またコンタクト孔の数や電極配
線の数を減少できることから、集積回路装置の高
密度化、高速化、高歩留り化が達成できる。
【図面の簡単な説明】
第１図及び第２図はいずれも素子形成領域が多
孔質シリコン酸化物で囲まれた半導体装置の模式
的断面図、第３図は先行技術の説明図で、同図ａ
は半導体装置の主要構成部分を上面から見た配置
図、ｂはａの―断面図、第４図は本発明によ
り構成された半導体装置の説明図で、同図ａは上
面から見た配置図、ｂはａの―断面図、ｃは
ａの―断面図、第５図ａ〜ｅは本発明による
半導体装置の製造方法の工程説明図である。 １…（単結晶）シリコン基板、２…基板の主
面、３…素子形成領域（素子形成用シリコン領
域）、４…多孔質シリコン酸化物、５…ソース領
域、６…ドレイン領域、７…ゲート電極、８…ゲ
ート酸化膜、９…絶縁膜、１０…電極配線、１１
…チヤネル領域、１２…コンタクト孔、１３，１
３′…配線（配線用金属）、１４…多孔質シリコン
酸化物領域、１５…閉じた領域（閉じた孔）、１
６…耐フツ化水素酸性被膜（窒化シリコン膜）、
１７…p+層、１８…ｎ形層（ｎ形層領域）。

Claims (1)

    【特許請求の範囲】
  1. １ シリコン基板の主面上の素子形成用シリコン
    領域が、それらの側面及び底面の一部または全部
    において多孔質シリコンを酸化してなる多孔質シ
    リコン酸化物により電気的に分離されてなる半導
    体装置において、上記素子形成用シリコン領域内
    に、周囲が該素子形成用シリコン領域で囲まれた
    上記多孔質シリコン酸化物からなる少なくとも１
    個の領域を有することを特徴とする、素子形成領
    域が多孔質シリコン酸化物で囲まれた半導体装
    置。
JP12710980A 1980-09-16 1980-09-16 Semiconductor device with element forming region surrounded by porous silicon oxide Granted JPS5752150A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12710980A JPS5752150A (en) 1980-09-16 1980-09-16 Semiconductor device with element forming region surrounded by porous silicon oxide

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12710980A JPS5752150A (en) 1980-09-16 1980-09-16 Semiconductor device with element forming region surrounded by porous silicon oxide

Publications (2)

Publication Number Publication Date
JPS5752150A JPS5752150A (en) 1982-03-27
JPS6221270B2 true JPS6221270B2 (ja) 1987-05-12

Family

ID=14951820

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12710980A Granted JPS5752150A (en) 1980-09-16 1980-09-16 Semiconductor device with element forming region surrounded by porous silicon oxide

Country Status (1)

Country Link
JP (1) JPS5752150A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63158869A (ja) * 1986-12-23 1988-07-01 Oki Electric Ind Co Ltd 半導体メモリ装置
WO2004036650A1 (en) * 2002-08-05 2004-04-29 Telephus Inc. High frequency semiconductor device and producing the same
DE10320201A1 (de) * 2003-05-07 2004-12-02 Robert Bosch Gmbh Vorrichtung mit einer Halbleiterschaltung

Also Published As

Publication number Publication date
JPS5752150A (en) 1982-03-27

Similar Documents

Publication Publication Date Title
US4992389A (en) Making a self aligned semiconductor device
KR950006472B1 (ko) 반도체기억장치
JPS6321351B2 (ja)
KR960000713B1 (ko) 반도체장치
JPH0648719B2 (ja) 半導体記憶装置
JPS60261165A (ja) Ｍｏｓダイナミツクメモリ素子
JPS60182161A (ja) Ｍｏｓダイナミツクメモリ素子
US4261003A (en) Integrated circuit structures with full dielectric isolation and a novel method for fabrication thereof
JPS6221270B2 (ja)
JPH02246264A (ja) 半導体装置およびその製造方法
US5227319A (en) Method of manufacturing a semiconductor device
JP3340177B2 (ja) 電界効果型トランジスタ
JP2739965B2 (ja) 半導体記憶装置およびその製造方法
JPH0530075B2 (ja)
JP4003981B2 (ja) 半導体装置
JPS5986241A (ja) 半導体装置及びその製造方法
JPH02201965A (ja) 半導体装置およびその製造方法
JPH0548108A (ja) 半導体装置およびその製造方法
JPS60148147A (ja) 半導体装置
JPS613441A (ja) 半導体装置
JPH0517713B2 (ja)
JPS6117154B2 (ja)
JPS6089957A (ja) 相補形半導体装置
JPS5877240A (ja) 半導体装置とその製造方法
JPS6311778B2 (ja)