JPH0517713B2 - - Google Patents
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- JPH0517713B2 JPH0517713B2 JP55160465A JP16046580A JPH0517713B2 JP H0517713 B2 JPH0517713 B2 JP H0517713B2 JP 55160465 A JP55160465 A JP 55160465A JP 16046580 A JP16046580 A JP 16046580A JP H0517713 B2 JPH0517713 B2 JP H0517713B2
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- channel layer
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- 238000009792 diffusion process Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 4
- 108091006146 Channels Proteins 0.000 description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- -1 Boron ions Chemical class 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 238000004506 ultrasonic cleaning Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Description
【発明の詳細な説明】
本発明は二重拡散型MOSFETにおけるバイポ
ーラトランジスタ動作を抑制した構造の電界効果
トランジスタの製造方法に関する。
ーラトランジスタ動作を抑制した構造の電界効果
トランジスタの製造方法に関する。
現在、高電圧、高電流用の素子として、二重拡
散型MOSFETが開発されている。二重拡散型
MOSFETは同一の拡散窓からチヤンネル層とソ
ース領域を形成することによりチヤンネル長を定
めた構造のもので一般的に第１図の構造である。
第１図において、１はＮ型シリコン基板であり、
その表面においてＮ型で高濃度のドレイン拡散層
２とＰ型チヤンネルコンタクト拡散層３を順次形
成し、次いでゲート窓あけ工程を経てゲート酸化
膜４を熱酸化し、この上にポリシリコンゲート電
極５を形成し、図示の如くパターニングしたとき
は、その左端で定まる位置より、チヤンネル層６
とソース領域７をイオン注入または通常の拡散法
で自己整合して形成する。ソース領域８は拡散層
３とソース領域７に接し、ゲート電極９はポリシ
リコン電極５上に設けられており、ドレイン電極
１０は表面側に配置されている。１１は表面酸化
膜である。１２はチヤンネル部分である。
散型MOSFETが開発されている。二重拡散型
MOSFETは同一の拡散窓からチヤンネル層とソ
ース領域を形成することによりチヤンネル長を定
めた構造のもので一般的に第１図の構造である。
第１図において、１はＮ型シリコン基板であり、
その表面においてＮ型で高濃度のドレイン拡散層
２とＰ型チヤンネルコンタクト拡散層３を順次形
成し、次いでゲート窓あけ工程を経てゲート酸化
膜４を熱酸化し、この上にポリシリコンゲート電
極５を形成し、図示の如くパターニングしたとき
は、その左端で定まる位置より、チヤンネル層６
とソース領域７をイオン注入または通常の拡散法
で自己整合して形成する。ソース領域８は拡散層
３とソース領域７に接し、ゲート電極９はポリシ
リコン電極５上に設けられており、ドレイン電極
１０は表面側に配置されている。１１は表面酸化
膜である。１２はチヤンネル部分である。
上記の構造において、高利得を得、かつ高密度
化を進めるためシヨートチヤンネル化をすると、
寄生バイポーラトランジスタが動作し、本来の
MOSFETの動作が損なわれることが判明した。
即ち、この現象は高耐圧、大電流用の素子に多く
見られ、特にインダクタンス等のリアクテイブ負
荷をスイツチする場合に生じることもわかつた。
化を進めるためシヨートチヤンネル化をすると、
寄生バイポーラトランジスタが動作し、本来の
MOSFETの動作が損なわれることが判明した。
即ち、この現象は高耐圧、大電流用の素子に多く
見られ、特にインダクタンス等のリアクテイブ負
荷をスイツチする場合に生じることもわかつた。
この現象はFETをONからOFFに切換えるとき
に生じていることからチヤンネル層６に注入され
たホールがその層抵抗rB′を通して流れる結果、
その電圧降下によつて、チヤンネル層６とソース
領域７の間のPN接合を順バイアスし、ソース領
域７、チヤンネル層６、ドレイン１の間で寄生の
NPNトランジスタを形成する。第２図は第１図
のトランジスタの等価回路を示したもので、１３
が寄生バイポーラトランジスタである。
に生じていることからチヤンネル層６に注入され
たホールがその層抵抗rB′を通して流れる結果、
その電圧降下によつて、チヤンネル層６とソース
領域７の間のPN接合を順バイアスし、ソース領
域７、チヤンネル層６、ドレイン１の間で寄生の
NPNトランジスタを形成する。第２図は第１図
のトランジスタの等価回路を示したもので、１３
が寄生バイポーラトランジスタである。
この寄生トランジスタ効果を抑制するために
は、この層抵抗rB′を小さくすれば良く、このた
めには１）ソース領域７の表面方向長さをせばめ
る。２）チヤンネル層６の濃度を高める。３）チ
ヤンネル層６の拡散深さを深くする等の方法が考
えられる。
は、この層抵抗rB′を小さくすれば良く、このた
めには１）ソース領域７の表面方向長さをせばめ
る。２）チヤンネル層６の濃度を高める。３）チ
ヤンネル層６の拡散深さを深くする等の方法が考
えられる。
上記１）の方法は素子のレイアウト並びにフオ
トプロセスの位置合せ精度上から限界がある。
２）の方法はMOSFETのしきい値電圧を高めて
しまい、しきい値電圧の制御上、チヤンネル層の
濃度の増大には制限があり、該寄生効果の防止は
期待できない。また３）の方法ではシヨートチヤ
ンネル化をはかることは困難である。
トプロセスの位置合せ精度上から限界がある。
２）の方法はMOSFETのしきい値電圧を高めて
しまい、しきい値電圧の制御上、チヤンネル層の
濃度の増大には制限があり、該寄生効果の防止は
期待できない。また３）の方法ではシヨートチヤ
ンネル化をはかることは困難である。
本発明は上記の欠点を解決し得るトランジスタ
構造を提供せんとするものである。
構造を提供せんとするものである。
本発明は、ドレインとなる半導体基板に対して
形成したチヤネル層内にソース領域を重ねて形成
した電界効果トランジスタの製造方法において、
一導電型の半導体基板の所定領域に反対導電型の
チヤネルコンタクト拡散層を形成する工程と、該
半導体基板表面にエツチングレートの異なる多層
構造のマスク層を形成したのち、チヤネル層を形
成するための窓を形成する工程と、該窓を介して
不純物を導入することにより、前記チヤネルコン
タクト拡散層と接し、前記チヤネルコンタクト拡
散層から離間した領域にあつては前記マスク層と
オーバーラツプしてなる反対導電型のチヤネル層
を前記半導体基板表面に形成する工程と、前記マ
スク層のうち、前記オーバーラツプした領域の一
部を前記エツチングレートの差を利用して下層側
のみ除去し、前記マスク層下部に覆われていたチ
ヤネル層の一部を露出する拡大された窓を形成す
る工程と、該拡大された窓を介して不純物を導入
することにより、該チヤネル層内に一導電型のソ
ース領域を形成し、該チヤネル層と該ソース領域
のPN接合と、該チヤネル層と該半導体基板の
PN接合との間隔を深さ方向よりも表面方向にお
いて短くする工程と、半導体基板表面のチヤネル
層上にゲート電極、また該半導体基板表面におい
て、ソース領域及びチヤネルコンタクト拡散層に
導通するようにソース電極を形成する工程とを含
むことを特徴とする。
形成したチヤネル層内にソース領域を重ねて形成
した電界効果トランジスタの製造方法において、
一導電型の半導体基板の所定領域に反対導電型の
チヤネルコンタクト拡散層を形成する工程と、該
半導体基板表面にエツチングレートの異なる多層
構造のマスク層を形成したのち、チヤネル層を形
成するための窓を形成する工程と、該窓を介して
不純物を導入することにより、前記チヤネルコン
タクト拡散層と接し、前記チヤネルコンタクト拡
散層から離間した領域にあつては前記マスク層と
オーバーラツプしてなる反対導電型のチヤネル層
を前記半導体基板表面に形成する工程と、前記マ
スク層のうち、前記オーバーラツプした領域の一
部を前記エツチングレートの差を利用して下層側
のみ除去し、前記マスク層下部に覆われていたチ
ヤネル層の一部を露出する拡大された窓を形成す
る工程と、該拡大された窓を介して不純物を導入
することにより、該チヤネル層内に一導電型のソ
ース領域を形成し、該チヤネル層と該ソース領域
のPN接合と、該チヤネル層と該半導体基板の
PN接合との間隔を深さ方向よりも表面方向にお
いて短くする工程と、半導体基板表面のチヤネル
層上にゲート電極、また該半導体基板表面におい
て、ソース領域及びチヤネルコンタクト拡散層に
導通するようにソース電極を形成する工程とを含
むことを特徴とする。
以下、図面に示した実施例により本発明を詳述
しよう。
しよう。
第３図ａ〜ｆは、Ｎチヤンネル二重拡散型シリ
コンゲートMOSFETの製造過程を示す断面図で
ある。
コンゲートMOSFETの製造過程を示す断面図で
ある。
ａ図では、Ｎ型シリコンウエハー１の表面に熱
酸化法により約1μmのシリコン酸化膜１４を形成
する。通常のフオトプロセスにより、ドレインコ
ンタクト拡散窓をあけ、ガス拡散法によりドレイ
ン拡散層２を形成する。この拡散中、窓あけした
シリコン表面上には約1μmのシリコン酸化膜を生
成させる。
酸化法により約1μmのシリコン酸化膜１４を形成
する。通常のフオトプロセスにより、ドレインコ
ンタクト拡散窓をあけ、ガス拡散法によりドレイ
ン拡散層２を形成する。この拡散中、窓あけした
シリコン表面上には約1μmのシリコン酸化膜を生
成させる。
次いで、同様にしてＰ型のチヤンネルコンタク
ト拡散層３を形成し、同じくその表面には約1μm
のシリコン酸化膜を生成させる。このＮ型拡散と
Ｐ型拡散の順序は逆にしてもよい。
ト拡散層３を形成し、同じくその表面には約1μm
のシリコン酸化膜を生成させる。このＮ型拡散と
Ｐ型拡散の順序は逆にしてもよい。
ｂ図では表面のシリコン酸化膜１４に対し、ゲ
ート窓あけを行なう。このとき、チヤンネルコン
タクト拡散層３上にもシリコン酸化膜１４を残し
ておく。熱酸化法により、5000〜1000オングスト
ロームのシリコン酸化膜１４を生成し、この上に
ポリシリコン１５をモノシランSiH4の熱分解に
よつて約4000オングストロームの厚さに成長させ
る。
ート窓あけを行なう。このとき、チヤンネルコン
タクト拡散層３上にもシリコン酸化膜１４を残し
ておく。熱酸化法により、5000〜1000オングスト
ロームのシリコン酸化膜１４を生成し、この上に
ポリシリコン１５をモノシランSiH4の熱分解に
よつて約4000オングストロームの厚さに成長させ
る。
ｃ図の工程では、二重拡散用窓あけを行なう。
ポリシリコン１５は図示の如くパターニングする
が、ゲート酸化膜１４はエツチングせず残してお
いてもよい。図示の例では、ポリシリコン１５を
マスクとしてゲート酸化膜をエツチングした場合
の例である。
ポリシリコン１５は図示の如くパターニングする
が、ゲート酸化膜１４はエツチングせず残してお
いてもよい。図示の例では、ポリシリコン１５を
マスクとしてゲート酸化膜をエツチングした場合
の例である。
ポリシリコン１５をマスクとして、ボロンのイ
オン注入を行なう。加速エネルギーは例えば、
80KeVで、そのドーズ量は５×1013cm-2とする。
本例では乾燥した不活性雰囲気（例えば窒素）中
でボロンの内部拡散を行ない、約２〜8μmの深さ
とする。このようにして形成したチヤンネル層を
１６にて示す。
オン注入を行なう。加速エネルギーは例えば、
80KeVで、そのドーズ量は５×1013cm-2とする。
本例では乾燥した不活性雰囲気（例えば窒素）中
でボロンの内部拡散を行ない、約２〜8μmの深さ
とする。このようにして形成したチヤンネル層を
１６にて示す。
ｄ図の工程ではポリシリコン１５をマスクとし
て弗酸系エツチング液により、ゲート酸化膜１４
をサイドエツチングする。そのサイドエツチ量は
4000〜7000オングストロームの範囲で選ぶ。
て弗酸系エツチング液により、ゲート酸化膜１４
をサイドエツチングする。そのサイドエツチ量は
4000〜7000オングストロームの範囲で選ぶ。
ｅ図の工程では、通常のPOCl3のガス拡散法を
用いて所望のチヤンネル長（0.5〜1μm）が得ら
れる様に、不純物（燐）のテポジシヨンとドライ
ブイン（ランニング）行なう。ソース拡散層を１
７にて示す。この拡散中、基板とポリシリコンは
酸化される。
用いて所望のチヤンネル長（0.5〜1μm）が得ら
れる様に、不純物（燐）のテポジシヨンとドライ
ブイン（ランニング）行なう。ソース拡散層を１
７にて示す。この拡散中、基板とポリシリコンは
酸化される。
ｆ図の工程において、酸化膜の窓あけ及びエツ
チングを施し、ソース電極１８、ゲート電極１
９、ドレイン電極２０を形成して工程を完了す
る。
チングを施し、ソース電極１８、ゲート電極１
９、ドレイン電極２０を形成して工程を完了す
る。
以上の工程により、チヤンネル層１６を深く形
成した場合でもシヨートチヤンネルのFETが形
成できることが明らかとなつたが、前記の工程は
いくつかの変更が可能である。
成した場合でもシヨートチヤンネルのFETが形
成できることが明らかとなつたが、前記の工程は
いくつかの変更が可能である。
即ち、ｄ図の工程でサイドエツチングを行なつ
たが、このサイドエツチング量が大きいときは、
超音波洗浄における超音波の印加によりサイドエ
ツチでつき出たポリシリコンは除去できるであろ
う。また、サイドエツチングによつて、ソース領
域のシフトを可能としたが、ｃ図の工程後、ｄ図
におけるサイドエツチングではなく、オーバーオ
ールエツチングを行ない、ゲート電極長さをせば
めることも可能で、この方法は、アルミニウムを
ゲートとするFETのプロセスに有効である。同
じく、ｃ図の工程の後、陽極酸化を適用し、ゲー
ト１５の全面酸化により、ゲート１５の電極長さ
を実質的にせばめることも可能である。
たが、このサイドエツチング量が大きいときは、
超音波洗浄における超音波の印加によりサイドエ
ツチでつき出たポリシリコンは除去できるであろ
う。また、サイドエツチングによつて、ソース領
域のシフトを可能としたが、ｃ図の工程後、ｄ図
におけるサイドエツチングではなく、オーバーオ
ールエツチングを行ない、ゲート電極長さをせば
めることも可能で、この方法は、アルミニウムを
ゲートとするFETのプロセスに有効である。同
じく、ｃ図の工程の後、陽極酸化を適用し、ゲー
ト１５の全面酸化により、ゲート１５の電極長さ
を実質的にせばめることも可能である。
第４図はドレインコンタクトをシリコン基板の
背面に設けた他の実施例である。即ち、Ｎ型シリ
コン基板１の下面にN+のドレインコンタクト拡
散層２１が備えられており、従つて表面側にはゲ
ート電極２２とソース電極２３のみ形成すればよ
いので、普通のバイポーラトランジスタと同じパ
ツケージを用いることができる。
背面に設けた他の実施例である。即ち、Ｎ型シリ
コン基板１の下面にN+のドレインコンタクト拡
散層２１が備えられており、従つて表面側にはゲ
ート電極２２とソース電極２３のみ形成すればよ
いので、普通のバイポーラトランジスタと同じパ
ツケージを用いることができる。
本実施例ではチヤンネル層１６を近接させ、最
大使用ドレイン電圧において、チヤンネル層１６
から延びる空乏層が点線２４で示される通り、中
間部で相接する様にしてあり、中間部での表面方
向の電界を相殺させて、電界を弱め、表面での破
壊は防止できる構造となつている。
大使用ドレイン電圧において、チヤンネル層１６
から延びる空乏層が点線２４で示される通り、中
間部で相接する様にしてあり、中間部での表面方
向の電界を相殺させて、電界を弱め、表面での破
壊は防止できる構造となつている。
チヤンネル層１６は近接させたので、ゲート電
極２２は共通にすることができ、この上には絶縁
酸化膜２５を介してソース電極２３をブリツジさ
せることができる。
極２２は共通にすることができ、この上には絶縁
酸化膜２５を介してソース電極２３をブリツジさ
せることができる。
以上に述べた通り、本発明では二重拡散型
FETのチヤンネル層を深く形成した場合でもこ
のチヤンネル層の形成を行なつた窓を拡大してソ
ース領域を形成することにより、自己整合の利点
を保つたまま、ソース領域をシフトすることがで
き、シヨートチヤンネル化を達成でき、この場
合、チヤンネル層は比較的深く形成できるので、
ソース領域の表面における長さの減少にフオトプ
ロセス上の制限があつたとしても、層抵抗rB′の
減少を達成できるから、寄生バイポーラトランジ
スタ効果を抑制できる。従つて、高耐圧、高電流
用FETのスイツチング動作において生じる過大
電流は抑制でき、特性の改善、素子の劣化の防止
が達成できる。
FETのチヤンネル層を深く形成した場合でもこ
のチヤンネル層の形成を行なつた窓を拡大してソ
ース領域を形成することにより、自己整合の利点
を保つたまま、ソース領域をシフトすることがで
き、シヨートチヤンネル化を達成でき、この場
合、チヤンネル層は比較的深く形成できるので、
ソース領域の表面における長さの減少にフオトプ
ロセス上の制限があつたとしても、層抵抗rB′の
減少を達成できるから、寄生バイポーラトランジ
スタ効果を抑制できる。従つて、高耐圧、高電流
用FETのスイツチング動作において生じる過大
電流は抑制でき、特性の改善、素子の劣化の防止
が達成できる。
第１図は従来の二重拡散型MOSFETの断面図
第２図は第１図のFETの寄生効果を考慮した等
価回路図、第８図は本発明の二重拡散型
MOSFETの製造工程を示す断面図、第４図は他
の実施例になるMOSFETの断面図を示す。 図中、１はＮ型シリコン基板、２と２１はドレ
インコンタクト拡散層、３はチヤンネルコンタク
ト拡散層、１４はシリコン酸化膜、１５はポリシ
リコンゲート、１６はチヤンネル層、１７はソー
ス拡散層、１８と２３はソース電極、１９と２２
はゲート電極、２０はドレイン電極を示す。
第２図は第１図のFETの寄生効果を考慮した等
価回路図、第８図は本発明の二重拡散型
MOSFETの製造工程を示す断面図、第４図は他
の実施例になるMOSFETの断面図を示す。 図中、１はＮ型シリコン基板、２と２１はドレ
インコンタクト拡散層、３はチヤンネルコンタク
ト拡散層、１４はシリコン酸化膜、１５はポリシ
リコンゲート、１６はチヤンネル層、１７はソー
ス拡散層、１８と２３はソース電極、１９と２２
はゲート電極、２０はドレイン電極を示す。
Claims (1)
- 【特許請求の範囲】 １ ドレインとなる半導体基板に対して形成した
チヤネル層内にソース領域を重ねて形成した電界
効果トランジスタの製造方法において、 一導電型の半導体基板の所定領域に反対導電型
のチヤネルコンタクト拡散層を形成する工程と、 該半導体基板表面にエツチングレートの異なる
多層構造のマスク層を形成したのち、チヤネル層
を形成するための窓を形成する工程と、 該窓を介して不純物を導入することにより、前
記チヤネルコンタクト拡散層と接し、前記チヤネ
ルコンタクト拡散層から離間した領域にあつては
前記マスク層とオーバーラツプしてなる反対導電
型のチヤネル層を前記半導体基板表面に形成する
工程と、 前記マスク層のうち、前記オーバーラツプした
領域の一部を前記エツチングレートの差を利用し
て下層側のみ除去し、前記マスク層下部に覆われ
ていたチヤネル層の一部を露出する拡大された窓
を形成する工程と、 該拡大された窓を介して不純物を導入すること
により、該チヤネル層内に一導電型のソース領域
を形成し、該チヤネル層と該ソース領域のPN接
合と、該チヤネル層と該半導体基板のPN接合と
の間隔を深さ方向よりも表面方向において短くす
る工程と、 半導体基板表面のチヤネル層上にゲート電極、
また該半導体基板表面において、ソース領域及び
チヤネルコンタクト拡散層に導通するようにソー
ス電極を形成する工程と、 を含むことを特徴とする電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55160465A JPS5784178A (en) | 1980-11-14 | 1980-11-14 | Field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55160465A JPS5784178A (en) | 1980-11-14 | 1980-11-14 | Field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5784178A JPS5784178A (en) | 1982-05-26 |
| JPH0517713B2 true JPH0517713B2 (ja) | 1993-03-09 |
Family
ID=15715525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55160465A Granted JPS5784178A (en) | 1980-11-14 | 1980-11-14 | Field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5784178A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62282465A (ja) * | 1986-03-05 | 1987-12-08 | イクシス・コーポレーション | モノリシツク半導体デバイスおよびその製造方法 |
| JPS6381846A (ja) * | 1986-09-25 | 1988-04-12 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JPH0320453U (ja) * | 1989-07-11 | 1991-02-28 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4938585A (ja) * | 1972-08-10 | 1974-04-10 | ||
| JPS52132684A (en) * | 1976-04-29 | 1977-11-07 | Sony Corp | Insulating gate type field effect transistor |
-
1980
- 1980-11-14 JP JP55160465A patent/JPS5784178A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4938585A (ja) * | 1972-08-10 | 1974-04-10 | ||
| JPS52132684A (en) * | 1976-04-29 | 1977-11-07 | Sony Corp | Insulating gate type field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5784178A (en) | 1982-05-26 |
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