JPH0878685A - Ｓｏｉ−ｍｏｓｆｅｔとその製造方法 - Google Patents
Ｓｏｉ−ｍｏｓｆｅｔとその製造方法Info
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- JPH0878685A JPH0878685A JP21002194A JP21002194A JPH0878685A JP H0878685 A JPH0878685 A JP H0878685A JP 21002194 A JP21002194 A JP 21002194A JP 21002194 A JP21002194 A JP 21002194A JP H0878685 A JPH0878685 A JP H0878685A
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Abstract
(57)【要約】
【目的】 工程増を伴うことなく、ゲート電圧が低いサ
ブスレッショルド領域におけるソース、ドレイン間のリ
ーク電流を低減することができるＳＯＩ−ＭＯＳＦＥＴ
及びその製造方法を提供する。 【構成】 絶縁表面上に形成された第１導電型の半導体
層と、前記半導体層上の所定領域に、ゲート絶縁膜を介
して形成されたゲート電極と、前記ゲート電極を挟む１
対の領域に、前記半導体層の表面から前記絶縁表面に達
するように形成された第１導電型のソース及びドレイン
領域と、前記ソース及びドレイン領域のうち少なくとも
一方の領域に隣接して前記ゲート電極側に形成され、前
記半導体層の表面から前記絶縁表面に達する第１導電型
と反対の第２導電型の張り出し領域とを有する。
ブスレッショルド領域におけるソース、ドレイン間のリ
ーク電流を低減することができるＳＯＩ−ＭＯＳＦＥＴ
及びその製造方法を提供する。 【構成】 絶縁表面上に形成された第１導電型の半導体
層と、前記半導体層上の所定領域に、ゲート絶縁膜を介
して形成されたゲート電極と、前記ゲート電極を挟む１
対の領域に、前記半導体層の表面から前記絶縁表面に達
するように形成された第１導電型のソース及びドレイン
領域と、前記ソース及びドレイン領域のうち少なくとも
一方の領域に隣接して前記ゲート電極側に形成され、前
記半導体層の表面から前記絶縁表面に達する第１導電型
と反対の第２導電型の張り出し領域とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁表面上の活性シリ
コン（ＳＯＩ）層に形成されたＭＯＳＦＥＴ及びその製
造方法に関する。
コン（ＳＯＩ）層に形成されたＭＯＳＦＥＴ及びその製
造方法に関する。
【０００２】
【従来の技術】図６を参照してＳＯＩ層に形成された従
来例によるＭＯＳＦＥＴの構成について説明する。以
下、ＳＯＩ層に形成されたＭＯＳＦＥＴをＳＯＩ−ＭＯ
ＳＦＥＴと呼ぶ。
来例によるＭＯＳＦＥＴの構成について説明する。以
下、ＳＯＩ層に形成されたＭＯＳＦＥＴをＳＯＩ−ＭＯ
ＳＦＥＴと呼ぶ。
【０００３】図６（Ａ）は、ｐチャネル型ＭＯＳＦＥＴ
を示す。シリコン基板５０に酸素イオン注入により埋め
込み酸化膜５１が形成され、その表面にＳＯＩ層が形成
されている。このＳＯＩ層の所定領域に選択酸化により
フィールド酸化膜５２が形成され、活性領域が画定され
ている。
を示す。シリコン基板５０に酸素イオン注入により埋め
込み酸化膜５１が形成され、その表面にＳＯＩ層が形成
されている。このＳＯＩ層の所定領域に選択酸化により
フィールド酸化膜５２が形成され、活性領域が画定され
ている。
【０００４】活性領域の表面上にゲート酸化膜５７を介
してゲート電極５３が形成されている。ゲート電極５３
の両側にはＳＯＩ層表面から埋め込み酸化膜５１の表面
に達するｐ+ 型ソース及びドレイン領域５４ａ、５５ａ
が形成されている。ソース領域５４ａとドレイン領域５
５ａに挟まれたＳＯＩ層部分は、ソース及びドレイン領
域よりも不純物濃度の低いｐ型のチャネル領域５６とさ
れている。
してゲート電極５３が形成されている。ゲート電極５３
の両側にはＳＯＩ層表面から埋め込み酸化膜５１の表面
に達するｐ+ 型ソース及びドレイン領域５４ａ、５５ａ
が形成されている。ソース領域５４ａとドレイン領域５
５ａに挟まれたＳＯＩ層部分は、ソース及びドレイン領
域よりも不純物濃度の低いｐ型のチャネル領域５６とさ
れている。
【０００５】このように、ソース及びドレイン領域が埋
め込み酸化膜の表面に達しており、チャネル領域がソー
ス及びドレイン領域と同一導電型のものをアキュムレー
ションモードＭＯＳＦＥＴ（以下、単にＡＭ−ＭＯＳと
表記する）と呼ぶ。
め込み酸化膜の表面に達しており、チャネル領域がソー
ス及びドレイン領域と同一導電型のものをアキュムレー
ションモードＭＯＳＦＥＴ（以下、単にＡＭ−ＭＯＳと
表記する）と呼ぶ。
【０００６】図６（Ｂ）は、ｎチャネル型ＭＯＳＦＥＴ
を示す。図６（Ａ）のｐ+ 型ソース及びドレイン領域５
４ａ、５５ａの代わりに、ｎ+ 型ソース及びドレイン領
域５４ｂ、５５ｂが形成されており、その他は図６
（Ａ）に示すＳＯＩ−ＭＯＳＦＥＴと同様の構成であ
る。
を示す。図６（Ａ）のｐ+ 型ソース及びドレイン領域５
４ａ、５５ａの代わりに、ｎ+ 型ソース及びドレイン領
域５４ｂ、５５ｂが形成されており、その他は図６
（Ａ）に示すＳＯＩ−ＭＯＳＦＥＴと同様の構成であ
る。
【０００７】このように、ソース及びドレイン領域が埋
め込み酸化膜の表面に達しており、チャネル領域がソー
ス及びドレイン領域と逆導電型のものをインバージョン
モードＭＯＳＦＥＴ（以下、単にＩＭ−ＭＯＳと表記す
る）と呼ぶ。
め込み酸化膜の表面に達しており、チャネル領域がソー
ス及びドレイン領域と逆導電型のものをインバージョン
モードＭＯＳＦＥＴ（以下、単にＩＭ−ＭＯＳと表記す
る）と呼ぶ。
【０００８】同一ＳＯＩ層にｐチャネル及びｎチャネル
のＳＯＩ−ＭＯＳＦＥＴを形成してＣＭＯＳ構成とする
場合には、一方をＡＭ−ＭＯＳ、他方をＩＭ−ＭＯＳと
することが望ましい。一方をＡＭ−ＭＯＳ、他方をＩＭ
−ＭＯＳとすることにより、両導電型のＭＯＳＦＥＴの
チャネル領域を同一導電型とすることができる。例え
ば、図６（Ａ）、（Ｂ）に示すように、ｐチャネル型Ｍ
ＯＳＦＥＴをＡＭ−ＭＯＳ、ｎチャネル型ＭＯＳＦＥＴ
をＩＭ−ＭＯＳとすることにより、両方のＳＯＩ−ＭＯ
ＳＦＥＴのチャネル領域は共にｐ型となる。
のＳＯＩ−ＭＯＳＦＥＴを形成してＣＭＯＳ構成とする
場合には、一方をＡＭ−ＭＯＳ、他方をＩＭ−ＭＯＳと
することが望ましい。一方をＡＭ−ＭＯＳ、他方をＩＭ
−ＭＯＳとすることにより、両導電型のＭＯＳＦＥＴの
チャネル領域を同一導電型とすることができる。例え
ば、図６（Ａ）、（Ｂ）に示すように、ｐチャネル型Ｍ
ＯＳＦＥＴをＡＭ−ＭＯＳ、ｎチャネル型ＭＯＳＦＥＴ
をＩＭ−ＭＯＳとすることにより、両方のＳＯＩ−ＭＯ
ＳＦＥＴのチャネル領域は共にｐ型となる。
【０００９】このため、チャネル領域にそれぞれ異なる
導電型の不純物をドープする必要がなくなり、工程数を
削減することができる。このように２種類のＳＯＩ−Ｍ
ＯＳＦＥＴのチャネル領域を同一導電型とすることによ
り、ウェルを形成する必要がないというＳＯＩ−ＭＯＳ
ＦＥＴの利点を生かすことができる。
導電型の不純物をドープする必要がなくなり、工程数を
削減することができる。このように２種類のＳＯＩ−Ｍ
ＯＳＦＥＴのチャネル領域を同一導電型とすることによ
り、ウェルを形成する必要がないというＳＯＩ−ＭＯＳ
ＦＥＴの利点を生かすことができる。
【００１０】通常のバルク型ＭＯＳＦＥＴにおいて、チ
ャネル領域とソース及びドレイン領域を同一導電型にす
ると、ドレインからウェルコンタクト、ドレインから基
板の背面コンタクトあるいはドレインから同一ウェル内
に形成された他のＭＯＳＦＥＴに電流が流れてしまうた
め、トランジスタ動作をしない。ＳＯＩ層に形成するＡ
Ｍ−ＭＯＳでは、ウェルが形成されないため、チャネル
領域がソース及びドレイン領域と同一導電型であっても
トランジスタとして機能する。
ャネル領域とソース及びドレイン領域を同一導電型にす
ると、ドレインからウェルコンタクト、ドレインから基
板の背面コンタクトあるいはドレインから同一ウェル内
に形成された他のＭＯＳＦＥＴに電流が流れてしまうた
め、トランジスタ動作をしない。ＳＯＩ層に形成するＡ
Ｍ−ＭＯＳでは、ウェルが形成されないため、チャネル
領域がソース及びドレイン領域と同一導電型であっても
トランジスタとして機能する。
【００１１】
【発明が解決しようとする課題】図６（Ａ）に示すｐチ
ャネルＡＭ−ＭＯＳでは、ゲート電極５３にバイアス電
圧を印加すると、チャネル領域５６の表面に蓄積層が形
成され、チャネル電流が流れる。しかし、ゲート電極５
３にバイアス電圧を印加しない状態であってもチャネル
領域５６の深い部分をリーク電流が流れる。このため、
ゲート電圧が低いサブスレッショルド領域においても比
較的大きなリーク電流が流れる。これは、ソース領域５
４ａとドレイン領域５５ａの間に生ずる電界に応じてチ
ャネル領域５６を抵抗体として電流が流れるためであ
る。
ャネルＡＭ−ＭＯＳでは、ゲート電極５３にバイアス電
圧を印加すると、チャネル領域５６の表面に蓄積層が形
成され、チャネル電流が流れる。しかし、ゲート電極５
３にバイアス電圧を印加しない状態であってもチャネル
領域５６の深い部分をリーク電流が流れる。このため、
ゲート電圧が低いサブスレッショルド領域においても比
較的大きなリーク電流が流れる。これは、ソース領域５
４ａとドレイン領域５５ａの間に生ずる電界に応じてチ
ャネル領域５６を抵抗体として電流が流れるためであ
る。
【００１２】ＳＯＩ層が厚くなればゲート電圧による電
界の影響がチャネル領域５６の深い部分で弱まるため、
リーク電流が流れやすくなる。このリーク電流のため、
スタンバイ時の消費電流が増大する。
界の影響がチャネル領域５６の深い部分で弱まるため、
リーク電流が流れやすくなる。このリーク電流のため、
スタンバイ時の消費電流が増大する。
【００１３】また、ゲート電極５３がｎ+ 型のときは、
しきい値電圧を適当な値に調整するためにチャネル領域
５６にｐ型不純物であるボロン（Ｂ）をドープする。こ
のため、ソースとドレイン間の抵抗がますます低下し、
リーク電流が増大する。
しきい値電圧を適当な値に調整するためにチャネル領域
５６にｐ型不純物であるボロン（Ｂ）をドープする。こ
のため、ソースとドレイン間の抵抗がますます低下し、
リーク電流が増大する。
【００１４】本発明の目的は、工程増を伴うことなく、
ゲート電圧が低いサブスレッショルド領域におけるソー
ス、ドレイン間のリーク電流を低減することができるＳ
ＯＩ−ＭＯＳＦＥＴ及びその製造方法を提供することで
ある。
ゲート電圧が低いサブスレッショルド領域におけるソー
ス、ドレイン間のリーク電流を低減することができるＳ
ＯＩ−ＭＯＳＦＥＴ及びその製造方法を提供することで
ある。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
絶縁表面上に形成された第１導電型の半導体層と、前記
半導体層上の所定領域に、ゲート絶縁膜を介して形成さ
れたゲート電極と、前記ゲート電極を挟む１対の領域
に、前記半導体層の表面から前記絶縁表面に達するよう
に形成された第１導電型のソース及びドレイン領域と、
前記ソース及びドレイン領域のうち少なくとも一方の領
域に隣接して前記ゲート電極側に形成され、前記半導体
層の表面から前記絶縁表面に達する第１導電型と反対の
第２導電型の張り出し領域とを有する。
絶縁表面上に形成された第１導電型の半導体層と、前記
半導体層上の所定領域に、ゲート絶縁膜を介して形成さ
れたゲート電極と、前記ゲート電極を挟む１対の領域
に、前記半導体層の表面から前記絶縁表面に達するよう
に形成された第１導電型のソース及びドレイン領域と、
前記ソース及びドレイン領域のうち少なくとも一方の領
域に隣接して前記ゲート電極側に形成され、前記半導体
層の表面から前記絶縁表面に達する第１導電型と反対の
第２導電型の張り出し領域とを有する。
【００１６】さらに、前記半導体層上の他の領域に、ゲ
ート絶縁膜を介して形成された他のゲート電極と、前記
他のゲート電極を挟む１対の領域に、前記半導体層の表
面から前記絶縁表面に達するように形成された第２導電
型の他のソース及びドレイン領域と、前記他のソース及
びドレイン領域に隣接して前記他のゲート電極側に形成
され、前記半導体層の表面から前記絶縁表面に達し、前
記他のソース及びドレイン領域よりもキャリア濃度の低
い第２導電型の領域とを設けてもよい。
ート絶縁膜を介して形成された他のゲート電極と、前記
他のゲート電極を挟む１対の領域に、前記半導体層の表
面から前記絶縁表面に達するように形成された第２導電
型の他のソース及びドレイン領域と、前記他のソース及
びドレイン領域に隣接して前記他のゲート電極側に形成
され、前記半導体層の表面から前記絶縁表面に達し、前
記他のソース及びドレイン領域よりもキャリア濃度の低
い第２導電型の領域とを設けてもよい。
【００１７】本発明の半導体装置の製造方法は、絶縁表
面上に第１導電型の半導体層が形成された基板を準備す
る工程と、前記半導体層の表面にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上の所定領域に、ゲート電
極を形成するゲート電極形成工程と、前記ゲート電極を
挟む１対の領域の少なくとも一方の領域に、少なくとも
前記ゲート電極をマスクとして前記半導体層内に前記第
１導電型と反対の第２導電型の不純物を導入し、前記半
導体層表面から前記絶縁表面まで達し、前記ゲート電極
の端部から所定の長さだけ前記ゲート電極下方に入り込
んだ第２導電型の張り出し領域を形成する張り出し領域
形成工程と、前記ゲート電極を挟む１対の領域に、前記
ゲート電極をマスクとして前記半導体層内に第１導電型
の不純物を導入し、前記半導体層表面から前記絶縁表面
まで達し、前記ゲート電極の端部から前記所定の長さよ
りも短い長さだけ前記ゲート電極下方に入り込んだ、あ
るいはゲート電極側の端部が前記ゲート電極の端部とほ
ぼ一致した第１導電型のソース及びドレイン領域を形成
するソース及びドレイン領域形成工程とを含む。
面上に第１導電型の半導体層が形成された基板を準備す
る工程と、前記半導体層の表面にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上の所定領域に、ゲート電
極を形成するゲート電極形成工程と、前記ゲート電極を
挟む１対の領域の少なくとも一方の領域に、少なくとも
前記ゲート電極をマスクとして前記半導体層内に前記第
１導電型と反対の第２導電型の不純物を導入し、前記半
導体層表面から前記絶縁表面まで達し、前記ゲート電極
の端部から所定の長さだけ前記ゲート電極下方に入り込
んだ第２導電型の張り出し領域を形成する張り出し領域
形成工程と、前記ゲート電極を挟む１対の領域に、前記
ゲート電極をマスクとして前記半導体層内に第１導電型
の不純物を導入し、前記半導体層表面から前記絶縁表面
まで達し、前記ゲート電極の端部から前記所定の長さよ
りも短い長さだけ前記ゲート電極下方に入り込んだ、あ
るいはゲート電極側の端部が前記ゲート電極の端部とほ
ぼ一致した第１導電型のソース及びドレイン領域を形成
するソース及びドレイン領域形成工程とを含む。
【００１８】前記張り出し領域形成工程の後、前記ソー
ス及びドレイン領域形成工程の前に、前記ゲート電極の
側壁にサイドウォールを形成する工程を実施し、前記ソ
ース及びドレイン領域形成工程で、前記サイドウォール
もマスクとして前記第１導電型の不純物を導入してもよ
い。
ス及びドレイン領域形成工程の前に、前記ゲート電極の
側壁にサイドウォールを形成する工程を実施し、前記ソ
ース及びドレイン領域形成工程で、前記サイドウォール
もマスクとして前記第１導電型の不純物を導入してもよ
い。
【００１９】前記ゲート電極形成工程で、前記ゲート電
極と同時に他のゲート電極を形成し、前記張り出し領域
形成工程で、前記一方の領域に不純物を導入すると同時
に、前記他のゲート電極を挟む１対の領域に、前記他の
ゲート電極をマスクとして前記半導体層内に第２導電型
の不純物を導入し、前記半導体層表面から前記絶縁表面
まで達し、前記他のゲート電極の端部から所定の長さだ
け前記ゲート電極下方に入り込んだ領域を形成し、前記
ソース及びドレイン領域形成工程で、前記ゲート電極を
挟む１対の領域に不純物を導入する時に、前記他のゲー
ト電極を挟む１対の領域をマスクし、前記張り出し領域
形成工程の後、前記ゲート電極を挟む１対の領域をマス
クして、前記他のゲート電極を挟む１対の領域に、前記
他のゲート電極をマスクとして前記半導体層内に第２導
電型の不純物を導入し、前記半導体層表面から前記絶縁
表面まで達し、前記他のゲート電極の端部から前記所定
の長さよりも短い長さだけ前記他のゲート電極下方に入
り込んだ、あるいは他のゲート電極側の端部が前記他の
ゲート電極の端部とほぼ一致した第２導電型の他のソー
ス及びドレイン領域を形成する他のソース及びドレイン
領域形成工程実施してもよい。
極と同時に他のゲート電極を形成し、前記張り出し領域
形成工程で、前記一方の領域に不純物を導入すると同時
に、前記他のゲート電極を挟む１対の領域に、前記他の
ゲート電極をマスクとして前記半導体層内に第２導電型
の不純物を導入し、前記半導体層表面から前記絶縁表面
まで達し、前記他のゲート電極の端部から所定の長さだ
け前記ゲート電極下方に入り込んだ領域を形成し、前記
ソース及びドレイン領域形成工程で、前記ゲート電極を
挟む１対の領域に不純物を導入する時に、前記他のゲー
ト電極を挟む１対の領域をマスクし、前記張り出し領域
形成工程の後、前記ゲート電極を挟む１対の領域をマス
クして、前記他のゲート電極を挟む１対の領域に、前記
他のゲート電極をマスクとして前記半導体層内に第２導
電型の不純物を導入し、前記半導体層表面から前記絶縁
表面まで達し、前記他のゲート電極の端部から前記所定
の長さよりも短い長さだけ前記他のゲート電極下方に入
り込んだ、あるいは他のゲート電極側の端部が前記他の
ゲート電極の端部とほぼ一致した第２導電型の他のソー
ス及びドレイン領域を形成する他のソース及びドレイン
領域形成工程実施してもよい。
【００２０】
【作用】相互に同一導電型のソース領域とチャネル領域
との間に形成された反対導電型の張り出し領域は、キャ
リアに対してポテンシャル障壁を形成する。このため、
チャネル領域を単に抵抗体として、ソース及びドレイン
領域間に流れるリーク電流を防止することができる。
との間に形成された反対導電型の張り出し領域は、キャ
リアに対してポテンシャル障壁を形成する。このため、
チャネル領域を単に抵抗体として、ソース及びドレイン
領域間に流れるリーク電流を防止することができる。
【００２１】ＣＭＯＳ構成において、この張り出し領域
を、他の導電型チャネルＭＯＳＦＥＴのＤＤＤ構造の低
濃度領域と同時に形成することにより、工程増を伴うこ
となく、形成することができる。
を、他の導電型チャネルＭＯＳＦＥＴのＤＤＤ構造の低
濃度領域と同時に形成することにより、工程増を伴うこ
となく、形成することができる。
【００２２】ゲート電極をマスクとして張り出し領域形
成用の不純物を導入し、その後、ゲート電極にサイドウ
ォールを形成してソース及びドレイン領域形成用の不純
物を導入することにより、ソース及びドレイン領域とゲ
ート電極との重なりの長さを短くすることができる。こ
のため、寄生容量を低減することができる。
成用の不純物を導入し、その後、ゲート電極にサイドウ
ォールを形成してソース及びドレイン領域形成用の不純
物を導入することにより、ソース及びドレイン領域とゲ
ート電極との重なりの長さを短くすることができる。こ
のため、寄生容量を低減することができる。
【００２３】
【実施例】図１を参照して、ｐチャネル型ＳＯＩ−ＭＯ
ＳＦＥＴを例にとり、本発明の実施例によるＳＯＩ−Ｍ
ＯＳＦＥＴの製造方法について説明する。
ＳＦＥＴを例にとり、本発明の実施例によるＳＯＩ−Ｍ
ＯＳＦＥＴの製造方法について説明する。
【００２４】図１（Ａ）に示すようなＳＩＭＯＸ基板を
準備する。ＳＩＭＯＸ基板は、支持基板１、厚さ０．４
μｍの埋め込み酸化膜２及び厚さ０．１μｍのＳＯＩ層
３から構成されている。ＳＯＩ層３は、（１００）面が
表出した抵抗率１０Ωｃｍのｐ型シリコン層である。
準備する。ＳＩＭＯＸ基板は、支持基板１、厚さ０．４
μｍの埋め込み酸化膜２及び厚さ０．１μｍのＳＯＩ層
３から構成されている。ＳＯＩ層３は、（１００）面が
表出した抵抗率１０Ωｃｍのｐ型シリコン層である。
【００２５】図１（Ｂ）は、ゲート電極形成までの工程
を示す。ＳＯＩ層３を選択酸化して厚さ約０．２μｍの
フィールド酸化膜４を形成し、活性領域を画定する。フ
ィールド酸化膜４は、基板温度９００℃でＳＯＩ層３を
ウェット酸化して形成する。次に、活性領域表面を基板
温度１０５０℃でドライ酸化し、厚さ１０ｎｍのゲート
酸化膜５を形成する。
を示す。ＳＯＩ層３を選択酸化して厚さ約０．２μｍの
フィールド酸化膜４を形成し、活性領域を画定する。フ
ィールド酸化膜４は、基板温度９００℃でＳＯＩ層３を
ウェット酸化して形成する。次に、活性領域表面を基板
温度１０５０℃でドライ酸化し、厚さ１０ｎｍのゲート
酸化膜５を形成する。
【００２６】ＣＶＤにより厚さ２５０ｎｍのポリシリコ
ン膜を堆積する。このポリシリコン膜に加速エネルギ３
０ｋｅＶ、ドーズ量４×１０15ｃｍ-2の条件でＢ+ イオ
ンをイオン注入する。ゲート長が３５０ｎｍになるよう
にパターニングしてゲート電極６を形成する。ゲート電
極６は、ｐ型になる。
ン膜を堆積する。このポリシリコン膜に加速エネルギ３
０ｋｅＶ、ドーズ量４×１０15ｃｍ-2の条件でＢ+ イオ
ンをイオン注入する。ゲート長が３５０ｎｍになるよう
にパターニングしてゲート電極６を形成する。ゲート電
極６は、ｐ型になる。
【００２７】図１（Ｃ）は、ｎ型張り出し領域を形成す
るまでの工程を示す。ゲート電極６をマスクとして加速
エネルギ５０ｋｅＶ、ドーズ量２×１０12ｃｍ-2の条件
でＰ + イオンをイオン注入する。窒素雰囲気中で温度を
９００℃として３０分間の熱処理を行い、イオン注入さ
れたＰを拡散するとともに活性化し、ｎ型張り出し領域
７、８を形成する。ｎ型張り出し領域７と８に挟まれた
領域にはｐ型のチャネル領域９が形成される。
るまでの工程を示す。ゲート電極６をマスクとして加速
エネルギ５０ｋｅＶ、ドーズ量２×１０12ｃｍ-2の条件
でＰ + イオンをイオン注入する。窒素雰囲気中で温度を
９００℃として３０分間の熱処理を行い、イオン注入さ
れたＰを拡散するとともに活性化し、ｎ型張り出し領域
７、８を形成する。ｎ型張り出し領域７と８に挟まれた
領域にはｐ型のチャネル領域９が形成される。
【００２８】Ｐは、ＳＯＩ層内の深さ方向に拡散するた
め、ＳＯＩ層３の全厚さがｎ型張り出し領域７、８とな
る。また、Ｐは、横方向にも拡散するため、ｎ型張り出
し領域７、８は、ゲート電極６の端部からその下にもぐ
り込むように形成される。上記熱処理の条件では、ゲー
ト電極下部へのもぐり込みの長さは約７０ｎｍとなる。
め、ＳＯＩ層３の全厚さがｎ型張り出し領域７、８とな
る。また、Ｐは、横方向にも拡散するため、ｎ型張り出
し領域７、８は、ゲート電極６の端部からその下にもぐ
り込むように形成される。上記熱処理の条件では、ゲー
ト電極下部へのもぐり込みの長さは約７０ｎｍとなる。
【００２９】図１（Ｄ）は、ソース及びドレイン領域形
成までの工程を示す。ゲート電極６をマスクとして加速
エネルギ５０ｋｅＶ、ドーズ量４×１０15ｃｍ-2の条件
でＢ + イオンをイオン注入する。窒素雰囲気中で温度を
８５０℃として１０分間の熱処理を行い、イオン注入さ
れたＢを活性化し、ソース及びドレイン領域１０、１１
を形成する。
成までの工程を示す。ゲート電極６をマスクとして加速
エネルギ５０ｋｅＶ、ドーズ量４×１０15ｃｍ-2の条件
でＢ + イオンをイオン注入する。窒素雰囲気中で温度を
８５０℃として１０分間の熱処理を行い、イオン注入さ
れたＢを活性化し、ソース及びドレイン領域１０、１１
を形成する。
【００３０】Ｂは、ＳＯＩ層内の深さ方向に拡散するた
め、ｎ型張り出し領域７、８と同様にＳＯＩ層３の全厚
さがソース及びドレイン領域１０、１１となる。また、
Ｂは横方向にも拡散するが、熱処理の条件の相違によ
り、その長さは図１（Ｃ）の熱処理工程でＰが横方向に
拡散する長さよりも短い。このため、ソース及びドレイ
ン領域１０、１１のチャネル領域側に、それぞれ図１
（Ｃ）の工程で形成されたｎ型張り出し領域７、８が残
存する。
め、ｎ型張り出し領域７、８と同様にＳＯＩ層３の全厚
さがソース及びドレイン領域１０、１１となる。また、
Ｂは横方向にも拡散するが、熱処理の条件の相違によ
り、その長さは図１（Ｃ）の熱処理工程でＰが横方向に
拡散する長さよりも短い。このため、ソース及びドレイ
ン領域１０、１１のチャネル領域側に、それぞれ図１
（Ｃ）の工程で形成されたｎ型張り出し領域７、８が残
存する。
【００３１】図１（Ｅ）は、ゲート電極、ソース及びド
レイン領域に接続される配線を形成するまでの工程を示
す。ソース及びドレイン領域１０、１１を形成後、基板
温度を９００℃としてドライ酸化により厚さ１５ｎｍの
酸化膜を形成する。この酸化膜上にＣＶＤにより厚さ５
００ｎｍのＢＰＳＧ（ボロンリンシリケートガラス）膜
を堆積し、層間絶縁膜１２を形成する。ＢＰＳＧ膜下の
酸化膜は、ＢＰＳＧ膜中のＢ、ＰのＳＯＩ層３内への拡
散を防止する機能を有する。
レイン領域に接続される配線を形成するまでの工程を示
す。ソース及びドレイン領域１０、１１を形成後、基板
温度を９００℃としてドライ酸化により厚さ１５ｎｍの
酸化膜を形成する。この酸化膜上にＣＶＤにより厚さ５
００ｎｍのＢＰＳＧ（ボロンリンシリケートガラス）膜
を堆積し、層間絶縁膜１２を形成する。ＢＰＳＧ膜下の
酸化膜は、ＢＰＳＧ膜中のＢ、ＰのＳＯＩ層３内への拡
散を防止する機能を有する。
【００３２】層間絶縁膜１２の所定領域にＲＩＥ（リア
クティブイオンエッチング）によりコンタクトホールを
開口する。図では、ゲート電極６、ソース及びドレイン
領域１０、１１上にコンタクトホールを設けた場合を示
している。
クティブイオンエッチング）によりコンタクトホールを
開口する。図では、ゲート電極６、ソース及びドレイン
領域１０、１１上にコンタクトホールを設けた場合を示
している。
【００３３】次に、厚さ３０ｎｍのＴｉ層と厚さ１５０
ｎｍのＴｉＮ層がこの順番に積層されたバリアメタル層
を形成する。続いて、厚さ５００ｎｍのＡｌ−Ｃｕ−Ｔ
ｉ合金層を堆積する。Ａｌ−Ｃｕ−Ｔｉ合金層及びバリ
アメタル層をパターニングして配線１４を形成する。配
線１４を形成後、図には示さない厚さ７００ｎｍのＳｉ
ＯＮカバー膜を堆積する。
ｎｍのＴｉＮ層がこの順番に積層されたバリアメタル層
を形成する。続いて、厚さ５００ｎｍのＡｌ−Ｃｕ−Ｔ
ｉ合金層を堆積する。Ａｌ−Ｃｕ−Ｔｉ合金層及びバリ
アメタル層をパターニングして配線１４を形成する。配
線１４を形成後、図には示さない厚さ７００ｎｍのＳｉ
ＯＮカバー膜を堆積する。
【００３４】図１（Ｅ）に示すＳＯＩ−ＭＯＳＦＥＴで
は、ソース領域１０とチャネル領域９との間にｎ型張り
出し領域７が形成されている。ｎ型張り出し領域７は、
正孔に対してポテンシャル障壁を形成するため、サブス
レッショルド領域におけるリーク電流を低減することが
できる。
は、ソース領域１０とチャネル領域９との間にｎ型張り
出し領域７が形成されている。ｎ型張り出し領域７は、
正孔に対してポテンシャル障壁を形成するため、サブス
レッショルド領域におけるリーク電流を低減することが
できる。
【００３５】図２は、図１（Ｅ）に示すＳＯＩ−ＭＯＳ
ＦＥＴの等価回路を示す。ｎ型張り出し領域７、８の表
面に反転層が形成されると、チャネルが形成され電流が
流れる。従って、ｎ型張り出し領域７、８の部分はＩＭ
−ＭＯＳを構成する。従って、図１（Ｅ）に示すＳＯＩ
−ＭＯＳＦＥＴは、ＩＭ−ＭＯＳ２１、ＡＭ−ＭＯＳ２
２及びＩＭ−ＭＯＳ２３がこの順番に直列に接続された
回路と考えることができる。これら３つのトランジスタ
のゲート電極は共通である。
ＦＥＴの等価回路を示す。ｎ型張り出し領域７、８の表
面に反転層が形成されると、チャネルが形成され電流が
流れる。従って、ｎ型張り出し領域７、８の部分はＩＭ
−ＭＯＳを構成する。従って、図１（Ｅ）に示すＳＯＩ
−ＭＯＳＦＥＴは、ＩＭ−ＭＯＳ２１、ＡＭ−ＭＯＳ２
２及びＩＭ−ＭＯＳ２３がこの順番に直列に接続された
回路と考えることができる。これら３つのトランジスタ
のゲート電極は共通である。
【００３６】チャネル領域９の不純物濃度を十分高くし
てＡＭ−ＭＯＳ２２のしきい値電圧を十分低く（例え
ば、０．１Ｖ程度）すれば、ＩＭ−ＭＯＳ２１、２３と
ＡＭ−ＭＯＳ２２の直列回路のしきい値電圧は事実上Ｉ
Ｍ−ＭＯＳ２１、２３のしきい値電圧により決定され
る。
てＡＭ−ＭＯＳ２２のしきい値電圧を十分低く（例え
ば、０．１Ｖ程度）すれば、ＩＭ−ＭＯＳ２１、２３と
ＡＭ−ＭＯＳ２２の直列回路のしきい値電圧は事実上Ｉ
Ｍ−ＭＯＳ２１、２３のしきい値電圧により決定され
る。
【００３７】ＩＭ−ＭＯＳ２１、２３のしきい値電圧
は、ｎ型張り出し領域７、８の不純物濃度により決ま
る。従って、ｎ型張り出し領域７、８の不純物濃度を制
御することにより、ＳＯＩＭＯＳＦＥＴのしきい値電圧
を所望の値に設定することができる。
は、ｎ型張り出し領域７、８の不純物濃度により決ま
る。従って、ｎ型張り出し領域７、８の不純物濃度を制
御することにより、ＳＯＩＭＯＳＦＥＴのしきい値電圧
を所望の値に設定することができる。
【００３８】上記実施例では、図１（Ｃ）の工程でｎ型
張り出し領域７、８形成用のＰをイオン注入した後、図
１（Ｄ）の工程でソース及びドレイン領域１０、１１形
成用のＢをイオン注入する前に熱処理を行うことによ
り、ＰをＢよりも広く拡散させてｎ型張り出し領域７、
８が形成されるようにしたが、その他の方法によりｎ型
張り出し領域７、８を形成してもよい。
張り出し領域７、８形成用のＰをイオン注入した後、図
１（Ｄ）の工程でソース及びドレイン領域１０、１１形
成用のＢをイオン注入する前に熱処理を行うことによ
り、ＰをＢよりも広く拡散させてｎ型張り出し領域７、
８が形成されるようにしたが、その他の方法によりｎ型
張り出し領域７、８を形成してもよい。
【００３９】例えば、図１（Ｃ）の工程で、Ｐを斜め方
向からイオン注入し、ゲート電極６の下にＰが注入され
るようにしてもよい。この場合、ゲート電極のソース側
端部の下に入り込む張り出し領域が形成できればよい。
また、ｎ型張り出し領域７、８形成用の不純物としてソ
ース及びドレイン領域１０、１１形成用の不純物よりも
拡散係数の大きいものを使用してもよい。拡散係数の差
により、ｎ型張り出し領域形成用の不純物の方がより広
く拡散するため、ｎ型張り出し領域７、８を形成するこ
とができる。
向からイオン注入し、ゲート電極６の下にＰが注入され
るようにしてもよい。この場合、ゲート電極のソース側
端部の下に入り込む張り出し領域が形成できればよい。
また、ｎ型張り出し領域７、８形成用の不純物としてソ
ース及びドレイン領域１０、１１形成用の不純物よりも
拡散係数の大きいものを使用してもよい。拡散係数の差
により、ｎ型張り出し領域形成用の不純物の方がより広
く拡散するため、ｎ型張り出し領域７、８を形成するこ
とができる。
【００４０】次に、図３を参照してｎ型張り出し領域
７、８を形成するためにサイドウォールを利用する方法
について説明する。図３に示すように、ｎ型張り出し領
域７、８形成用のＰをイオン注入する工程（図１
（Ｃ））の後、熱処理を行うことなく、ゲート電極６の
側壁にサイドウォール１５を形成する。サイドウォール
１５は、基板全面に減圧ＣＶＤ等により等方的にＳｉＯ
2 膜を形成し、このＳｉＯ2 膜をＲＩＥ等により異方性
エッチングして形成する。
７、８を形成するためにサイドウォールを利用する方法
について説明する。図３に示すように、ｎ型張り出し領
域７、８形成用のＰをイオン注入する工程（図１
（Ｃ））の後、熱処理を行うことなく、ゲート電極６の
側壁にサイドウォール１５を形成する。サイドウォール
１５は、基板全面に減圧ＣＶＤ等により等方的にＳｉＯ
2 膜を形成し、このＳｉＯ2 膜をＲＩＥ等により異方性
エッチングして形成する。
【００４１】次に、ゲート電極６及びサイドウォール１
５をマスクとしてソース及びドレイン領域形成用のＢを
イオン注入する。Ｂのイオン注入は、図１（Ｄ）で説明
したＢのイオン注入と同様の条件で行う。サイドウォー
ル１５の下のＳＯＩ層には、Ｐのみが注入されている。
５をマスクとしてソース及びドレイン領域形成用のＢを
イオン注入する。Ｂのイオン注入は、図１（Ｄ）で説明
したＢのイオン注入と同様の条件で行う。サイドウォー
ル１５の下のＳＯＩ層には、Ｐのみが注入されている。
【００４２】熱処理を行い、Ｐ及びＢを活性化してｎ型
張り出し領域７、８、ソース及びドレイン領域１０、１
１を形成する。Ｂが横方向に拡散してソース及びドレイ
ン領域１０、１１の先端がゲート電極６の端部まで達す
るようにする。このとき、Ｐはソース及びドレイン領域
１０、１１の先端よりもさらにチャネル領域９側に拡散
するため、ソース及びドレイン領域１０、１１に隣接し
てｎ型張り出し領域７、８が形成される。
張り出し領域７、８、ソース及びドレイン領域１０、１
１を形成する。Ｂが横方向に拡散してソース及びドレイ
ン領域１０、１１の先端がゲート電極６の端部まで達す
るようにする。このとき、Ｐはソース及びドレイン領域
１０、１１の先端よりもさらにチャネル領域９側に拡散
するため、ソース及びドレイン領域１０、１１に隣接し
てｎ型張り出し領域７、８が形成される。
【００４３】図３に示す方法によると、ゲート電極６と
ソース及びドレイン領域１０、１１が重なる長さを短く
することができるため、ゲートとドレイン間の寄生容量
を低減することができる。このため、高速動作が可能に
なる。
ソース及びドレイン領域１０、１１が重なる長さを短く
することができるため、ゲートとドレイン間の寄生容量
を低減することができる。このため、高速動作が可能に
なる。
【００４４】次に、図４を参照して他の実施例によるＡ
Ｍ−ＭＯＳの構成例について説明する。図４に示すよう
に、正孔に対してポテンシャル障壁として働くｎ型張り
出し領域がソース領域１０とチャネル領域９との間にの
み形成されており、ドレイン領域１１側には形成されて
いない。その他の構成は、図１（Ｄ）に示すＳＯＩ−Ｍ
ＯＳＦＥＴと同様である。
Ｍ−ＭＯＳの構成例について説明する。図４に示すよう
に、正孔に対してポテンシャル障壁として働くｎ型張り
出し領域がソース領域１０とチャネル領域９との間にの
み形成されており、ドレイン領域１１側には形成されて
いない。その他の構成は、図１（Ｄ）に示すＳＯＩ−Ｍ
ＯＳＦＥＴと同様である。
【００４５】図４に示す構造は、図１（Ｃ）で説明した
Ｐをイオン注入する工程で、ドレイン領域の表面をレジ
ストパターンでマスクしておくことにより形成される。
このように、ドレイン領域側のｐｎ接合をなくすことに
より、ドレイン寄生容量の低減が期待できる。また、図
２に示す等価回路において、ＩＭ−ＭＯＳが１個のみと
なるため、しきい値電圧の制御が容易になるという効果
も期待できる。
Ｐをイオン注入する工程で、ドレイン領域の表面をレジ
ストパターンでマスクしておくことにより形成される。
このように、ドレイン領域側のｐｎ接合をなくすことに
より、ドレイン寄生容量の低減が期待できる。また、図
２に示す等価回路において、ＩＭ−ＭＯＳが１個のみと
なるため、しきい値電圧の制御が容易になるという効果
も期待できる。
【００４６】次に、図５を参照してＳＯＩ−ＭＯＳＦＥ
ＴによりＣＭＯＳを構成する方法について説明する。図
５（Ａ）に示すようなＳＩＭＯＸ基板を準備する。ＳＩ
ＭＯＸ基板は、支持基板１、埋め込み酸化膜２及びＳＯ
Ｉ層３からなり、図１（Ａ）に示すＳＩＭＯＸ基板と同
様のものである。
ＴによりＣＭＯＳを構成する方法について説明する。図
５（Ａ）に示すようなＳＩＭＯＸ基板を準備する。ＳＩ
ＭＯＸ基板は、支持基板１、埋め込み酸化膜２及びＳＯ
Ｉ層３からなり、図１（Ａ）に示すＳＩＭＯＸ基板と同
様のものである。
【００４７】図５（Ｂ）は、フィールド酸化膜形成まで
の工程を示す。ＳＯＩ層３を選択酸化して厚さ約０．２
μｍのフィールド酸化膜４を形成し、ｎチャネル型ＳＯ
Ｉ−ＭＯＳＦＥＴ形成用の活性領域３１とｐチャネル型
ＳＯＩ−ＭＯＳＦＥＴ形成用の活性領域３０を画定す
る。フィールド酸化膜４は、図１（Ｂ）で説明した方法
と同様の方法で形成する。
の工程を示す。ＳＯＩ層３を選択酸化して厚さ約０．２
μｍのフィールド酸化膜４を形成し、ｎチャネル型ＳＯ
Ｉ−ＭＯＳＦＥＴ形成用の活性領域３１とｐチャネル型
ＳＯＩ−ＭＯＳＦＥＴ形成用の活性領域３０を画定す
る。フィールド酸化膜４は、図１（Ｂ）で説明した方法
と同様の方法で形成する。
【００４８】図５（Ｃ）は、ゲート電極及びｎ型張り出
し領域形成までの工程を示す。図１（Ｂ）で説明した方
法と同様の方法で、活性領域３０、３１の表面にゲート
酸化膜５を形成し、ゲート酸化膜５の上にｐ型のポリシ
リコンからなるゲート電極６ａ、６ｂを形成する。
し領域形成までの工程を示す。図１（Ｂ）で説明した方
法と同様の方法で、活性領域３０、３１の表面にゲート
酸化膜５を形成し、ゲート酸化膜５の上にｐ型のポリシ
リコンからなるゲート電極６ａ、６ｂを形成する。
【００４９】ゲート電極６ａ、６ｂをマスクとして、活
性領域３１、３１の両方に加速エネルギ５０ｋｅＶ、ド
ーズ量２×１０12〜２×１０13ｃｍ-2の条件でＰ+ イオ
ンをイオン注入する。窒素雰囲気中で温度を９００℃と
して３０分間の熱処理を行い、イオン注入されたＰを拡
散するとともに活性化し、ｎ型張り出し領域７ａ、８
ａ、及びｎ型低濃度領域７ｂ、８ｂを形成する。ｎ型張
り出し領域７ａと８ａ、及びｎ型低濃度領域７ｂと８ｂ
に挟まれた領域には、それぞれｐ型のチャネル領域９
ａ、９ｂが形成される。
性領域３１、３１の両方に加速エネルギ５０ｋｅＶ、ド
ーズ量２×１０12〜２×１０13ｃｍ-2の条件でＰ+ イオ
ンをイオン注入する。窒素雰囲気中で温度を９００℃と
して３０分間の熱処理を行い、イオン注入されたＰを拡
散するとともに活性化し、ｎ型張り出し領域７ａ、８
ａ、及びｎ型低濃度領域７ｂ、８ｂを形成する。ｎ型張
り出し領域７ａと８ａ、及びｎ型低濃度領域７ｂと８ｂ
に挟まれた領域には、それぞれｐ型のチャネル領域９
ａ、９ｂが形成される。
【００５０】図５（Ｄ）は、ソース及びドレイン領域形
成までの工程を示す。活性領域３１をレジストパターン
で覆い、このレジストパターンとゲート電極６ａをマス
クとして加速エネルギ５０ｋｅＶ、ドーズ量４×１０15
ｃｍ-2の条件で活性領域３０にＢ+ イオンをイオン注入
する。
成までの工程を示す。活性領域３１をレジストパターン
で覆い、このレジストパターンとゲート電極６ａをマス
クとして加速エネルギ５０ｋｅＶ、ドーズ量４×１０15
ｃｍ-2の条件で活性領域３０にＢ+ イオンをイオン注入
する。
【００５１】次に、活性領域３１を覆うレジストパター
ンを除去して、活性領域３０をレジストパターンで覆
い、このレジストパターンとゲート電極６ｂをマスクと
して加速エネルギ５０ｋｅＶ、ドーズ量４×１０15ｃｍ
-2の条件で活性領域３１にＰ+イオンをイオン注入す
る。
ンを除去して、活性領域３０をレジストパターンで覆
い、このレジストパターンとゲート電極６ｂをマスクと
して加速エネルギ５０ｋｅＶ、ドーズ量４×１０15ｃｍ
-2の条件で活性領域３１にＰ+イオンをイオン注入す
る。
【００５２】窒素雰囲気中で温度を８５０℃として１０
分間の熱処理を行い、イオン注入されたＰ及びＢを活性
化し、ソース及びドレイン領域１０ａ、１１ａ、１０
ｂ、１１ｂを形成する。
分間の熱処理を行い、イオン注入されたＰ及びＢを活性
化し、ソース及びドレイン領域１０ａ、１１ａ、１０
ｂ、１１ｂを形成する。
【００５３】このようにして、活性領域３０には、図１
で説明したと同様のｐチャネルＡＭ−ＭＯＳが形成さ
れ、活性領域３１には、ＤＤＤ（ダブルディフューズド
ドレイン）構造のｎチャネルＩＭ−ＭＯＳが形成され
る。
で説明したと同様のｐチャネルＡＭ−ＭＯＳが形成さ
れ、活性領域３１には、ＤＤＤ（ダブルディフューズド
ドレイン）構造のｎチャネルＩＭ−ＭＯＳが形成され
る。
【００５４】図５に示す方法では、図５（Ｃ）の工程
で、活性領域３１、３１の両方にＰをイオン注入するた
め、マスク用のレジストパターンを形成する必要がな
い。このように、ｐチャネルＡＭ−ＭＯＳのｎ型張り出
し領域７ａ、８ａとｎチャネルＩＭ−ＭＯＳのＤＤＤ構
造の低濃度領域７ｂ、８ｂを同時に形成するため、工程
増を伴うことなくＣＭＯＳを形成することができる。
で、活性領域３１、３１の両方にＰをイオン注入するた
め、マスク用のレジストパターンを形成する必要がな
い。このように、ｐチャネルＡＭ−ＭＯＳのｎ型張り出
し領域７ａ、８ａとｎチャネルＩＭ−ＭＯＳのＤＤＤ構
造の低濃度領域７ｂ、８ｂを同時に形成するため、工程
増を伴うことなくＣＭＯＳを形成することができる。
【００５５】上記実施例では、ｐチャネル型ＳＯＩ−Ｍ
ＯＳＦＥＴをＡＭ−ＭＯＳとする場合について説明した
が、ｎチャネル型ＳＯＩ−ＭＯＳＦＥＴをＡＭ−ＭＯＳ
とする場合にも適用することができる。
ＯＳＦＥＴをＡＭ−ＭＯＳとする場合について説明した
が、ｎチャネル型ＳＯＩ−ＭＯＳＦＥＴをＡＭ−ＭＯＳ
とする場合にも適用することができる。
【００５６】また、図１（Ｃ）に示す熱処理工程で、ｎ
型張り出し領域のゲート電極６下方への入り込みの長さ
が長くなり、ｎ型張り出し領域７と８が相互に接触して
もよい。この場合には、ソース及びドレイン領域の間は
全てソース及びドレイン領域と反対導電型となるため、
ＩＭ−ＭＯＳが形成されることになる。
型張り出し領域のゲート電極６下方への入り込みの長さ
が長くなり、ｎ型張り出し領域７と８が相互に接触して
もよい。この場合には、ソース及びドレイン領域の間は
全てソース及びドレイン領域と反対導電型となるため、
ＩＭ−ＭＯＳが形成されることになる。
【００５７】また、上記実施例では、イオン注入を用い
て不純物をドープする場合について説明したが、その他
の方法を用いてもよい。例えば、固相拡散、ガス拡散等
を用いてもよい。
て不純物をドープする場合について説明したが、その他
の方法を用いてもよい。例えば、固相拡散、ガス拡散等
を用いてもよい。
【００５８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
ＳＯＩ−ＭＯＳＦＥＴのサブスレッショルド領域におけ
るソース、ドレイン間のリーク電流を抑制することがで
きる。このため、スタンバイ時の消費電力を低減するこ
とが可能になる。
ＳＯＩ−ＭＯＳＦＥＴのサブスレッショルド領域におけ
るソース、ドレイン間のリーク電流を抑制することがで
きる。このため、スタンバイ時の消費電力を低減するこ
とが可能になる。
【図１】本発明の実施例によるＳＯＩ−ＭＯＳＦＥＴの
製造方法を説明するための基板の断面図である。
製造方法を説明するための基板の断面図である。
【図２】本発明の実施例によるＳＯＩ−ＭＯＳＦＥＴの
等価回路である。
等価回路である。
【図３】ゲート電極側壁のサイドウォールを利用して作
製したＳＯＩ−ＭＯＳＦＥＴの断面図である。
製したＳＯＩ−ＭＯＳＦＥＴの断面図である。
【図４】張り出し領域を、ソース領域側にのみ形成した
場合のＳＯＩ−ＭＯＳＦＥＴの断面図である。
場合のＳＯＩ−ＭＯＳＦＥＴの断面図である。
【図５】本発明の実施例によるＳＯＩ−ＭＯＳＦＥＴを
使用したＣＭＯＳ構造の製造方法を説明するための基板
の断面図である。
使用したＣＭＯＳ構造の製造方法を説明するための基板
の断面図である。
【図６】従来例によるＡＭ−ＭＯＳ、ＩＭ−ＭＯＳの断
面図である。
面図である。
１ シリコン基板 ２ 埋め込み酸化膜 ３ ＳＯＩ層 ４ フィールド酸化膜 ５ ゲート絶縁膜 ６ ゲート電極 ７、８ 張り出し領域 ９ チャネル領域 １０、１１ ソース及びドレイン領域 １２ 層間絶縁膜 １４ 配線 １５ サイドウォール ２１、２３ インバージョンモードＳＯＩ−ＭＯＳＦＥ
Ｔ ２２ アキュムレーションモードＳＯＩ−ＭＯＳＦＥ
Ｔ ５０ 支持基板 ５１ 埋め込み酸化膜 ５２ フィールド酸化膜 ５３ ゲート電極 ５４ａ、５５ａ、５４ｂ、５５ｂ ソース及びドレイン
領域 ５６ チャネル領域 ５７ ゲート絶縁膜
Ｔ ２２ アキュムレーションモードＳＯＩ−ＭＯＳＦＥ
Ｔ ５０ 支持基板 ５１ 埋め込み酸化膜 ５２ フィールド酸化膜 ５３ ゲート電極 ５４ａ、５５ａ、５４ｂ、５５ｂ ソース及びドレイン
領域 ５６ チャネル領域 ５７ ゲート絶縁膜
Claims (5)
- 【請求項１】 絶縁表面上に形成された第１導電型の半
導体層と、 前記半導体層上の所定領域に、ゲート絶縁膜を介して形
成されたゲート電極と、 前記ゲート電極を挟む１対の領域に、前記半導体層の表
面から前記絶縁表面に達するように形成された第１導電
型のソース及びドレイン領域と、 前記ソース及びドレイン領域のうち少なくとも一方の領
域に隣接して前記ゲート電極側に形成され、前記半導体
層の表面から前記絶縁表面に達する第１導電型と反対の
第２導電型の張り出し領域とを有する半導体装置。 - 【請求項２】 さらに、 前記半導体層上の他の領域に、ゲート絶縁膜を介して形
成された他のゲート電極と、 前記他のゲート電極を挟む１対の領域に、前記半導体層
の表面から前記絶縁表面に達するように形成された第２
導電型の他のソース及びドレイン領域と、 前記他のソース及びドレイン領域に隣接して前記他のゲ
ート電極側に形成され、前記半導体層の表面から前記絶
縁表面に達し、前記他のソース及びドレイン領域よりも
キャリア濃度の低い第２導電型の領域とを有する請求項
１記載の半導体装置。 - 【請求項３】 絶縁表面上に第１導電型の半導体層が形
成された基板を準備する工程と、 前記半導体層の表面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上の所定領域に、ゲート電極を形成す
るゲート電極形成工程と、 前記ゲート電極を挟む１対の領域の少なくとも一方の領
域に、少なくとも前記ゲート電極をマスクとして前記半
導体層内に前記第１導電型と反対の第２導電型の不純物
を導入し、前記半導体層表面から前記絶縁表面まで達
し、前記ゲート電極の端部から所定の長さだけ前記ゲー
ト電極下方に入り込んだ第２導電型の張り出し領域を形
成する張り出し領域形成工程と、 前記ゲート電極を挟む１対の領域に、前記ゲート電極を
マスクとして前記半導体層内に第１導電型の不純物を導
入し、前記半導体層表面から前記絶縁表面まで達し、前
記ゲート電極の端部から前記所定の長さよりも短い長さ
だけ前記ゲート電極下方に入り込んだ、あるいはゲート
電極側の端部が前記ゲート電極の端部とほぼ一致した第
１導電型のソース及びドレイン領域を形成するソース及
びドレイン領域形成工程とを含む半導体装置の製造方
法。 - 【請求項４】 前記張り出し領域形成工程の後、前記ソ
ース及びドレイン領域形成工程の前に、前記ゲート電極
の側壁にサイドウォールを形成する工程を含み、 前記ソース及びドレイン領域形成工程で、前記サイドウ
ォールもマスクとして前記第１導電型の不純物を導入す
る請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記ゲート電極形成工程で、前記ゲート
電極と同時に他のゲート電極を形成し、 前記張り出し領域形成工程で、前記一方の領域に不純物
を導入すると同時に、前記他のゲート電極を挟む１対の
領域に、前記他のゲート電極をマスクとして前記半導体
層内に第２導電型の不純物を導入し、前記半導体層表面
から前記絶縁表面まで達し、前記他のゲート電極の端部
から所定の長さだけ前記ゲート電極下方に入り込んだ領
域を形成し、 前記ソース及びドレイン領域形成工程で、前記ゲート電
極を挟む１対の領域に不純物を導入する時に、前記他の
ゲート電極を挟む１対の領域をマスクし、 前記張り出し領域形成工程の後、前記ゲート電極を挟む
１対の領域をマスクして、前記他のゲート電極を挟む１
対の領域に、前記他のゲート電極をマスクとして前記半
導体層内に第２導電型の不純物を導入し、前記半導体層
表面から前記絶縁表面まで達し、前記他のゲート電極の
端部から前記所定の長さよりも短い長さだけ前記他のゲ
ート電極下方に入り込んだ、あるいは他のゲート電極側
の端部が前記他のゲート電極の端部とほぼ一致した第２
導電型の他のソース及びドレイン領域を形成する他のソ
ース及びドレイン領域形成工程を含む請求項３記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21002194A JPH0878685A (ja) | 1994-09-02 | 1994-09-02 | Ｓｏｉ−ｍｏｓｆｅｔとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21002194A JPH0878685A (ja) | 1994-09-02 | 1994-09-02 | Ｓｏｉ−ｍｏｓｆｅｔとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878685A true JPH0878685A (ja) | 1996-03-22 |
Family
ID=16582515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21002194A Withdrawn JPH0878685A (ja) | 1994-09-02 | 1994-09-02 | Ｓｏｉ−ｍｏｓｆｅｔとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878685A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990010661A (ko) * | 1997-07-18 | 1999-02-18 | 윤종용 | 반도체 메모리 장치 |
| KR100372645B1 (ko) * | 2000-06-30 | 2003-02-17 | 주식회사 하이닉스반도체 | 에스오아이 소자의 제조방법 |
| JP2010287897A (ja) * | 2006-07-13 | 2010-12-24 | Tohoku Univ | 半導体装置 |
| US9337255B1 (en) | 2014-11-21 | 2016-05-10 | International Business Machines Corporation | Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels |
-
1994
- 1994-09-02 JP JP21002194A patent/JPH0878685A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990010661A (ko) * | 1997-07-18 | 1999-02-18 | 윤종용 | 반도체 메모리 장치 |
| KR100372645B1 (ko) * | 2000-06-30 | 2003-02-17 | 주식회사 하이닉스반도체 | 에스오아이 소자의 제조방법 |
| JP2010287897A (ja) * | 2006-07-13 | 2010-12-24 | Tohoku Univ | 半導体装置 |
| TWI460825B (zh) * | 2006-07-13 | 2014-11-11 | Nat University Cprporation Tohoku University | 半導體裝置 |
| US9337255B1 (en) | 2014-11-21 | 2016-05-10 | International Business Machines Corporation | Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels |
| US9337309B1 (en) | 2014-11-21 | 2016-05-10 | International Business Machines Corporation | Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels |
| US9564514B2 (en) | 2014-11-21 | 2017-02-07 | International Business Machines Corporation | Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels |
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