JPH08250726A - 絶縁ゲート型電界効果トランジスタおよびその製造方法 - Google Patents

絶縁ゲート型電界効果トランジスタおよびその製造方法

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JPH08250726A
JPH08250726A JP7055991A JP5599195A JPH08250726A JP H08250726 A JPH08250726 A JP H08250726A JP 7055991 A JP7055991 A JP 7055991A JP 5599195 A JP5599195 A JP 5599195A JP H08250726 A JPH08250726 A JP H08250726A
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region
layer
gate electrode
semiconductor region
insulating film
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JP7055991A
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Inventor
Yoshiki Okumura
喜紀 奥村
Masayoshi Shirahata
正芳 白畑
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 絶縁ゲート型電界効果トランジスタの微細化
と信頼性の向上を図る。 【構成】 ソース領域８ａの周りにＰウェル２ｃの他の
部分に比べて不純物濃度の薄いＰ-領域１５ａを設け
る。ドレイン領域８ｂの周りにＰウェル２ｃの他の部分
に比べて不純物濃度の薄いＰ-領域１５ｂを設ける。 【効果】 チャネル領域とドレイン領域８ｂの界面付近
の電界を緩和して、ホットキャリアの発生を抑えるとと
もに、ソース領域８ａとドレイン領域８ｂとがＰ-領域
１５ａ，１５ｂでＰウェル２ｃと接するため接合リーク
電流及び接合容量を低減できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、絶縁ゲート型電界効
果トランジスタおよびその製造方法に関し、特に集積化
されるＣＭＯＳトランジスタの微細化と信頼性向上とを
同時に実現するための絶縁ゲート型電界効果トランジス
タおよびその製造方法に関する。
【０００２】
【従来の技術】従来からＭＯＳトランジスタのチャネル
構造には、表面チャネル構造と埋め込みチャネル構造が
知られている。説明を明瞭に行うために以下では、表面
チャネル構造のトランジスタとしてはＮチャネルトラン
ジスタを記述し、埋め込みチャネル構造のトランジスタ
としてはＰチャネルトランジスタを記述することにす
る。一般的に、表面チャネルトランジスタ及び埋め込み
チャネルトランジスタの双方にＮチャネル及びＰチャネ
ルトランジスタがそれぞれ存在することは周知のことで
ある。
【０００３】まず、表面チャネル構造トランジスタにつ
いて説明する。図３９に従来の絶縁ゲート型電界効果ト
ランジスタの一例としてＬＤＤ構造を有するＮチャネル
ＭＯＳトランジスタの断面図を示す。図３９において、
１はＰ型シリコン半導体基板、２ａは半導体基板上１に
形成され半導体基板１より高濃度の不純物濃度（１０17
〜１０18ａｔｍ／ｃｍ3程度）を有するＰウェル、３は
Ｐウエル２ａの主面つまり半導体基板１の主面に選択酸
化法（以下ＬＯＣＯＳ法という）により形成された素子
分離領域（フィールド酸化膜）、４は素子分離領域３に
囲まれているＰウエル２ａの主面上に形成されたゲート
絶縁膜、５はゲート絶縁膜４上に形成されたゲート電
極、６ａ，６ｂはゲート電極５の両側の端部からゲート
電極５の下の領域にかけてＰウェル２ａの表面に形成さ
れた１０16〜１０17ａｔｍ／ｃｍ3程度の不純物濃度を
有するＮ-層、７はゲート電極５の側面に形成されたサ
イドウォール、８ａ，８ｂはそれぞれゲート電極５の両
側のＮ-層６ａ，６ｂに続けて形成された１０17〜１０
18ａｔｍ／ｃｍ3程度の不純物濃度を有するＮ+層からな
るソース領域及びドレイン領域、９はＮチャネルＭＯＳ
トランジスタを配線等から絶縁するとともに保護するた
めに半導体基板１上に形成された層間絶縁膜、１０はＮ
チャネルＭＯＳトランジスタの電極と配線を接続するた
めのコンタクトホール、１１はアルミニウムやタングス
テンなどで形成されコンタクトホール１０を介してソー
ス領域８ａやドレイン領域８ｂ等に接続される金属配線
からなる導電層である。
【０００４】このように、ゲート電極５の下に不純物濃
度の低いＮ-層６ａ，６ｂを設けることによって、最大
電界を緩和してチャネル長の微細化に伴い引き起こされ
るホットキャリアによる閾値電圧の経時変化や相互コン
ダクタンスの劣化を防ぐことができる。
【０００５】なお、この明細書中において、不純物濃度
というときは、アクセプタ濃度とドナー濃度の差の絶対
値を表しているものとする。
【０００６】次に、図３９に示したＮチャネルＭＯＳト
ランジスタの製造方法について説明する。まず、Ｐ型シ
リコン半導体基板１の主面にＬＯＣＯＳ法により、選択
的に図４０に示す素子分離領域３を形成し、その後、素
子分離領域３を通してボロンイオンなどのＰ型イオンを
注入することによってＰ型半導体基板１よりも不純物濃
度の濃いＰウェル２ａを形成する。矢印７０は注入され
るＰ型イオンの軌跡を示している。
【０００７】ゲート絶縁膜となる酸化膜７１を熱酸化な
どの方法により形成し、酸化膜７１上にＭＯＳトランジ
スタのゲート電極となるＮ型不純物イオンがドープされ
たポリシリコンなどの導電材質からなる電極層をＣＶＤ
法により堆積する。そして、この電極層上に写真製版に
よりレジストを形成し、このレジストとをマスクとして
電極層を異方性エッチィングすることにより、ゲート電
極５を形成する。図４１に示すように、このゲート電極
５をマスクとして比較的低ドーズ量のヒ素イオンまたは
リンイオン（Ｎ型のイオン）を垂直注入あるいは斜め
（回転）注入することによって、ＮチャネルＭＯＳトラ
ンジスタのソース領域及びドレイン領域に隣接するＮ-
型の拡散層領域７２を形成する。図４１に示した矢印７
３はＮ-型の拡散領域７２を形成するために注入される
イオンの軌跡を示している。
【０００８】ＣＶＤ法などにより酸化膜を全面に堆積し
た後、堆積した酸化膜をエッチバックすることによっ
て、ゲート電極５の側面に図４２に示されているサイド
ウォール７を形成する。図４２に示すように、このサイ
ドウォール７をマスクとして、Ｎ-型の拡散層領域６に
比べ高ドーズのヒ素イオンをＮチャネルＭＯＳトランジ
スタが形成される領域に注入して、Ｎ+型の拡散層領域
を形成することで、このＮチャネルＭＯＳトランジスタ
のソース領域８ａ、ドレイン領域８ｂ及びＮ-層６ａ，
６ｂを形成する。以上の工程を経ることによって、ＬＤ
Ｄ構造が形成される。なお、図４２において、矢印７４
はソース領域８ａやドレイン領域８ｂを形成するために
注入されるヒ素イオンの軌跡を示している。
【０００９】続いて、絶縁膜をＣＶＤ法などにより半導
体基板１の全面に堆積し、ソース領域８ａ，８ｂ上にコ
ンタクトホールを形成する。最後に、図３９に示すよう
に、層間絶縁膜９上に、コンタクトホール１０を介して
ソース領域８ａ，ドレイン領域８ｂに接続されるアルミ
ニウムやタングステンなどの金属配線からなる導電層１
１を形成する。
【００１０】次に、埋め込みチャネル構造トランジスタ
について説明する。図４３に従来の埋め込みチャネル構
造を有するトランジスタとしてＰチャネルＭＯＳトラン
ジスタの断面図を示す。図４３において、１はＰ型シリ
コン半導体基板、２ｂは半導体基板１上に形成され１０
17〜１０18ａｔｍ／ｃｍ3程度の不純物濃度を有するＮ
ウェル、３はＮウエル２ｂの主面つまり半導体基板１の
主面にＬＯＣＯＳ法により形成された素子分離領域（フ
ィールド酸化膜）、４は素子分離領域３に囲まれている
Ｎウエル２ｂの主面上に形成されたゲート絶縁膜、１２
はゲート絶縁膜４の下の半導体基板１の表面に形成され
た表面層としての埋め込みチャネル層、７はゲート電極
５の側面に形成されたサイドウォール、８ｃ，８ｄは埋
め込みチャネル層１２の両側に形成された１０19〜１０
20ａｔｍ／ｃｍ3程度の不純物濃度を有するＰ+層からな
るソース領域及びドレイン領域、９はＰチャネルＭＯＳ
トランジスタを配線等から絶縁するとともに保護するた
めに半導体基板１上に形成された層間絶縁膜、１０はＰ
チャネルＭＯＳトランジスタの電極と配線とを接続する
ためのコンタクトホール、１１はアルミニウムやタング
ステンなどで形成されコンタクトホール１０を介してソ
ース領域８ｃやドレイン領域８ｄ等に接続された金属配
線からなる導電層である。
【００１１】トランジスタの構造を図４３に示したよう
な埋め込みチャネル型にすることによって、半導体表面
に存在する原子の未結合手（キャリアのトラップ）等を
避けてキャリアを走行させることができ、移動度の低下
を防ぐことができる。
【００１２】次に、図４３に示したＰチャネルＭＯＳト
ランジスタの製造方法について説明する。まず、Ｐ型半
導体基板１の主面にＬＯＣＯＳ法により、選択的に素子
分離領域３を形成し、その後素子分離領域３を通してリ
ンイオンなどのＮ型イオンを注入することによってＮウ
ェル２ｂを形成する。図４４に示すように、素子分離領
域３をマスクとして、ボロンイオンあるいはＢＦ2イオ
ンなどのＰ型イオンをＭＯＳトランジスタが形成される
領域に注入することによって、Ｎウェル２ｂの表面に埋
め込みチャネル層となるＰ層７６を形成する。図４４に
おいて、矢印７７はボロンイオンあるいはＢＦ2イオン
などの注入されるＰ型イオンの軌跡を示している。
【００１３】続いて、ゲート絶縁膜となる酸化膜７８を
熱酸化などの方法により形成し、酸化膜７８上にＭＯＳ
トランジスタのゲート電極となるＮ型不純物イオンがド
ープされたポリシリコンなどの導電材質からなる電極層
をＣＶＤ法により堆積する。そして、この電極層上に写
真製版によりレジストを形成し、そのレジストをマスク
として電極層を異方性エッチィングすることにより、図
４５に示すように、ゲート電極５を形成する。
【００１４】続いて、ＣＶＤ法などにより酸化膜を半導
体基板１の全面に堆積し、その酸化膜をエッチバックす
ることによってゲート電極５の側面に図４６に示されて
いるサイドウォール７を形成する。このサイドウォール
７をマスクとして、高ドーズのボロンイオンあるいはＢ
Ｆ2イオン（Ｐ型のイオン）をＰチャネルＭＯＳトラン
ジスタが形成される領域に注入して、Ｐ+の拡散層領域
を形成することで、図４６に示すように、このＰチャネ
ルＭＯＳトランジスタのソース領域８ｃ及びドレイン８
ｄを埋め込みチャネル層１２の両側に形成する。以上の
工程を経てサイドウォール７を形成してから一度の拡散
で作成されるシングルドレイン構造が完成する。なお、
矢印７９はソース領域８ｃ及びドレイン領域８ｄを形成
するために注入するＰ型イオンの軌跡を示している。
【００１５】ＣＶＤ法などにより絶縁膜を全面に堆積
し、ソース領域８ｃ及びドレイン領域８ｄ上に図４３に
示したようなコンタクトホール１０を形成する。最後
に、コンタクトホール１０を介してソース領域８ｃ及び
ドレイン８ｄに接続されるアルミニウムやタングステン
などの金属配線からなる導電層１１を層間絶縁膜９上に
形成することで、図４３に示したＰチャネルＭＯＳトラ
ンジスタが得られる。
【００１６】
【発明が解決しようとする課題】従来の絶縁ゲート型電
界効果トランジスタは以上のように構成されており、例
えば図３９に示されたＮチャネルＭＯＳトランジスタに
おいては、デバイスの高集積化に伴うゲート長の微細化
によるパンチスルー耐性の劣化を補償するために、Ｐウ
ェル２ａの不純物濃度を濃くしなければならない。不純
物濃度を濃くすると、ゲート長の微細化とともに、Ｎ+
層であるソース領域８ａ及びドレイン領域８ｂとＰウェ
ル２ａとの間の接合リーク電流及び接合容量の増加を来
す。その結果、これらトランジスタを多数用いるデバイ
スの高集積化に伴ない、特に、これらのトランジスタに
接続する周辺回路の遅延時間が増加することによってデ
バイスの高速動作が妨げられ、さらに、デバイスのスタ
ンバイ電流が増加してしまうという問題が生じる。
【００１７】また、図３９に示したようなＬＤＤ構造を
有するトランジスタは、ゲートエッジ近傍にホットキャ
リア信頼性を確保するために必要とされるＮ-層６ａ，
６ｂを備えているが、このＮ-層６ａ，６ｂが高抵抗体
であるために、ホットキャリア信頼性を向上することと
のトレードオフとして電流駆動能力が犠牲となる。これ
によっても、やはり、デバイスの高速動作が妨げられ
る。
【００１８】また、図４３に示されたＰチャネルＭＯＳ
トランジスタにおいては、ボロンイオンあるいはＢＦ2
イオンの熱拡散係数が相対的に大きいため、Ｐ+層であ
るソース領域８ｃ及びドレイン領域８ｄがＮ+層である
ソース領域８ａ及びドレイン領域８ｂよりも深くなるた
め、デバイスの高集積化に伴うゲート長の微細化によっ
て、パンチスルー耐性が著しく劣化してしまう。そのよ
うな欠点を防止することを目的としてパンチスルー耐性
を保証してしまうと、デバイスの高集積化が困難とな
る。
【００１９】この発明は上記のような問題点を解消する
ためになされたもので、デバイスの高集積化に伴いゲー
ト長が微細化されていっても、表面チャネル構造を有す
る絶縁ゲート型電界効果トランジスタにおいては、ホッ
トキャリア信頼性を確保しつつ、例えばＮ+層とＰウェ
ル間の接合リーク電流及び接合容量の増加を防止して、
電流駆動能力の劣化を防止することを目的としており、
また、埋め込みチャネル構造を有する絶縁ゲート型電界
効果トランジスタにおいては、パンチスルー耐性の劣化
を防止することを目的としており、これらの絶縁ゲート
型電界効果トランジスタを半導体集積回路等のデバイス
に用いることによって、デバイスの高速動作、低消費電
力化あるいは高信頼性を確保しつつ、高集積化を容易に
することを目的としている。
【００２０】
【課題を解決するための手段】第１の発明に係る絶縁ゲ
ート型電界効果トランジスタは、チャネルが形成される
チャネル領域を有する第１導電型の第１の半導体領域
と、前記第１の半導体領域の前記チャネル領域上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜上に形成さ
れ、前記第１の半導体領域と絶縁されたゲート電極と、
前記第１の半導体領域に前記チャネル領域を挟んで互い
に独立に設けられた第２導電型のソース領域及びドレイ
ン領域と、前記第１の半導体領域に前記ソース領域を取
り囲むように、かつ前記第１の半導体領域よりも不純物
濃度が薄くなるように形成された第１導電型の第２の半
導体領域と、前記第２の半導体領域と独立に設けられ、
前記第１の半導体領域に前記ドレイン領域を取り囲むよ
うに、かつ前記第１の半導体領域よりも不純物濃度が薄
くなるように形成された第１導電型の第３の半導体領域
とを備えて構成される。
【００２１】第２の発明に係る絶縁ゲート型電界効果ト
ランジスタは、第１の発明の絶縁ゲート型電界効果トラ
ンジスタにおいて、前記ソース領域の端部が、前記ゲー
ト電極の第１の端部と揃うように形成され、前記ドレイ
ン領域の端部が、前記第１の端部と対向する前記ゲート
電極の第２の端部と揃うように形成されていることを特
徴とする。
【００２２】第３の発明に係る絶縁ゲート型電界効果ト
ランジスタは、第１または第２の発明の絶縁ゲート型電
界効果トランジスタにおいて、前記第１の半導体領域の
不純物濃度は、１０18〜１０19ａｔｍ／ｃｍ3の範囲に
あり、前記第２の半導体領域及び前記第３の半導体領域
の不純物濃度は、１０16〜１０17ａｔｍ／ｃｍ3の範囲
にあることを特徴とする。
【００２３】第４の発明に係る絶縁ゲート型電界効果ト
ランジスタは、第１、第２または第３の発明の絶縁ゲー
ト型電界効果トランジスタにおいて、前記ゲート電極
は、第２導電型にドープされた導体で形成されているこ
とを特徴とする。
【００２４】第５の発明に係る絶縁ゲート型電界効果ト
ランジスタは、第１導電型の第１の半導体領域と、前記
第１の半導体領域の表面に設けられ前記チャネル領域と
して働く第２導電型の表面層と、前記表面層上に設けら
れたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、
前記表面層から絶縁されたゲート電極と、前記第１の半
導体領域に前記表面層を挟んで互いに独立に設けられた
第２導電型のソース領域及びドレイン領域とを備え、前
記ソース領域は、前記表面層に接している第１の層及び
該第１の層を挟んで前記表面層の反対側に前記第１の層
に続いて設けられ該第１の層よりも深い第２の層を有
し、前記ドレイン領域は、前記表面層に接している第３
の層及び該第３の層を挟んで前記表面層の反対側に前記
第３の層に続いて設けられ該第３の層よりも深い第４の
層を有することを特徴とする。
【００２５】第６の発明に係る絶縁ゲート型電界効果ト
ランジスタは、第５の発明の絶縁ゲート型電界効果トラ
ンジスタにおいて、前記ソース領域の前記第１の層の端
部が、前記ゲート電極の第１の端部と揃うように形成さ
れ、前記ドレイン領域の前記第３の層の端部が、前記第
１の端部と対向する前記ゲート電極の第２の端部と揃う
ように形成されていることを特徴とする。
【００２６】第７の発明に係る絶縁ゲート型電界効果ト
ランジスタは、第５または第６の発明の絶縁ゲート型電
界効果トランジスタにおいて、前記第１の層及び前記第
３の層並びに前記第２の層が前記第１の半導体領域と接
する領域及び前記第４の層が前記第１の半導体領域と接
する領域の不純物濃度は、ほぼ同一で、１０19〜１０20
ａｔｍ／ｃｍ3の範囲にあることを特徴とする。
【００２７】第８の発明に係る絶縁ゲート型電界効果ト
ランジスタは、第５、第６または第７の発明の絶縁ゲー
ト型電界効果トランジスタにおいて、前記ゲート電極
は、第１導電型にドープされた導体で形成されているこ
とを特徴とする。
【００２８】第９の発明に係る絶縁ゲート型電界効果ト
ランジスタの製造方法は、第１導電型の不純物がドープ
された第１導電型の第１の半導体領域を準備する工程
と、前記第１の半導体領域の表面に絶縁膜を形成する絶
縁膜形成工程と、前記絶縁膜上にゲート電極を形成する
ゲート電極形成工程と、前記ゲート電極をマスクとして
前記絶縁膜を介して前記第１の半導体領域の前記表面に
対して斜めから第２導電型の不純物を注入することによ
って、前記第１の半導体領域の前記ゲート電極の片側の
領域及び前記片側の領域に続く前記ゲート電極の下の領
域の一部を含む第２の半導体領域と、前記第１の半導体
領域の前記ゲート電極を挟んで前記片側と対向する反対
側の領域及び前記反対側の領域に続く前記ゲート電極の
下の領域の一部を含む第３の半導体領域との第１導電型
の不純物濃度を、前記第１の半導体領域の不純物濃度よ
り薄くするための第１の不純物注入工程と、前記ゲート
電極をマスクとして前記絶縁膜を介して前記第１の半導
体領域の前記表面に対してほぼ垂直に前記第１の不純物
注入工程よりも浅く第２導電型の不純物を注入すること
によって、前記第２の半導体領域に囲まれたソース領域
と、前記第３の半導体領域に囲まれたドレイン領域とを
形成する第２の不純物注入工程とを備えて構成される。
【００２９】第１０発明に係る絶縁ゲート型電界効果ト
ランジスタの製造方法は、第１導電型の不純物がドープ
された第１導電型の第１の半導体領域を形成する工程
と、前記第１の半導体領域の表面に第２導電型の不純物
を拡散することによって、第２導電型の表面層を形成す
る表面層形成工程と、前記第１の半導体領域の前記表面
上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜上にゲート電極を形成するゲート電極
形成工程と、前記ゲート電極及び前記第１の絶縁膜上に
第２の絶縁膜を形成する第２の絶縁膜形成工程と、前記
ゲート電極をマスクとして前記第１の絶縁膜と前記第２
の絶縁膜とを介して前記ゲート電極を挟んで前記ゲート
電極の両側に、それぞれソース領域及びドレイン領域の
一部を構成する互いに独立した第２導電型の第１及び第
２の層を形成する第１のソース・ドレイン形成工程と、
前記第２の絶縁膜上に前記第２の絶縁膜と同じ材質の第
３の絶縁膜を形成する第３の絶縁膜形成工程と、少なく
とも前記第２の絶縁膜及び前記第３の絶縁膜を同時にエ
ッチングすることによって、前記ゲート電極の側面にサ
イドウォールを形成するサイドウォール形成工程と、前
記ゲート電極及び前記サイドウォールをマスクとして前
記ゲート電極及び前記サイドウォールを挟んで前記ゲー
ト電極及び前記サイドウォールの両側に、それぞれ前記
ソース領域及びドレイン領域の残りの部分を構成する互
いに独立し前記第１の層及び前記第２の層よりも深い第
３の層及び第４の層を形成する第２のソース・ドレイン
形成工程とを備えて構成される。
【００３０】
【作用】第１の発明におけるソース領域及びドレイン領
域の周囲に形成された第２及び第３の半導体領域は、第
１の半導体領域よりも不純物濃度が薄いため、電界強度
を弱める働きがある。そのため、絶縁ゲート型電界効果
トランジスタでのホットキャリアの発生を抑制できる。
また、第２及び第３の半導体領域を介して、ソース領域
及びドレイン領域と第１の半導体領域とが接しているの
で、接合リーク電流及び接合容量を低減することができ
る。
【００３１】第２の発明におけるソース領域及びドレイ
ン領域は、ゲート電極の第１及び第２の端部の下の第１
の半導体領域まで存在するように設けることによって、
第２及び第３の半導体領域がある場合でもチャネル領域
とソース領域及びドレイン領域が適切に接するように形
成することができる。
【００３２】第３の発明における第１の半導体領域の不
純物濃度を、従来の第１の半導体領域の不純物濃度（１
０17〜１０18ａｔｍ／ｃｍ3）よりも濃い１０18〜１０
19ａｔｍ／ｃｍ3の範囲に、第２の半導体領域及び第３
の半導体領域の不純物濃度を、従来の第１の半導体領域
の不純物濃度より薄い１０16〜１０17ａｔｍ／ｃｍ3の
範囲に設定することで、チャネル領域の中の第１の半導
体領域において、チャネル中央部の不純物濃度が従来よ
りも濃いため、パンチスルー耐性を向上するとともに、
第２及び第３の半導体領域によって、ホットキャリアの
発生を抑制できる。
【００３３】第４の発明におけるゲート電極は、第２導
電型にドープするため仕事関数を所望の値に設定して、
例えば閾値電圧を変えるなど、用途に応じた適当なトラ
ンジスタの特性を得ることができる。
【００３４】第５の発明におけるソース領域及びドレイ
ン領域は、表面層と比較的浅い第１の層及び第３の層で
接しているため、パンチスルー耐性を向上させることに
よって電流駆動能力を上げることができる。
【００３５】第６の発明におけるソース領域の第１の層
及びドレイン領域の第３の層は、ゲート電極の第１及び
第２の端部の下の第１の半導体領域まで存在するように
設けることによって、第１の層及び第３の層が浅い場合
でもチャネル領域とソース領域及びドレイン領域が適切
に接するように形成することができる。
【００３６】第７の発明における第１の層及び第３の層
並びに第２の層が第１の半導体領域と接する領域及び第
４の層が第１の半導体領域と接する領域の不純物濃度
は、ほぼ同一で、１０19〜１０20ａｔｍ／ｃｍ3の範囲
にあることにより、接合リーク電流の増加を抑制するこ
とができる。
【００３７】第８の発明におけるゲート電極は、第１導
電型にドープするため仕事関数を所望の値に設定して、
例えば閾値電圧を変えるなど、用途に応じた適当なトラ
ンジスタの特性を得ることができる。
【００３８】第９の発明における第１の不純物注入工程
は、ソース領域及びドレイン領域の周囲に第２導電型の
不純物を注入することで、ソース領域及びドレイン領域
の周囲だけ第１導電型の不純物濃度を薄くする。
【００３９】第１０の発明における第１のソース・ドレ
イン形成工程によって、ソース領域及びドレイン領域を
構成する、表面層に接する比較的浅い第１及び第２の層
を形成する。そして、第２のソース・ドレイン形成工程
によって、それぞれ第１及び第２の層に続く比較的深い
第３及び第４の層を形成する。
【００４０】
【実施例】
実施例１．以下この発明の第１実施例による絶縁ゲート
型電界効果トランジスタについて図１に基づいて説明す
る。図１はこの発明の第１実施例による絶縁ゲート型電
界効果トランジスタで構成されたＮ+シングルゲートＣ
ＭＯＳ回路の構造を示す部分断面図である。図１におい
て、１はＰ型シリコンからなる半導体基板、２ｃは半導
体基板１上に形成され半導体基板１の不純物濃度よりも
濃い１０18〜１０19ａｔｍ／ｃｍ3程度の不純物濃度を
有するＰウェル、２ｂは半導体基板１上にＰウェル２ａ
と隣り合わせになるように形成された１０17〜１０18ａ
ｔｍ／ｃｍ3程度の不純物濃度を有するＮウェル、３は
半導体基板１の主面にＬＯＣＯＳ法により選択的に形成
された素子分離領域（フィールド酸化膜）、４ａ，４ｂ
はＰウェル２ａとＮウェル２ｂの主面上にそれぞれ形成
されたゲート絶縁膜、５ａ，５ｂはゲート絶縁膜４ａ，
４ｂ上にそれぞれ形成されＮ型不純物がドープされたポ
リシリコンなどの導電材よりＮ+型のゲート電極、７
ａ，７ｂはそれぞれゲート電極５ａ，５ｂの側面に形成
されたサイドウォール、８ａ，８ｂはゲート電極５ａの
端部と素子分離領域３との間の領域にゲート電極５ａを
挟んで形成され１０19〜１０20ａｔｍ／ｃｍ3程度の不
純物濃度を有する単一のＮ+層からなるソース領域及び
ドレイン領域、８ｅ，８ｆはゲート電極５ｂの端部と素
子分離領域３との間の領域にゲート電極５ｂを挟んで２
重拡散で形成され１０19〜１０20ａｔｍ／ｃｍ3程度の
不純物濃度を有しゲート電極５ｂの端部の付近に比較的
浅い領域１３を持つＰ+層からなるソース領域及びドレ
イン領域、９はＮチャネル及びＰチャネルＭＯＳトラン
ジスタを配線等から絶縁するとともに保護するために半
導体基板１上に形成された層間絶縁膜、１０はＮチャネ
ル及びＰチャネルトランジスタの電極と配線とを接続す
るためのコンタクトホール、１１はアルミニウムやタン
グステンなどで形成されコンタクトホール１０を介して
ソース領域８ａ，８ｅ及びドレイン領域８ｂ，８ｆ等に
接続される金属配線を含む導電層、１２はゲート絶縁膜
４ｂの下の半導体基板１の表面にソース領域８ｅとドレ
イン領域８ｆに挟まれるように形成された表面層として
の埋め込みチャネル層、１５ａ，１５ｂはソース領域８
ａ及びドレイン領域８ｂを取り囲むようにゲート電極５
ａの下の領域まで延びるように形成されＰウェル２ｃの
不純物濃度よりも低い１０16〜１０17ａｔｍ／ｃｍ3程
度の不純物濃度を有するＰ-領域である。
【００４１】単一のＮ+拡散層からなるソース領域８ａ
及びドレイン領域８ｂの抵抗値を、ソース領域８ａとド
レイン領域８ｂとの間のチャネル領域にＮ-層６ａ，６
ｂが設けられている図３９に示したＬＤＤ構造を有する
トランジスタと比較する。図３９に示したトランジスタ
は、Ｎ-拡散層に起因するシート抵抗を有している。そ
のため、図１に示す表面チャネルのＮチャネルＭＯＳト
ランジスタは、シート抵抗分だけＬＤＤ構造のトランジ
スタより低抵抗となり、その結果、図１のトランジスタ
は、電流駆動能力が従来に比べて向上する。
【００４２】しかし、図１に示したＮチャネルＭＯＳト
ランジスタのドレイン領域８ｂは、Ｎ-拡散層に起因す
るドレイン端での電界緩和効果を有していない。図１に
示したＮチャネルＭＯＳトランジスタにおいては、これ
を補償するため、ソース領域８ａ及びドレイン領域８ｂ
をそれぞれ取り囲むように形成されたＰ-拡散層からな
る領域１５ａ，１５ｂが設けられている。図１に示した
ＮチャネルＭＯＳトランジスタは、Ｐ-領域１５ｂによ
って、ドレイン領域８ｂのチャネル領域側にある端部の
電界を緩和することができ、ホットエレクトロンの発生
を抑制することができる。
【００４３】また、一般に、絶縁ゲート型電界効果トラ
ンジスタは、微細化、高集積化するに伴い、ウェルの不
純物濃度を高くしていかなければならない。Ｐウェル２
ｃの不純物濃度を高くしても、Ｎ+層であるソース領域
８ａ及びドレイン領域８ｂをそれぞれ取り囲むようにＰ
-領域１５ａ，１５ｂが形成されているので、ソース領
域８ａ及びドレイン領域８ｂとＰ-領域１５ａ，１５ｂ
とで形成されるＰＮ接合では、接合界面近傍の不純物濃
度の濃度差が小さくなり、接合リーク電流及び接合容量
を低減できる。
【００４４】さらに、図１に示したＮ+層であるソース
領域８ａ及びドレイン領域８ｂを取り囲むようにＰ-領
域１５ａ，１５ｂ（１０16〜１０17ａｔｍ／ｃｍ3程度
の不純物濃度を有する。）が形成されているので、ソー
ス領域８ａ及びドレイン領域８ｂ近傍から空乏層が伸び
やすくなり、パンチスルー耐性の劣化が心配される。し
かしながら、図１に示したＮチャネルＭＯＳトランジス
タのチャネル中央部のＰウェル２ｃの不純物濃度（１０
18〜１０19ａｔｍ／ｃｍ3程度の不純物濃度を有す
る。）が従来（１０17〜１０18ａｔｍ／ｃｍ3程度の不
純物濃度を有する。）のよりも濃いため、図１に示した
トランジスタはチャネル中央部でパンチスルーを抑制す
ることができる。
【００４５】また、ゲート電極に仕事関数の高いＮ型不
純物がドープされたポリシリコンを用いることによっ
て、トランジスタの閾値電圧を変えることができ、トラ
ンジスタのようとが広がる。Ｎ型不純物がドープされた
ポリシリコンのほかに、ＭｏＳｉ２等を用いてもよく、
Ｐ型不純物がドープされたポリシリコンを用いてもよ
い。これはＮチャネル及びＰチャネルトランジスタ並び
に埋め込みチャネル及び表面チャネルのいずにも適用で
きる。
【００４６】また、ゲート電極５ａ，５ｂの端部の直下
にソース領域８ａ及びドレイン領域８ｂの端を合わせる
かゲート電極５ａ，５ｂの下には入り込むようにするこ
とによってオン抵抗を低く抑えることができるなどＰ-
領域１５ａ，１５ｂを有する場合に良好な特性を得るこ
とができる。
【００４７】図１に示したＰチャネルＭＯＳトランジス
タは、二重拡散によるＰ+層からなるソース領域８ｅ及
びドレイン領域８ｆにおいては、比較的浅いＰ+領域１
３によりパンチスルー耐性向上が図られる。また、この
ＰチャネルＭＯＳトランジスタは、ソース領域８ｅ及び
ドレイン領域８ｆの領域１３以外の深い領域において、
浅い領域１３の拡散層抵抗の増加を拡散層抵抗低減効果
によって補償することで、総じて電流駆動能力の劣化を
抑制することができる。これは、換言すれば、図１に示
したＰチャネルＭＯＳトランジスタにおいて、パンチス
ルー耐性を従来と同程度に揃えれば、電流駆動能力を向
上させることができるということである。
【００４８】次に、以上のように構成された第１実施例
によるシングルゲートＣＭＯＳ回路の製造方法について
図２から図１６に基づき説明する。図２から図１６はこ
の発明の第１実施例による絶縁ゲート型電界効果トラン
ジスタの製造工程を示す部分断面図である。
【００４９】まず、Ｐ型シリコンからなる半導体基板を
準備する。そして、図２に示すように、Ｐ型シリコンか
らなる半導体基板１の主面にＬＯＣＯＳ法により選択的
に素子分離領域３を形成する。続いて、写真製版により
ＮチャネルＭＯＳトランジスタが形成される領域上に図
３に示すレジスト１７を形成し、その後このレジスト１
７をマスクとしてリンイオンなどのＮ型イオンをＰチャ
ネルＭＯＳトランジスタが形成される領域に注入するこ
とによって半導体基板１にＮウェル２ｂを形成する。さ
らに、図３に示すように、ボロンやＢＦ2イオンなどの
Ｐ型イオンをＰチャネルＭＯＳトランジスタが形成され
るＮウェル２ｂの表面に注入し埋め込みチャネル層とな
るＰ層１８を形成する。なお、図３に示した矢印１９は
Ｐ層１８を形成するために打ち込むイオンの軌跡を示し
ている。
【００５０】続いて、レジスト１７を除去し、写真製版
によりＰチャネルＭＯＳトランジスタが形成されるＮウ
ェル２ｂ上に図４に示すレジスト２０を形成する。この
レジスト２０をマスクとして、図４に示すように、ボロ
ンイオンなどのＰ型イオンをＮチャネルＭＯＳトランジ
スタが形成される領域に注入することによって半導体基
板１よりも不純物濃度の高いＰウェル２ｃを形成する。
なお、図４に示し矢印２１はＰウェル２ｃを形成するた
めに打ち込まれるイオンの軌跡である。
【００５１】続いて、レジスト２０を除去し、半導体基
板１の主面上に図５に示すゲート絶縁膜となる酸化膜２
２を熱酸化法などにより形成する。酸化膜２２上にＭＯ
Ｓトランジスタのゲート電極となる電極層２３をＣＶＤ
法などにより堆積する。電極層２３は、Ｎ型不純物イオ
ンがドープされたポリシリコンなどの導電材料からな
る。そして、図５に示すように、この電極層２３上に写
真製版によりレジスト２４を形成する。レジスト２４を
マスクとして電極層２３を異方性エッチングする。図６
に示すように、ゲート電極５ａ、５ｂを形成した後、レ
ジスト２４を除去する。そして、図７に示すように、Ｃ
ＶＤ法などにより酸化膜２５を半導体基板１の主面の全
面に堆積する。
【００５２】続いて、図８に示すように、写真製版によ
りＰチャネルトランジスタが形成されるＮウェル２ｂ上
にレジスト２６を形成する。このレジスト２６及びゲー
ト電極５ａをマスクにしてリンや砒素などのＮ型のイオ
ンを斜め注入して、Ｐウェル２ｃの不純物濃度よりも不
純物濃度の低いＰ-領域１５ａ，１５ｂをゲート電極５
ａの下の領域まで入り込むようにゲート電極５ａの両側
に形成する。図８において、矢印２７はＰ-領域１５
ａ，１５ｂを形成するために打ち込まれるイオンの軌跡
を示している。さらに、図９に示すように、レジスト２
６及びゲート電極５ａをマスクにして高ドーズのリンや
砒素などのＮ型のイオンを注入して、ＮチャネルＭＯＳ
トランジスタのＮ+ソース領域８ａ及びドレイン領域８
ｂを形成する。図９において、矢印２８はソース領域８
ａ及びドレイン領域８ｂを形成するために打ち込まれる
リンや砒素などのイオンの軌跡を示している。そして、
図１０に示すように、写真製版によりＮチャネルトラン
ジスタが形成されるＰウェル２ｂ上にレジスト２９を形
成する。このレジスト２９及びゲート電極５ｂをマスク
にして高ドーズのボロンやＢＦ2などのＰ型のイオンを
低エネルギーで注入して、ＰチャネルＭＯＳトランジス
タの浅いＰ+ソース領域及びドレイン領域になるＰ+層３
０ａ，３０ｂを形成する。図１０において、矢印３１は
Ｐ+領域３０ａ，３０ｂを形成するために打ち込まれる
Ｐ型イオンの軌跡を示している。
【００５３】レジスト２９を除去した後、図１１に示す
ように、ＣＶＤ法などにより酸化膜３２を半導体基板１
の全面に堆積する。このとき、例えば、半導体基板１及
びゲート電極５ａ，５ｂを熱酸化して形成することもで
きる。そして、図１２に示すように、酸化膜２２，２
５，３２を同時にエッチバックすることによりゲート電
極５ａ，５ｂの側面にサイドウォール７ａ，７ｂを形成
する。そして、写真製版によりＮチャネルトランジスタ
が形成されるＰウェル２ｃ上にレジスト３３を形成す
る。図１２に示すように、このレジスト３３、ゲート電
極５ｂ及びサイドウォール７ｂをマスクにして高ドーズ
のボロンやＢＦ2などのＰ型のイオンを高エネルギーで
注入して、ＰチャネルＭＯＳトランジスタのＰ+ソース
領域８ｅ及びドレイン８ｆの深い部分を形成する。図１
３において矢印３４はソース領域８ｅ及びドレイン領域
８ｆの深い部分を形成するために注入されるＰ型イオン
の軌跡を示している。
【００５４】レジスト３３を除去した後、図１４に示す
ように、半導体基板１の全面に単層あるいは多層の絶縁
膜３５をＣＶＤ法などに堆積する。次に、この絶縁膜３
５上にソース領域８ａ，８ｅ及びドレイン領域８ｂ，８
ｆ等コンタクトをとる必要のある領域の上の部分を除い
て写真製版によりレジストを形成する。そして、このレ
ジストをマスクとして絶縁膜３５を異方性エッチィング
し、図１５に示すように、コンタクトホール１０を開口
して層間絶縁膜９を形成する。さらに、図１６に示すよ
うに、アルミニウムやタングステンなどの金属配線から
なる導電層をスパッタ法やＣＶＤ法などによって半導体
基板１の全面に堆積し、写真製版により所定の配線パタ
ーに対応してレジストを形成する。このレジストをマス
クとしてアルミニウムやタングステンなどの金属配線か
らなる導電層を異方性エッチィングすることにより、コ
ンタクトホール１０を通してソース領域８ａ及びドレイ
ン領域８ｂ並びにソース領域８ｅの深い部分及びドレイ
ン領域８ｆの深い部分に接続される金属配線１１が形成
される。
【００５５】実施例２．次に、この発明の第２実施例に
よる絶縁ゲート型電界効果トランジスタについて図１７
に基づいて説明する。図１７はこの発明の第２実施例に
よる絶縁ゲート型トランジスタで構成されたデュアルゲ
ートＣＭＯＳ回路の構成を示す部分断面図である。図１
７において、１はＰ型シリコンからなる半導体基板、２
ｃは半導体基板１上に形成され半導体基板１の不純物濃
度よりも濃い１０18〜１０19ａｔｍ／ｃｍ3程度の不純
物濃度を有するＰウェル、２ｄは半導体基板１上に形成
され半導体基板１の不純物濃度よりも濃い１０18〜１０
19ａｔｍ／ｃｍ3程度の不純物濃度を有するＮウェル、
３は半導体基板１の主面にＬＯＣＯＳ法により選択的に
形成された素子分離酸化膜、４ａ，４ｃはそれぞれトラ
ンジスタ形成領域であるＮウェル２ｃ及びＰウェル２ｄ
の表面に熱酸化法などによって形成されたゲート酸化
膜、５ａはＮ型不純物をドープされたポリシリコンなど
の導電材により形成されたＮ+ゲート電極、５ｃはＰ型
不純物をドープされたポリシリコンなどの導電材により
形成されたＰ+ゲート電極、７ａ，７ｃはそれぞれゲー
ト電極５ａ，５ｃの側面に形成されたサイドウォール、
８ａ，８ｂはそれぞれゲート電極５ａの端部と素子分離
領域３との間の領域にゲート電極５ａを挟んで形成され
１０19〜１０20ａｔｍ／ｃｍ3程度の不純物濃度を有す
る単一のＮ+層からなるソース領域及びドレイン領域、
８ｇ，８ｈはそれぞれゲート電極５ｃの端部と素子分離
領域３との間の領域にゲート電極５ｃを挟んで形成され
１０19〜１０20ａｔｍ／ｃｍ3程度の不純物濃度を有す
る単一のＰ+層からなるソース領域及びドレイン領域、
９はＮチャネル及びＰチャネルＭＯＳトランジスタを配
線等から絶縁するとともに保護するために半導体基板１
上に形成された層間絶縁膜、１０はＮチャネル及びＰチ
ャネルトランジスタの電極と配線とを接続するためのコ
ンタクトホール、１１はアルミニウムやタングステンな
どで形成されコンタクトホール１０を介してソース領域
８ａ，８ｅ及びドレイン領域８ｂ，８ｆ等に接続される
金属配線を含む導電層、１５ａ，１５ｂはソース領域８
ａ及びドレイン領域８ｂを取り囲むようにゲート電極５
ａの下の領域まで延びるように形成されＰウェル２ｃの
不純物濃度よりも低い１０16〜１０17ａｔｍ／ｃｍ3程
度の不純物濃度を有するＰ-領域、１５ｃ，１５ｄはソ
ース領域８ｇ及びドレイン領域８ｈを取り囲むようにゲ
ート電極５ｃの下の領域まで延びるように形成されＮウ
ェル２ｄの不純物濃度よりも低い１０16〜１０17ａｔｍ
／ｃｍ3程度の不純物濃度を有するＮ-領域である。
【００５６】次に、この第２実施例によるデュアルゲー
トＣＭＯＳ回路の製造方法について、図２及び図１８乃
至図３４に基づき説明する。まず、Ｐ型シリコンからな
る半導体基板１を準備する。そして、図２に示すように
ＬＯＣＯＳ法により半導体基板１の主面に選択的に素子
分離領域３を形成する。続いて、写真製版によりＮチャ
ネルＭＯＳトランジスタが形成される領域上に図１８に
示すレジスト４０を形成する。図１８に示すように、こ
のレジスト４０をマスクとしてリンイオンなどのＮ型イ
オンをＰチャネルＭＯＳトランジスタが形成される領域
に注入することによって半導体基板１にＮウェル２ｄを
形成する。図１８において矢印４１は注入されるイオン
の軌跡を示している。そして、レジスト４０を除去した
後、写真製版によりＰチャネルＭＯＳトランジスタが形
成される領域上にレジスト４２を形成する。図１９に示
すように、このレジスト４２をマスクとしてボロンイオ
ンなどのＰ型イオンをＮチャネルＭＯＳトランジスタが
形成される領域に注入することによって半導体基板１よ
りも不純物濃度の高いＰウェル２ｃを形成する。図１９
において矢印４３は注入されるボロンイオンなどのＰ型
イオンの軌跡を示している。
【００５７】続いて、レジスト４２を除去した後、図２
０に示すゲート絶縁膜となる酸化膜４４を熱酸化法など
により形成する。図２０に示すように、酸化膜４４上に
ＭＯＳトランジスタのゲート電極となる不純物イオンが
ドープされていないポリシリコンなどの導電材料からな
る電極層４５をＣＶＤ法などにより堆積する。そして、
図２１に示すように、写真製版によりＰチャネルＭＯＳ
トランジスタが形成されるＮウェル２ｄ上の電極層４５
の上にレジスト４６を形成し、このレジスト４６をマス
クとしてリンや砒素イオンなどのＮ型イオンをＮチャネ
ルＭＯＳトランジスタが形成される領域の電極層４５に
注入することにより、ＮチャネルＭＯＳトランジスタが
形成されるＰウェル２ｃ上の電極層４５の導電性のみを
Ｎ+型にする。
【００５８】レジスト４６を除去した後、図２１の工程
と同様に、写真製版によりＮチャネルＭＯＳトランジス
タが形成されるＰウェル２ｃ上の電極層４５上にレジス
ト４７を形成し、このレジスト４７をマスクとしてボロ
ンイオンなどのＰ型イオンをＰチャネルＭＯＳトランジ
スタが形成される領域の電極層４５に注入することによ
り、ＰチャネルＭＯＳトランジスタが形成されるＮウェ
ル２ｄ上の電極層４５の導電性のみをＰ+型にする。
【００５９】レジスト４７を除去した後、図２３に示す
ように、Ｐウェル２ｃ及びＮウェル２ｄ上の電極層４５
上に写真製版によりそれぞれレジスト４８を形成する。
続いて、レジスト４８をマスクとして電極層４５を異方
性エッチィングする。図２４に示すように、異方性エッ
チング後にレジスト４８を除去して、Ｎ+型の導電性を
有するゲート電極５ａ、及びＰ+型の導電性を有するゲ
ート電極５ｃを形成する。続いて、図２５に示すよう
に、ＣＶＤ法などにより酸化膜４９を半導体基板１の全
面に堆積する。
【００６０】写真製版により、Ｐチャネルトランジスタ
が形成されるＮウェル上に、図２６に示すレジスト５０
を形成する。図２６に示すように、このレジスト５０及
びゲート電極５ａをマスクにしてリンや砒素などのＮ型
のイオンを斜め注入し、Ｐウェル２ｃの不純物濃度より
も不純物濃度が低いＰ-領域１５ａ，１５ｂを形成す
る。Ｐ-領域１５ａ，１５ｂはゲート電極５ａを挟んで
独立に形成され、Ｐ-領域１５ａ，１５ｂはゲート電極
５ａの下の領域まで侵入している。矢印５１は斜めに注
入されるＮ型のイオンの軌跡を示している。さらに、図
２７に示すように、レジスト５０をマスクにして高ドー
ズのリンや砒素などのＮ型のイオンを浅く注入して、Ｎ
チャネルＭＯＳトランジスタのＮ+ソース領域８ａ及び
ドレイン８ｂを形成する。続いて、レジスト５０を除去
して、写真製版によりＮチャネルトランジスタが形成さ
れるＰウェル２ｃの上の領域にレジスト５３を形成す
る。このレジスト５３をマスクにして、図２８に示すよ
うに、ボロンやＢＦ2などのＰ型のイオンを斜め注入し
て、Ｎウェル２ｄの不純物濃度よりも不純物濃度が低い
Ｎ-領域１５ｃ，１５ｄを形成する。Ｎ-領域１５ｃ，１
５ｄはゲート電極５ｃを挟んで独立に形成され、Ｎ-領
域１５ｃ，１５ｄはゲート電極５ｃの下の領域まで侵入
している。矢印５４は斜めに注入されるＰ型のイオンの
軌跡を示している。
【００６１】図２９に示すように、ＣＶＤ法などにより
酸化膜５５を全面に堆積する。図３０に示すように、酸
化膜４４，４９，５５を同時にエッチバックすることに
よりサイドウォール７ａ，７ｃ及びゲート絶縁膜４ａ，
４ｃを形成する。続いて、写真製版によりＮチャネルト
ランジスタが形成される領域に図３１に示すレジスト５
６を形成する。図３１に示すように、このレジスト５６
及びゲート絶縁膜５ｃをマスクにして高ドーズのボロン
やＢＦ2などのＰ型のイオンを高エネルギーで注入し
て、ＰチャネルＭＯＳトランジスタのＰ+ソース領域８
ｇ及びドレイン領域８ｈを形成する。図において、矢印
５７はソース領域８ｇ及びドレイン領域８ｈを形成する
ために注入するイオンの軌跡を示している。
【００６２】レジスト５６を除去した後、図３２に示す
ように、半導体基板１の全面に単層あるいは多層の絶縁
膜５８をＣＶＤ法などにより堆積する。次に、配線と接
続するソース領域８ａ，８ｇ及びドレイン領域８ｂ，８
ｈの上を除く絶縁膜５８上の所定の部分に写真製版によ
りレジストを形成する。そして、このレジストをマスク
として絶縁膜５８を異方性エッチィングし、図３３に示
すように、コンタクトホール１０を形成する。さらに、
アルミニウムやタングステンなどの金属配線からなる導
電層をスパッタ法やＣＶＤ法などによって全面に堆積す
る。図３４に示すように、写真製版によりレジストを形
成し、このレジストをマスクとしてアルミニウムやタン
グステンなどの金属配線からなる導電層を異方性エッチ
ィングすることにより、コンタクトホール１０を介して
Ｎチャネル及びＰチャネルＭＯＳトランジスタのソース
及びドレインに接続されるアルミニウムやタングステン
などの金属配線１１が形成される。
【００６３】絶縁膜４９を薄くしておくことにより、ソ
ース及びドレイン並びにそれらソースやドレインの周り
のＰ-層１５ａ，１５ｂ及びＮ-層１５ｃ，１５ｄの形成
のためのイオンの注入を容易にする。
【００６４】実施例３．次に、この発明の第３実施例に
よるデュアルゲートＣＭＯＳ回路の製造方法について、
図３５乃至図３８に基づき説明する。
【００６５】第２実施例のデュアルゲートＣＭＯＳ回路
の形成における図２４までの工程と同様の工程を経て、
Ｐウェル２ｃ及びＮウェル２ｄの表面に形成された酸化
膜４４上にゲート電極５ａ，５ｃ形成する（図２４参
照）。
【００６６】写真製版によりＰチャネルトランジスタが
形成されるＮウェル２ｄ上にレジスト６０を形成する。
図３５に示すように、このレジスト６０及びゲート電極
５ａをマスクにしてリンや砒素などのＮ型のイオンを斜
め注入して、Ｐウェルの不純物濃度よりも不純物濃度の
低いＰ-領域１５ａ，１５ｂを形成する。図３５におけ
る矢印６１はイオンの軌跡を示している。
【００６７】図３６に示すように、レジスト６０及びゲ
ート電極５ａをマスクにしてリンや砒素などのＮ型のイ
オンをドーズ量が多くなるように注入して、Ｎチャネル
ＭＯＳトランジスタのＮ+ソース領域８ａ及びドレイン
８ｂを形成する。図３５において矢印６２は注入される
イオンの軌跡を示している。そして、レジスト６０を除
去して、写真製版によりＮチャネルトランジスタが形成
されるＰウェル２ｃ上に図３７に示すレジスト６３を形
成する。図３７に示すように、このレジスト６３をマス
クにしてボロンやＢＦ2などのＰ型のイオンを斜め注入
して、Ｎウェルの不純物濃度よりも不純物濃度の低いＮ
-領域１５ａ，１５ｂを形成する。続いて、図３８に示
すように、熱酸化法により、Ｎ+型導電性を有するゲー
ト電極５ａ、Ｐ+型導電性を有するゲート電極５ｃ及び
半導体基板１が露出した活性領域全面に、酸化膜６５を
形成する。
【００６８】第２実施例の図２９に示した酸化膜４９の
上に酸化膜５５を堆積したように、ＣＶＤ法などにより
酸化膜６５の上に酸化膜を全面に堆積し、図３０から図
３４と同様の工程を経て、図１７に示したようなデュア
ルゲートＣＭＯＳ回路を形成する。
【００６９】上記各実施例では、プレーナ型の絶縁ゲー
トが電界効果トランジスタについて説明したが、他の形
状のトランジスタであってもよく、ソース及びドレイン
の周囲のウェルの不純物濃度を薄くすることによって上
記実施例と同様の効果を奏する。
【００７０】
【発明の効果】請求項１記載の発明の絶縁ゲート型電界
効果トランジスタによれば、第１の半導体領域に、チャ
ネル領域を挟んで互いに独立に設けられた第２導電型の
ソース領域及びドレイン領域を取り囲むように、かつ第
１の半導体領域よりも不純物濃度が薄くなるように形成
された第１導電型の第２及び第３の半導体領域を備えて
構成されているので、動作時のソース領域及びドレイン
領域とチャネル領域との界面付近の電界を緩和すること
ができ、ホットキャリアの発生の抑制並びに接合リーク
電流及び接合容量の低減を行うことによって、微細化や
高集積化が容易な絶縁ゲート型電界効果トランジスタを
得ることができるという効果がある。
【００７１】請求項２記載の発明の絶縁ゲート型電界効
果トランジスタによれば、ソース領域及びドレイン領域
の端部は、それぞれゲート電極の第１及び第２の端部と
揃うように形成され、チャネル領域と適切に接するの
で、絶縁ゲート型電界効果トランジスタのオン抵抗を低
くすることができるなどトランジスタの特性を良好にす
ることができるという効果がある。
【００７２】請求項３記載の発明の絶縁ゲート型電界効
果トランジスタによれば、第１の半導体領域の不純物濃
度を、１０18〜１０19ａｔｍ／ｃｍ3の範囲に、第２の
半導体領域及び第３の半導体領域の不純物濃度を、１０
16〜１０17ａｔｍ／ｃｍ3の範囲になるように構成され
ているので、チャネル領域の中の第１の半導体領域にお
いて、パンチスルー耐性を向上するとともに、第２及び
第３の半導体領域によって、ホットキャリアの発生を抑
制でき、微細化及び集積化が容易な絶縁ゲート型電界効
果トランジスタが得られるという効果がある。
【００７３】請求項４記載の発明の絶縁ゲート型電界効
果トランジスタによれば、第２導電型にドープされた導
体で形成されたゲート電極を備えて構成されているの
で、ゲート電極の仕事関数を所望の値に設定することが
でき、絶縁ゲート型電界効果トランジスタの用途を広げ
ることができるという効果がある。
【００７４】請求項５記載の発明の絶縁ゲート型電界効
果トランジスタによれば、ソース領域及びドレイン領域
が、それぞれ、チャネル領域として働く第２導電型の表
面層に接している第１の層及び表面層に接している第３
の層を備えて構成されているので、パンチスルー耐性を
向上させることによって電流駆動能力を上げることがで
き、信頼性を損なうことなく特性が向上した絶縁ゲート
型電界効果トランジスタを得ることができるという効果
がある。
【００７５】請求項６記載の発明の絶縁ゲート型電界効
果トランジスタによれば、ソース領域の第１の層及びド
レイン領域の第３の層の端部は、それぞれゲート電極の
第１及び第２の端部と揃うように形成され、チャネル領
域と適切に接するので、絶縁ゲート型電界効果トランジ
スタのオン抵抗を低くすることができるなど、トランジ
スタの特性を良好にすることができるという効果があ
る。
【００７６】請求項７記載の発明の絶縁ゲート型電界効
果トランジスタによれば、接合リーク電流の増加を抑制
することができ、微細化、集積化が容易で、かつ良好な
特性の絶縁ゲート型電界効果トランジスタを得ることが
できるという効果がある。
【００７７】請求項８記載の発明の絶縁ゲート型電界効
果トランジスタによれば、第１導電型にドープされた導
体で形成されたゲート電極を備えて構成されているの
で、ゲート電極の仕事関数を所望の値に設定することが
でき、絶縁ゲート型電界効果トランジスタの用途を拡大
することができるという効果がある。
【００７８】請求項９記載の発明の絶縁ゲート型電界効
果トランジスタの製造方法によれば、第１の不純物注入
工程において、ゲート電極をマスクとして少なくとも絶
縁膜を介して第１の半導体領域の表面に対して斜めから
第２導電型の不純物を注入することによって、第１の半
導体領域のゲート電極の片側の領域及び片側の領域に続
くゲート電極の下の領域の一部を含む第２の半導体領域
と、第１の半導体領域のゲート電極を挟んで片側と対向
する反対側の領域及び反対側の領域に続くゲート電極の
下の領域の一部を含む第３の半導体領域との第１導電型
の不純物濃度を、第１の半導体領域の不純物濃度より薄
くするように構成されているので、ソース領域及びドレ
イン領域の周囲だけ第１導電型の不純物濃度を薄くする
ことができ、ホットキャリアの発生の抑制並びに接合リ
ーク電流及び接合容量の低減を行うことができる絶縁ゲ
ート型電界効果トランジスタを容易に形成することがで
きるという効果がある。
【００７９】請求項１０記載の発明の絶縁ゲート型電界
効果トランジスタの製造方法によれば、ゲート電極をマ
スクとして第１の絶縁膜と第２の絶縁膜とを介してゲー
ト電極を挟んでゲート電極の両側に、それぞれソース領
域及びドレイン領域の一部を構成する互いに独立した第
２導電型の第１及び第２の層を形成する第１のソース・
ドレイン形成工程と、ゲート電極及びサイドウォールを
マスクとしてゲート電極及びサイドウォールを挟んでゲ
ート電極及びサイドウォールの両側に、それぞれソース
領域及びドレイン領域の残りの部分を構成する互いに独
立し前記第１の層及び前記第２の層よりも深い第３の層
及び第４の層を形成する第２のソース・ドレイン形成工
程とを備えて構成されているので、信頼性を損なうこと
なく電流駆動能力など特性の向上した絶縁ゲート型電界
効果トランジスタを容易に形成することができるという
効果がある。
【図面の簡単な説明】
【図１】 この発明の第１実施例によるシングルゲート
ＣＭＯＳ回路が形成された素子の構造を示す部分断面図
である。
【図２】 図１に示したシングルゲートＣＭＯＳ回路の
一製造方法の一工程を説明するための素子の部分断面図
である。
【図３】 図１に示したシングルゲートＣＭＯＳ回路の
一製造方法の他の工程を説明するための素子の部分断面
図である。
【図４】 図１に示したシングルゲートＣＭＯＳ回路の
一製造方法の他の工程を説明するための素子の部分断面
図である。
【図５】 図１に示したシングルゲートＣＭＯＳ回路の
一製造方法の他の工程を説明するための素子の部分断面
図である。
【図６】 図１に示したシングルゲートＣＭＯＳ回路の
一製造方法の他の工程を説明するための素子の部分断面
図である。
【図７】 図１に示したシングルゲートＣＭＯＳ回路の
一製造方法の他の工程を説明するための素子の部分断面
図である。
【図８】 図１に示したシングルゲートＣＭＯＳ回路の
一製造方法の他の工程を説明するための素子の部分断面
図である。
【図９】 図１に示したシングルゲートＣＭＯＳ回路の
一製造方法の他の工程を説明するための素子の部分断面
図である。
【図１０】 図１に示したシングルゲートＣＭＯＳ回路
の一製造方法の他の工程を説明するための素子の部分断
面図である。
【図１１】 図１に示したシングルゲートＣＭＯＳ回路
の一製造方法の他の工程を説明するための素子の部分断
面図である。
【図１２】 図１に示したシングルゲートＣＭＯＳ回路
の一製造方法の他の工程を説明するための素子の部分断
面図である。
【図１３】 図１に示したシングルゲートＣＭＯＳ回路
の一製造方法の他の工程を説明するための素子の部分断
面図である。
【図１４】 図１に示したシングルゲートＣＭＯＳ回路
の一製造方法の他の工程を説明するための素子の部分断
面図である。
【図１５】 図１に示したシングルゲートＣＭＯＳ回路
の一製造方法の他の工程を説明するための素子の部分断
面図である。
【図１６】 図１に示したシングルゲートＣＭＯＳ回路
の一製造方法の他の工程を説明するための素子の部分断
面図である。
【図１７】 この発明の第２実施例によるデュアルゲー
トＣＭＯＳ回路の構成を示す部分断面図である。
【図１８】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の一工程を説明するための素子の部分断
面図である。
【図１９】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図２０】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図２１】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図２２】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図２３】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図２４】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図２５】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図２６】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図２７】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図２８】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図２９】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図３０】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図３１】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図３２】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図３３】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図３４】 図１７に示したデュアルゲートＣＭＯＳ回
路の一製造方法の他の工程を説明するための素子の部分
断面図である。
【図３５】 図１７に示したデュアルゲートＣＭＯＳ回
路の他の製造方法の一工程を説明するための素子の部分
断面図である。
【図３６】 図１７に示したデュアルゲートＣＭＯＳ回
路の他の製造方法の他の工程を説明するための素子の部
分断面図である。
【図３７】 図１７に示したデュアルゲートＣＭＯＳ回
路の他の製造方法の他の工程を説明するための素子の部
分断面図である。
【図３８】 図１７に示したデュアルゲートＣＭＯＳ回
路の他の製造方法の他の工程を説明するための素子の部
分断面図である。
【図３９】 従来のＬＤＤ構造を有するＮＭＯＳトラン
ジスタの構造を示す断面図である。
【図４０】 図３９に示した従来のＮＭＯＳトランジス
タの一製造方法の一工程を示す断面図である。
【図４１】 図３９に示した従来のＮＭＯＳトランジス
タの一製造方法の他の工程を示す断面図である。
【図４２】 図３９に示した従来のＮＭＯＳトランジス
タの一製造方法の他の工程を示す断面図である。
【図４３】 従来の埋め込みチャネル型のＰＭＯＳトラ
ンジスタの構造を示す断面図である。
【図４４】 図４３に示した従来のＰＭＯＳトランジス
タの一製造方法の一工程を示す断面図である。
【図４５】 図４３に示した従来のＰＭＯＳトランジス
タの一製造方法の他の工程を示す断面図である。
【図４６】 図４３に示した従来のＰＭＯＳトランジス
タの一製造方法の他の工程を示す断面図である。
【符号の説明】
１ 半導体基板、２ｂ，２ｄ Ｎウェル、２ｃ Ｐウェ
ル、３ 素子分離領域、４ａ〜４ｃ ゲート酸化膜、５
ａ〜５ｃ ゲート電極、７ａ〜７ｃ サイドウォール、
８ａ，８ｅ，８ｇ ソース領域、８ｂ，８ｆ，８ｈ ド
レイン領域、１５ａ，１５ｂ Ｐ-領域、１５ｅ，１５
ｄ Ｎ-領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 チャネルが形成されるチャネル領域を有
    する第１導電型の第１の半導体領域と、 前記第１の半導体領域の前記チャネル領域上に形成され
    たゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、前記第１の半導体領域
    と絶縁されたゲート電極と、 前記第１の半導体領域に前記チャネル領域を挟んで互い
    に独立に設けられた第２導電型のソース領域及びドレイ
    ン領域と、 前記第１の半導体領域に前記ソース領域を取り囲むよう
    に、かつ前記第１の半導体領域よりも不純物濃度が薄く
    なるように形成された第１導電型の第２の半導体領域
    と、 前記第２の半導体領域と独立に設けられ、前記第１の半
    導体領域に前記ドレイン領域を取り囲むように、かつ前
    記第１の半導体領域よりも不純物濃度が薄くなるように
    形成された第１導電型の第３の半導体領域とを備える、
    絶縁ゲート型電界効果トランジスタ。
  2. 【請求項２】 前記ソース領域の端部が、前記ゲート電
    極の第１の端部と揃うように形成され、 前記ドレイン領域の端部が、前記第１の端部と対向する
    前記ゲート電極の第２の端部と揃うように形成されてい
    ることを特徴とする、請求項１記載の絶縁ゲート型電界
    効果トランジスタ。
  3. 【請求項３】 前記第１の半導体領域の不純物濃度は、
    １０18〜１０19ａｔｍ／ｃｍ3の範囲にあり、 前記第２の半導体領域及び前記第３の半導体領域の不純
    物濃度は、１０16〜１０17ａｔｍ／ｃｍ3の範囲にある
    ことを特徴とする、請求項１または請求項２記載の絶縁
    ゲート型電界効果トランジスタ。
  4. 【請求項４】 前記ゲート電極は、第２導電型にドープ
    された導体で形成されていることを特徴とする、請求項
    １ないし請求項３のいずれか一項に記載された絶縁ゲー
    ト型電界効果トランジスタ。
  5. 【請求項５】 第１導電型の第１の半導体領域と、 前記第１の半導体領域の表面に設けられチャネル領域と
    して働く第２導電型の表面層と、 前記表面層上に設けられたゲート絶縁膜と、 前記ゲート絶縁膜上に設けられ、前記表面層から絶縁さ
    れたゲート電極と、 前記第１の半導体領域に前記表面層を挟んで互いに独立
    に設けられた第２導電型のソース領域及びドレイン領域
    とを備え、 前記ソース領域は、前記表面層に接している第１の層及
    び該第１の層を挟んで前記表面層の反対側に前記第１の
    層に続いて設けられ該第１の層よりも深い第２の層を有
    し、 前記ドレイン領域は、前記表面層に接している第３の層
    及び該第３の層を挟んで前記表面層の反対側に前記第３
    の層に続いて設けられ該第３の層よりも深い第４の層を
    有することを特徴とする、絶縁ゲート型電界効果トラン
    ジスタ。
  6. 【請求項６】 前記ソース領域の前記第１の層の端部
    が、前記ゲート電極の第１の端部と揃うように形成さ
    れ、 前記ドレイン領域の前記第３の層の端部が、前記第１の
    端部と対向する前記ゲート電極の第２の端部と揃うよう
    に形成されていることを特徴とする、請求項５記載の絶
    縁ゲート型電界効果トランジスタ。
  7. 【請求項７】 前記第１の層及び前記第３の層並びに前
    記第２の層が前記第１の半導体領域と接する領域及び前
    記第４の層が前記第１の半導体領域と接する領域の不純
    物濃度は、ほぼ同一で、１０19〜１０20ａｔｍ／ｃｍ3
    の範囲にあることを特徴とする、請求項５または請求項
    ６記載の絶縁ゲート型電界効果トランジスタ。
  8. 【請求項８】 前記ゲート電極は、第１導電型にドープ
    された導体で形成されていることを特徴とする、請求項
    ５ないし請求項７のいずれか一項に記載された絶縁ゲー
    ト型電界効果トランジスタ。
  9. 【請求項９】 第１導電型の不純物がドープされた第１
    導電型の第１の半導体領域を準備する工程と、 前記第１の半導体領域の表面に絶縁膜を形成する絶縁膜
    形成工程と、 前記絶縁膜上にゲート電極を形成するゲート電極形成工
    程と、 前記ゲート電極をマスクとして前記絶縁膜を介して前記
    第１の半導体領域の前記表面に対して斜めから第２導電
    型の不純物を注入することによって、前記第１の半導体
    領域の前記ゲート電極の片側の領域及び前記片側の領域
    に続く前記ゲート電極の下の領域の一部を含む第２の半
    導体領域と、前記第１の半導体領域の前記ゲート電極を
    挟んで前記片側と対向する反対側の領域及び前記反対側
    の領域に続く前記ゲート電極の下の領域の一部を含む第
    ３の半導体領域との第１導電型の不純物濃度を、前記第
    １の半導体領域の不純物濃度より薄くするための第１の
    不純物注入工程と、 前記ゲート電極をマスクとして前記絶縁膜を介して前記
    第１の半導体領域の前記表面に対してほぼ垂直に前記第
    １の不純物注入工程よりも浅く第２導電型の不純物を注
    入することによって、前記第２の半導体領域に囲まれた
    ソース領域と、前記第３の半導体領域に囲まれたドレイ
    ン領域とを形成する第２の不純物注入工程とを備える、
    絶縁ゲート型電界効果トランジスタの製造方法。
  10. 【請求項１０】 第１導電型の不純物がドープされた第
    １導電型の第１の半導体領域を形成する工程と、 前記第１の半導体領域の表面に第２導電型の不純物を拡
    散することによって、第２導電型の表面層を形成する表
    面層形成工程と、 前記第１の半導体領域の前記表面上に第１の絶縁膜を形
    成する第１の絶縁膜形成工程と、 前記第１の絶縁膜上にゲート電極を形成するゲート電極
    形成工程と、 前記ゲート電極及び前記第１の絶縁膜上に第２の絶縁膜
    を形成する第２の絶縁膜形成工程と、 前記ゲート電極をマスクとして前記第１の絶縁膜及び前
    記第２の絶縁膜を介して前記ゲート電極を挟んで前記ゲ
    ート電極の両側に、それぞれソース領域及びドレイン領
    域の一部を構成する互いに独立した第２導電型の第１及
    び第２の層を形成する第１のソース・ドレイン形成工程
    と、 前記第２の絶縁膜上に前記第２の絶縁膜と同じ材質の第
    ３の絶縁膜を形成する第３の絶縁膜形成工程と、 少なくとも前記第２の絶縁膜及び前記第３の絶縁膜を同
    時にエッチングすることによって、前記ゲート電極の側
    面にサイドウォールを形成するサイドウォール形成工程
    と、 前記ゲート電極及び前記サイドウォールをマスクとして
    前記ゲート電極及び前記サイドウォールを挟んで前記ゲ
    ート電極及び前記サイドウォールの両側に、それぞれソ
    ース領域及びドレイン領域の残りの部分を構成する互い
    に独立し前記第１の層及び前記第２の層よりも深い第３
    の層及び第４の層を形成する第２のソース・ドレイン形
    成工程とを備える、絶縁ゲート型電界効果トランジスタ
    の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012134284A (ja) * 2010-12-21 2012-07-12 Renesas Electronics Corp 半導体装置およびその製造方法
CN112151598A (zh) * 2019-06-27 2020-12-29 株式会社电装 半导体装置

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* Cited by examiner, † Cited by third party
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JP2012134284A (ja) * 2010-12-21 2012-07-12 Renesas Electronics Corp 半導体装置およびその製造方法
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