JPH09232458A - ＢｉＣＭＯＳ素子およびその製造方法 - Google Patents
ＢｉＣＭＯＳ素子およびその製造方法Info
- Publication number
- JPH09232458A JPH09232458A JP8321619A JP32161996A JPH09232458A JP H09232458 A JPH09232458 A JP H09232458A JP 8321619 A JP8321619 A JP 8321619A JP 32161996 A JP32161996 A JP 32161996A JP H09232458 A JPH09232458 A JP H09232458A
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- oxide film
- gate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 238000000034 method Methods 0.000 claims abstract description 20
- 230000003647 oxidation Effects 0.000 claims abstract description 10
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 33
- 229920005591 polysilicon Polymers 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 19
- 150000002500 ions Chemical class 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 6
- 238000005245 sintering Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 8
- 230000005669 field effect Effects 0.000 abstract description 5
- 241000293849 Cordylanthus Species 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- -1 phosphorus ions Chemical class 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000005192 partition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/124—Polycrystalline emitter
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】ホットキャリヤ信頼性を高め、ＧＩＤＬおよび
ゲートドレイン接合静電容量を縮める。 【解決手段】自己整合的酸化工程の結果、厚い酸化膜５
２は端子６８，６９の上下部において端子６８，６９に
向かうバーズビークを有している。ＬＤＤ領域４２付近
にあるゲート酸化膜５０の端部分が中央部分より厚いた
め、ＧＩＤＬとゲート−ドレイン重畳容量が減少する。
バイポーラセクション（Ａ）においては、エミッタ端子
６９側面下方とエミッタ領域３８との間に厚い酸化膜５
２の一部が存在し、この構造が電界効果トランジスタの
ゲートの役割をするため、エミッタ−ベース接合が逆バ
イアスされると、エミッタ領域３８にＮチャンネルが形
成されてホットキャリヤ効果が縮まる。
ゲートドレイン接合静電容量を縮める。 【解決手段】自己整合的酸化工程の結果、厚い酸化膜５
２は端子６８，６９の上下部において端子６８，６９に
向かうバーズビークを有している。ＬＤＤ領域４２付近
にあるゲート酸化膜５０の端部分が中央部分より厚いた
め、ＧＩＤＬとゲート−ドレイン重畳容量が減少する。
バイポーラセクション（Ａ）においては、エミッタ端子
６９側面下方とエミッタ領域３８との間に厚い酸化膜５
２の一部が存在し、この構造が電界効果トランジスタの
ゲートの役割をするため、エミッタ−ベース接合が逆バ
イアスされると、エミッタ領域３８にＮチャンネルが形
成されてホットキャリヤ効果が縮まる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り、より詳しくは、ＬＤＤ(Ligh-tly Do
ped Drain)ＭＯＳＦＥＴとバイポーラトランジスタとを
含むＢｉＣＭＯＳ素子およびその製造方法に関する。
の製造方法に係り、より詳しくは、ＬＤＤ(Ligh-tly Do
ped Drain)ＭＯＳＦＥＴとバイポーラトランジスタとを
含むＢｉＣＭＯＳ素子およびその製造方法に関する。
【０００２】
【従来の技術】トランジスタなどの半導体素子の大きさ
が小さいほどホットキャリヤ現象により特性が劣化され
易い。バイポーラトランジスタの場合には、バイポーラ
トランジスタの高濃度エミッタ−ベース接合が逆方向に
バイアスされると、電場の集中により強い電場が生成さ
れる。その結果、接合付近の電子が加速されてホットキ
ャリヤ効果(Hot Carrier Effect)が生じる。
が小さいほどホットキャリヤ現象により特性が劣化され
易い。バイポーラトランジスタの場合には、バイポーラ
トランジスタの高濃度エミッタ−ベース接合が逆方向に
バイアスされると、電場の集中により強い電場が生成さ
れる。その結果、接合付近の電子が加速されてホットキ
ャリヤ効果(Hot Carrier Effect)が生じる。
【０００３】ＭＯＳ素子の場合、ホットキャリヤ現象を
防止するため、多様な形態のＬＤＤ構造が考案されてい
る。ＩＴＬＤＤ(Inverse-T type LDD)、ＬＡＴＩＤ(Lar
ge-Tiltangle implanted Drain) 、ＧＯＬＤ(Gate-drai
n overlapped LDD) のようなＬＤＤと重ねたゲート構造
は、ホットキャリヤ信頼性を向上できるが、大きいＧＩ
ＤＬ(Gate-Induced Drain Leakage)を発生し、高いゲー
ト−ドレイン間の重ね静電容量で回路性能を大きく低下
させる。
防止するため、多様な形態のＬＤＤ構造が考案されてい
る。ＩＴＬＤＤ(Inverse-T type LDD)、ＬＡＴＩＤ(Lar
ge-Tiltangle implanted Drain) 、ＧＯＬＤ(Gate-drai
n overlapped LDD) のようなＬＤＤと重ねたゲート構造
は、ホットキャリヤ信頼性を向上できるが、大きいＧＩ
ＤＬ(Gate-Induced Drain Leakage)を発生し、高いゲー
ト−ドレイン間の重ね静電容量で回路性能を大きく低下
させる。
【０００４】以下、添付図面を参照して従来のＢｉＣＭ
ＯＳ素子およびその製造方法についてより詳しく説明す
る。一般的なＢｉＣＭＯＳ素子はバイポーラトランジス
タ、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴなどを含む。図１
は従来のＢｉＣＭＯＳトランジスタの構造を示す断面図
である。ここで、ＰＭＯＳトランジスタ領域は省略す
る。
ＯＳ素子およびその製造方法についてより詳しく説明す
る。一般的なＢｉＣＭＯＳ素子はバイポーラトランジス
タ、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴなどを含む。図１
は従来のＢｉＣＭＯＳトランジスタの構造を示す断面図
である。ここで、ＰＭＯＳトランジスタ領域は省略す
る。
【０００５】ＮＰＮバイポーラトランジスタはバイポー
ラセクション（Ａ）に形成され、ＮＭＯＳＦＥＴはＮＭ
ＯＳセクション（Ｂ）に形成されている。図１に示すよ
うに、従来のＢｉＣＭＯＳトランジスタにおいては、Ｐ
形半導体基板１１０にＮ+ 形埋立層１２０とＰ- 形埋立
層１２２とが互いに一側面が接するようにバイポーラセ
クション（Ａ）とＮＭＯＳＦＥＴセクション（Ｂ）にそ
れぞれ形成されている。Ｎ+ 形埋立層１２０上にはＮ-
形ウエル１３０が形成されており、Ｐ- 形埋立層１２２
上にはＰ- 形ウエル１４０が形成されている。Ｎ-形ウ
エル１３０はバイポーラトランジスタが形成される領域
であり、Ｐ- 形ウエル１４０はＮＭＯＳトランジスタが
形成される領域である。
ラセクション（Ａ）に形成され、ＮＭＯＳＦＥＴはＮＭ
ＯＳセクション（Ｂ）に形成されている。図１に示すよ
うに、従来のＢｉＣＭＯＳトランジスタにおいては、Ｐ
形半導体基板１１０にＮ+ 形埋立層１２０とＰ- 形埋立
層１２２とが互いに一側面が接するようにバイポーラセ
クション（Ａ）とＮＭＯＳＦＥＴセクション（Ｂ）にそ
れぞれ形成されている。Ｎ+ 形埋立層１２０上にはＮ-
形ウエル１３０が形成されており、Ｐ- 形埋立層１２２
上にはＰ- 形ウエル１４０が形成されている。Ｎ-形ウ
エル１３０はバイポーラトランジスタが形成される領域
であり、Ｐ- 形ウエル１４０はＮＭＯＳトランジスタが
形成される領域である。
【０００６】Ｎ- 形ウエル１３０には深いコレクタ領域
１３２が形成されており、コレクタ領域１３２と間隔を
もってベース領域１３４が形成されている。ベース領域
１３４内にはエミッタ領域１３６が形成されている。Ｐ
- 形ウエル１４０にはソース領域１４４とドレイン領域
１４６とが互いに間隔をもって形成されており、ソース
領域１４４とドレイン領域１４６との間にそれぞれに接
するようにＬＤＤ領域１４２が形成されており、その間
には間隔が形成されている。
１３２が形成されており、コレクタ領域１３２と間隔を
もってベース領域１３４が形成されている。ベース領域
１３４内にはエミッタ領域１３６が形成されている。Ｐ
- 形ウエル１４０にはソース領域１４４とドレイン領域
１４６とが互いに間隔をもって形成されており、ソース
領域１４４とドレイン領域１４６との間にそれぞれに接
するようにＬＤＤ領域１４２が形成されており、その間
には間隔が形成されている。
【０００７】基板１１０の表面には薄い酸化膜１５８が
形成されており、Ｎ- 形ウエル１３０とＰ- 形ウエル１
４０の接続部分とベース領域１３４とコレクタ領域１３
２の間の表面とにはフィールド酸化膜１５６が形成され
ている。ソース−ドレイン領域１４４、１４６とエミッ
タ領域１３６、ベース領域１３４、コレクタ領域１３２
表面の薄い酸化膜１５８は一部がエッチングされてお
り、このエッチング部を通じてそれぞれの領域１４４、
１４６、１３６、１３４、１３２はそれぞれの電極２０
０、２０４、２０６、２０８、２１０と接続している。
形成されており、Ｎ- 形ウエル１３０とＰ- 形ウエル１
４０の接続部分とベース領域１３４とコレクタ領域１３
２の間の表面とにはフィールド酸化膜１５６が形成され
ている。ソース−ドレイン領域１４４、１４６とエミッ
タ領域１３６、ベース領域１３４、コレクタ領域１３２
表面の薄い酸化膜１５８は一部がエッチングされてお
り、このエッチング部を通じてそれぞれの領域１４４、
１４６、１３６、１３４、１３２はそれぞれの電極２０
０、２０４、２０６、２０８、２１０と接続している。
【０００８】ソース領域１４４とドレイン領域１４６と
の間の薄い酸化膜１５８上にはポリシリコンからなるゲ
ートポリ１８０が形成されており、両側面には隔壁１８
２が形成されている。ゲートポリ１８０上にはゲート電
極２０２が形成されている。各電極２００、２０２、２
０４、２０６、２０８、２１０の間には基板１１０を覆
う酸化膜１９０とＢＰＳＧ膜１９２の２重の膜からなる
絶縁膜が形成されて各電極２００、２０２、２０４、２
０６、２０８、２１０を電気的に分離している。
の間の薄い酸化膜１５８上にはポリシリコンからなるゲ
ートポリ１８０が形成されており、両側面には隔壁１８
２が形成されている。ゲートポリ１８０上にはゲート電
極２０２が形成されている。各電極２００、２０２、２
０４、２０６、２０８、２１０の間には基板１１０を覆
う酸化膜１９０とＢＰＳＧ膜１９２の２重の膜からなる
絶縁膜が形成されて各電極２００、２０２、２０４、２
０６、２０８、２１０を電気的に分離している。
【０００９】図２ないし図８は従来のＢｉＣＭＯＳトラ
ンジスタの製造方法をその工程順序に従って示す断面図
である。ここで、ＰＭＯＳトランジスタ領域は省略す
る。図２に示すように、半導体基板１１０にＰ- 形埋立
層１２２とＮ+ 形埋立層１２０をＮＭＯＳＦＥＴセクシ
ョン（Ｂ）とバイポーラセクション（Ａ）に形成し、エ
ピ層１２４を形成する。その後、半導体基板１１０の上
部全面に薄い酸化膜１５０を形成する。その上に窒化膜
１６０を形成しフォトレジスト１７０を用いたフォトエ
ッチングで窒化膜１６０の一部を除去してＮ- 形ウエル
領域を定義する。そしてリンイオンをイオン注入しフォ
トレジスト１７０を除去する。
ンジスタの製造方法をその工程順序に従って示す断面図
である。ここで、ＰＭＯＳトランジスタ領域は省略す
る。図２に示すように、半導体基板１１０にＰ- 形埋立
層１２２とＮ+ 形埋立層１２０をＮＭＯＳＦＥＴセクシ
ョン（Ｂ）とバイポーラセクション（Ａ）に形成し、エ
ピ層１２４を形成する。その後、半導体基板１１０の上
部全面に薄い酸化膜１５０を形成する。その上に窒化膜
１６０を形成しフォトレジスト１７０を用いたフォトエ
ッチングで窒化膜１６０の一部を除去してＮ- 形ウエル
領域を定義する。そしてリンイオンをイオン注入しフォ
トレジスト１７０を除去する。
【００１０】図３に示すように、選択的酸化法でエピ層
基板１２４上にフィールド酸化膜１５２を形成し、窒化
膜１６０を除去する。このとき、フィールド酸化膜１５
２が形成されながらＮ- 形ウエル１３０が形成される。
フィールド酸化膜１５２をマスクにしてホウ素イオンを
注入し拡散させてＰ- 形ウエル１４０を形成してツイン
ウエル構造とする。
基板１２４上にフィールド酸化膜１５２を形成し、窒化
膜１６０を除去する。このとき、フィールド酸化膜１５
２が形成されながらＮ- 形ウエル１３０が形成される。
フィールド酸化膜１５２をマスクにしてホウ素イオンを
注入し拡散させてＰ- 形ウエル１４０を形成してツイン
ウエル構造とする。
【００１１】図４に示すように、酸化膜１５０、１５２
すべてを除去し、さらに第２の薄い酸化膜１５４を形成
し、その上に第２窒化膜１６２を形成した後フォトエッ
チングする。図５に示すように、選択的酸化法で第２フ
ィールド酸化膜１５６を形成し各素子間を隔離し第２の
薄い酸化膜１５４と窒化膜１６２を除去する。その後、
ゲート酸化膜１５８を形成しゲート耐圧調節用イオンを
注入する。Ｎ- 形ウエル１３０に深いコレクタ領域１３
２を形成しゲート酸化膜１５８の上層部にポリシリコン
層を沈積した後、フォトエッチングしてＰ- 形ウエル１
４０のゲート酸化膜１５８上にゲートポリ１８０を形成
する。また、Ｎ- 形ウエル１３０上にフォトレジスト
（図面省略）を形成し、基板にＮ形のイオンを低濃度で
注入する。
すべてを除去し、さらに第２の薄い酸化膜１５４を形成
し、その上に第２窒化膜１６２を形成した後フォトエッ
チングする。図５に示すように、選択的酸化法で第２フ
ィールド酸化膜１５６を形成し各素子間を隔離し第２の
薄い酸化膜１５４と窒化膜１６２を除去する。その後、
ゲート酸化膜１５８を形成しゲート耐圧調節用イオンを
注入する。Ｎ- 形ウエル１３０に深いコレクタ領域１３
２を形成しゲート酸化膜１５８の上層部にポリシリコン
層を沈積した後、フォトエッチングしてＰ- 形ウエル１
４０のゲート酸化膜１５８上にゲートポリ１８０を形成
する。また、Ｎ- 形ウエル１３０上にフォトレジスト
（図面省略）を形成し、基板にＮ形のイオンを低濃度で
注入する。
【００１２】図６に示すように、フォトレジスト（図面
省略）を除去し、ＬＴＯ(Low Te-mperature Oxide)酸化
膜を形成しフォトエッチングしてゲートポリ１８０の側
面に隔壁１８２を形成する。Ｎ- 形ウエル１３０の一部
とＰ- 形ウエル１４０上にフォトレジスト１７２を形成
し、基板１１０にＰ形イオンを低濃度で注入する。図７
に示すように、拡散させてＮ- 形ウエル１３０にベース
領域１３４を形成し、フォトレジスト１７２を除去し、
ベース領域１３４の中央部分の一部のみが露出されるよ
うＮ- 形ウエル１３０の一部にフォトレジスト１７４を
形成する。そして、Ｎ形イオンを高濃度で注入する。
省略）を除去し、ＬＴＯ(Low Te-mperature Oxide)酸化
膜を形成しフォトエッチングしてゲートポリ１８０の側
面に隔壁１８２を形成する。Ｎ- 形ウエル１３０の一部
とＰ- 形ウエル１４０上にフォトレジスト１７２を形成
し、基板１１０にＰ形イオンを低濃度で注入する。図７
に示すように、拡散させてＮ- 形ウエル１３０にベース
領域１３４を形成し、フォトレジスト１７２を除去し、
ベース領域１３４の中央部分の一部のみが露出されるよ
うＮ- 形ウエル１３０の一部にフォトレジスト１７４を
形成する。そして、Ｎ形イオンを高濃度で注入する。
【００１３】図８に示すように、拡散させてＰ- 形ウエ
ル１４０にはソース領域１４４とドレイン領域１４６
を、Ｎ- 形ウエル１３０にはエミッタ領域１３６を形成
する。フォトレジスト１７４を除去した後、ＬＴＯ１９
０を沈積し、その上にＢＰＳＧ膜１９２を形成した後、
フォトエッチングしてソース領域１４４、ドレイン領域
１４６、ゲート領域１４６、エミッタ領域１３６、ベー
ス領域１３４およびコレクタ領域１３２にコンタクトホ
ールを形成し、各コンタクトホールに金属電極２００、
２０２、２０４、２０６、２０８、２１０を形成する。
ル１４０にはソース領域１４４とドレイン領域１４６
を、Ｎ- 形ウエル１３０にはエミッタ領域１３６を形成
する。フォトレジスト１７４を除去した後、ＬＴＯ１９
０を沈積し、その上にＢＰＳＧ膜１９２を形成した後、
フォトエッチングしてソース領域１４４、ドレイン領域
１４６、ゲート領域１４６、エミッタ領域１３６、ベー
ス領域１３４およびコレクタ領域１３２にコンタクトホ
ールを形成し、各コンタクトホールに金属電極２００、
２０２、２０４、２０６、２０８、２１０を形成する。
【００１４】このとき、コンタクトホールが形成された
部分の露出された半導体表面にシリサイド膜を形成する
こともできる。かかる従来のＢｉＣＭＯＳトランジスタ
およびその製造方法においては、ＭＯＳトランジスタ領
域のゲートとＬＤＤ領域とが重畳されるように形成する
ことにより、ホットキャリヤの信頼性が高くなる。
部分の露出された半導体表面にシリサイド膜を形成する
こともできる。かかる従来のＢｉＣＭＯＳトランジスタ
およびその製造方法においては、ＭＯＳトランジスタ領
域のゲートとＬＤＤ領域とが重畳されるように形成する
ことにより、ホットキャリヤの信頼性が高くなる。
【００１５】
【発明が解決しようとする課題】しかしながら、かかる
従来のＢｉＣＭＯＳトランジスタおよびその製造方法に
おいては、大きいＧＩＤＬを誘発し、重ねたゲートとド
レインとの間の静電容量の値が高いため、回路の性能を
低下させるという問題点がある。また、ＲＩＥ(Reactiv
e Ion Etch) 方式で隔壁を形成するので、ゲートポリの
厚さが隔壁の間隔を決定し、この隔壁の間隔がＬＤＤ領
域の大きさを決定することになる。このため、ゲートポ
リの厚さを薄くするには限界があり、ゲートポリの厚さ
を薄くしないことにより半導体素子の層が積層され、段
差が高くなり、結果的に金属ステップカバーレジ(metal
step coverage) が良くないという問題点を有する。ま
た、バイポーラトランジスタ領域においては、狭い面積
に必要な構成要素すべてを含まなければならないので、
構成要素間の幅が狭くなる。このように、構成要素間の
幅が狭くなると、高濃度でドーピングしたエミッタ−ベ
ース接合間に逆電圧を印加する場合、エミッタ−ベース
接合間に電界が集中して強い電界が形成される。かかる
現象は接合内の電子を加速化させてホットキャリヤ効果
によるバイポーラトランジスタの劣化を発生させるとい
う問題点がある。
従来のＢｉＣＭＯＳトランジスタおよびその製造方法に
おいては、大きいＧＩＤＬを誘発し、重ねたゲートとド
レインとの間の静電容量の値が高いため、回路の性能を
低下させるという問題点がある。また、ＲＩＥ(Reactiv
e Ion Etch) 方式で隔壁を形成するので、ゲートポリの
厚さが隔壁の間隔を決定し、この隔壁の間隔がＬＤＤ領
域の大きさを決定することになる。このため、ゲートポ
リの厚さを薄くするには限界があり、ゲートポリの厚さ
を薄くしないことにより半導体素子の層が積層され、段
差が高くなり、結果的に金属ステップカバーレジ(metal
step coverage) が良くないという問題点を有する。ま
た、バイポーラトランジスタ領域においては、狭い面積
に必要な構成要素すべてを含まなければならないので、
構成要素間の幅が狭くなる。このように、構成要素間の
幅が狭くなると、高濃度でドーピングしたエミッタ−ベ
ース接合間に逆電圧を印加する場合、エミッタ−ベース
接合間に電界が集中して強い電界が形成される。かかる
現象は接合内の電子を加速化させてホットキャリヤ効果
によるバイポーラトランジスタの劣化を発生させるとい
う問題点がある。
【００１６】従って、本発明は前記のような問題点を解
決するためのものであって、その目的は、ホットキャリ
ヤ信頼性を高め、ＧＩＤＬおよびゲートドレイン接合静
電容量を縮めることにある。
決するためのものであって、その目的は、ホットキャリ
ヤ信頼性を高め、ＧＩＤＬおよびゲートドレイン接合静
電容量を縮めることにある。
【００１７】
【課題を解決するための手段】前記目的を達成するため
の本発明に従うＭＯＳＦＥＴトランジスタはエッジの厚
さが中央部の厚さより厚いゲート絶縁膜を含んでいる。
ゲート絶縁膜のエッジはＬＤＤ領域付近にあるので、Ｇ
ＩＤＬとゲート−ドレイン接合容量が縮まることにな
る。
の本発明に従うＭＯＳＦＥＴトランジスタはエッジの厚
さが中央部の厚さより厚いゲート絶縁膜を含んでいる。
ゲート絶縁膜のエッジはＬＤＤ領域付近にあるので、Ｇ
ＩＤＬとゲート−ドレイン接合容量が縮まることにな
る。
【００１８】さらに、本発明に従うバイポーラトランジ
スタは凸な形状のエミッタ端子を有しており、エミッタ
端子のエッジとエミッタ領域との間には酸化膜が形成さ
れている。かかる構造は電界効果トランジスタのゲート
として作用するので、エミッタ−ベース接合が逆バイア
スされたとき、エミッタ領域にＮチャンネルが形成され
るので、ホットキャリヤ信頼性が増加する。
スタは凸な形状のエミッタ端子を有しており、エミッタ
端子のエッジとエミッタ領域との間には酸化膜が形成さ
れている。かかる構造は電界効果トランジスタのゲート
として作用するので、エミッタ−ベース接合が逆バイア
スされたとき、エミッタ領域にＮチャンネルが形成され
るので、ホットキャリヤ信頼性が増加する。
【００１９】さらに、本発明によるＢｉＣＭＯＳトラン
ジスタの製造方法においては、第１ポリシリコン層、第
１酸化膜および第１窒化膜を半導体基板上に形成した第
１絶縁膜上に形成した後、パタニングしてゲートパター
ンおよびエミッタパターンを形成する。ゲートパターン
およびエミッタパターンの隔壁を形成した後、ソース、
ドレインおよびエミッタ領域のためのイオン注入をす
る。その後、酸化工程が行われる。従って、ゲートパタ
ーンおよびエミッタパターンの第１ポリシリコン層が均
一でない酸化により凸な形状をするようになる。つま
り、第１ポリシリコン層の上部および下部の酸化速度が
中央部分の酸化速度に比べ速い。第１酸化膜、第１窒化
膜を除去し、エミッタパターンの第１ポリシリコン層お
よび下方の第１絶縁層を除去した後、第２ポリシリコン
層を積層しパタニングして第１ゲート電極および第１エ
ミッタ電極を形成する。
ジスタの製造方法においては、第１ポリシリコン層、第
１酸化膜および第１窒化膜を半導体基板上に形成した第
１絶縁膜上に形成した後、パタニングしてゲートパター
ンおよびエミッタパターンを形成する。ゲートパターン
およびエミッタパターンの隔壁を形成した後、ソース、
ドレインおよびエミッタ領域のためのイオン注入をす
る。その後、酸化工程が行われる。従って、ゲートパタ
ーンおよびエミッタパターンの第１ポリシリコン層が均
一でない酸化により凸な形状をするようになる。つま
り、第１ポリシリコン層の上部および下部の酸化速度が
中央部分の酸化速度に比べ速い。第１酸化膜、第１窒化
膜を除去し、エミッタパターンの第１ポリシリコン層お
よび下方の第１絶縁層を除去した後、第２ポリシリコン
層を積層しパタニングして第１ゲート電極および第１エ
ミッタ電極を形成する。
【００２０】
【発明の実施の形態】以下、本発明の好ましい実施形態
を添付図面に基づいて詳細に説明する。図９は本発明の
一実施形態によるＢｉＣＭＯＳトランジスタ構造を示す
断面図である。ここで、ＰＭＯＳトランジスタ領域は省
略する。図９に示すように、このＢｉＣＭＯＳトランジ
スタにおいては、半導体基板１０のバイポーラセクショ
ン（Ａ）にはＮ+ 形埋立層２０が形成され、埋立層２０
の上方にはＮ- 形エピ層３０（またはＮ- 形ウエル）が
形成されている。エピ層３０側のＮＭＯＳＦＥＴセクシ
ョン（Ｂ）にはＰ- 形ウエル４０を形成する。
を添付図面に基づいて詳細に説明する。図９は本発明の
一実施形態によるＢｉＣＭＯＳトランジスタ構造を示す
断面図である。ここで、ＰＭＯＳトランジスタ領域は省
略する。図９に示すように、このＢｉＣＭＯＳトランジ
スタにおいては、半導体基板１０のバイポーラセクショ
ン（Ａ）にはＮ+ 形埋立層２０が形成され、埋立層２０
の上方にはＮ- 形エピ層３０（またはＮ- 形ウエル）が
形成されている。エピ層３０側のＮＭＯＳＦＥＴセクシ
ョン（Ｂ）にはＰ- 形ウエル４０を形成する。
【００２１】Ｎ- 形エピ層３０（またはＮ- 形ウエル）
にはＮ+ 形のコレクタ領域３２が形成され、その接合深
さが深くて埋立層２０と接する。コレクタ領域３２と間
隔をもってＰ形のベース領域３４、３６が形成されてい
るが、ベース領域３４、３６は互いに接する外部ベース
領域３６と内部ベース領域３４とからなる。内部ベース
領域３４にはＮ+ 形のエミッタ領域３８が形成されてい
る。
にはＮ+ 形のコレクタ領域３２が形成され、その接合深
さが深くて埋立層２０と接する。コレクタ領域３２と間
隔をもってＰ形のベース領域３４、３６が形成されてい
るが、ベース領域３４、３６は互いに接する外部ベース
領域３６と内部ベース領域３４とからなる。内部ベース
領域３４にはＮ+ 形のエミッタ領域３８が形成されてい
る。
【００２２】Ｐ- 形ウエル４０にはソース領域４４とド
レイン領域４６とが形成され、ソース領域４４とドレイ
ン領域４６との間には各領域４４、４６と接するＬＤＤ
領域４２が互いに間隔をもって形成されている。薄い部
分５０を有している厚い酸化膜５２がバイポーラセクシ
ョン（Ａ）とＮＭＯＳＦＥＴセクション（Ｂ）の基板表
面上に形成されており、薄い部分５０はＬＤＤ領域４２
の間の基板上層部に形成されてゲート酸化膜の役割をす
る。
レイン領域４６とが形成され、ソース領域４４とドレイ
ン領域４６との間には各領域４４、４６と接するＬＤＤ
領域４２が互いに間隔をもって形成されている。薄い部
分５０を有している厚い酸化膜５２がバイポーラセクシ
ョン（Ａ）とＮＭＯＳＦＥＴセクション（Ｂ）の基板表
面上に形成されており、薄い部分５０はＬＤＤ領域４２
の間の基板上層部に形成されてゲート酸化膜の役割をす
る。
【００２３】ゲート酸化膜５０上にはポリシリコンから
なるゲート端子６８が形成されており、エミッタ領域３
８上にはポリシリコンからなるエミッタ端子６９が形成
されている。ゲート端子６８およびエミッタ端子６９の
表面にはシリサイド膜６４、６５が形成されている。厚
い酸化膜５２はゲート端子６８およびエミッタ端子６９
の付近において均一でない厚さを有し、ゲート端子６８
およびエミッタ端子６９は凸な形状である。従って、厚
い酸化膜５２は端子６８、６９の上下部において端子６
８、６９に向かうバーズビークを有する。結局、ＬＤＤ
領域４２付近にあるゲート酸化膜５０の端部分が中央部
分より厚いため、ＧＩＤＬとゲート−ドレイン重畳容量
が減少する。バイポーラセクション（Ａ）においては、
エミッタ端子６９側面下方とエミッタ領域３８との間に
厚い酸化膜５２の一部が存在する。この構造は電界効果
トランジスタのゲート役割をするため、エミッタ−ベー
ス接合が逆バイアスされると、エミッタ領域３８にＮチ
ャンネルが形成されてホットキャリヤ効果が縮まること
になる。
なるゲート端子６８が形成されており、エミッタ領域３
８上にはポリシリコンからなるエミッタ端子６９が形成
されている。ゲート端子６８およびエミッタ端子６９の
表面にはシリサイド膜６４、６５が形成されている。厚
い酸化膜５２はゲート端子６８およびエミッタ端子６９
の付近において均一でない厚さを有し、ゲート端子６８
およびエミッタ端子６９は凸な形状である。従って、厚
い酸化膜５２は端子６８、６９の上下部において端子６
８、６９に向かうバーズビークを有する。結局、ＬＤＤ
領域４２付近にあるゲート酸化膜５０の端部分が中央部
分より厚いため、ＧＩＤＬとゲート−ドレイン重畳容量
が減少する。バイポーラセクション（Ａ）においては、
エミッタ端子６９側面下方とエミッタ領域３８との間に
厚い酸化膜５２の一部が存在する。この構造は電界効果
トランジスタのゲート役割をするため、エミッタ−ベー
ス接合が逆バイアスされると、エミッタ領域３８にＮチ
ャンネルが形成されてホットキャリヤ効果が縮まること
になる。
【００２４】ＣＶＤ酸化膜１００が厚い酸化膜５２上に
形成されている。酸化膜５２、１００は金属電極９９、
１０３、１０７、１０９と領域４４、４６、３６、３２
をそれぞれ電気的に連結する多数のコンタクトホールを
有しており、ＣＶＤ酸化膜１００はゲート金属電極１０
１とエミッタ金属電極１０５をシリサイド層６４、６５
を通じてゲート端子６８およびエミッタ端子６９と連結
するコンタクトホールを有している。
形成されている。酸化膜５２、１００は金属電極９９、
１０３、１０７、１０９と領域４４、４６、３６、３２
をそれぞれ電気的に連結する多数のコンタクトホールを
有しており、ＣＶＤ酸化膜１００はゲート金属電極１０
１とエミッタ金属電極１０５をシリサイド層６４、６５
を通じてゲート端子６８およびエミッタ端子６９と連結
するコンタクトホールを有している。
【００２５】図１０ないし図１８は本発明の一実施形態
によるＢｉＣＭＯＳ素子の製造方法をその工程順序に従
い示す断面図である。以下の説明において、ＰＭＯＳ領
域の構造は省略する。図１０に示すように、Ｐ形の半導
体基板１０上にＮ+ 形の埋立層２０を形成し、さらにＮ
- 形のエピ層３０を形成した後、Ｐ- 形ウエル４０を形
成する。バイポーラ領域としてＮ- 形エピ層３０をその
まま用いるかＮ- 形ウエルを別途に形成する。
によるＢｉＣＭＯＳ素子の製造方法をその工程順序に従
い示す断面図である。以下の説明において、ＰＭＯＳ領
域の構造は省略する。図１０に示すように、Ｐ形の半導
体基板１０上にＮ+ 形の埋立層２０を形成し、さらにＮ
- 形のエピ層３０を形成した後、Ｐ- 形ウエル４０を形
成する。バイポーラ領域としてＮ- 形エピ層３０をその
まま用いるかＮ- 形ウエルを別途に形成する。
【００２６】基板１０の比抵抗は１０〜３０Ωｃｍであ
り、結晶方向は１１１または１００である。Ｎ+ 形の埋
立層２０は１０〜３０Ω／□で形成し、エピ層３０は比
抵抗０．３〜１．０Ωｃｍ、厚さ０．８〜２０μｍで形
成する。Ｐ- 形ウエル４０の抵抗Ｒｓは、１Ｋ〜５ＫΩ
／□程度に調整する。次にゲート酸化膜５０を７０〜２
００Å程度の厚さで形成した後、エピ層３０にリンイオ
ンを３Ｅ１５〜８Ｅ１５ions／ｃｍ2 のドーズ、エネル
ギー３０〜８０ｋｅＶの条件にて注入し拡散してコレク
タ領域３２を形成する。コレクタ領域３２は下端が埋立
層２０と接するようその接合深さを深くする。エピ層３
０にホウ素イオンを２Ｅ１３〜６Ｅ１３ions／ｃｍ2 の
ドーズ、エネルギー１５〜３０ｋｅＶの条件にて注入し
拡散して内部ベース領域３４を形成する。
り、結晶方向は１１１または１００である。Ｎ+ 形の埋
立層２０は１０〜３０Ω／□で形成し、エピ層３０は比
抵抗０．３〜１．０Ωｃｍ、厚さ０．８〜２０μｍで形
成する。Ｐ- 形ウエル４０の抵抗Ｒｓは、１Ｋ〜５ＫΩ
／□程度に調整する。次にゲート酸化膜５０を７０〜２
００Å程度の厚さで形成した後、エピ層３０にリンイオ
ンを３Ｅ１５〜８Ｅ１５ions／ｃｍ2 のドーズ、エネル
ギー３０〜８０ｋｅＶの条件にて注入し拡散してコレク
タ領域３２を形成する。コレクタ領域３２は下端が埋立
層２０と接するようその接合深さを深くする。エピ層３
０にホウ素イオンを２Ｅ１３〜６Ｅ１３ions／ｃｍ2 の
ドーズ、エネルギー１５〜３０ｋｅＶの条件にて注入し
拡散して内部ベース領域３４を形成する。
【００２７】そして、ＮＭＯＳ領域であるＰ- 形ウエル
４０に耐圧Ｖｔｈ調節用イオンを注入する。条件は、ホ
ウ素イオン１Ｅ１１〜１Ｅ１３ions／ｃｍ2 のドーズ、
エネルギー１５〜３０ｋｅＶである。図１１に示すよう
に、ゲート酸化膜５０上に１０００〜３０００Å程度の
厚さでポリシリコン層（図面省略）を積層しＮ+ 形高濃
度でドーピングする。ポリシリコン層上に７０〜１５０
Å程度の薄い酸化膜を形成し、その上に５００〜１５０
０Å程度の窒化膜を蒸着する。その後、ポリシリコン層
と酸化膜、窒化膜をフォトエッチングしてゲートパター
ン６０、７０、８０とエミッタパターン６１、７１、８
１を形成する。そして、ＮＭＯＳ領域であるＰ- 形ウエ
ル４０の一部を除いた基板表面にフォトレジスト９０を
形成し大きい傾斜角でイオン注入しながら回転させる。
４０に耐圧Ｖｔｈ調節用イオンを注入する。条件は、ホ
ウ素イオン１Ｅ１１〜１Ｅ１３ions／ｃｍ2 のドーズ、
エネルギー１５〜３０ｋｅＶである。図１１に示すよう
に、ゲート酸化膜５０上に１０００〜３０００Å程度の
厚さでポリシリコン層（図面省略）を積層しＮ+ 形高濃
度でドーピングする。ポリシリコン層上に７０〜１５０
Å程度の薄い酸化膜を形成し、その上に５００〜１５０
０Å程度の窒化膜を蒸着する。その後、ポリシリコン層
と酸化膜、窒化膜をフォトエッチングしてゲートパター
ン６０、７０、８０とエミッタパターン６１、７１、８
１を形成する。そして、ＮＭＯＳ領域であるＰ- 形ウエ
ル４０の一部を除いた基板表面にフォトレジスト９０を
形成し大きい傾斜角でイオン注入しながら回転させる。
【００２８】イオン注入条件として、１Ｅ１２〜１Ｅ１
４ions／ｃｍ2 のドーズ、エネルギー６０〜１００ｋｅ
Ｖであり、ソースはリンである。図１２に示すように、
ＬＴＯ酸化膜を１０００〜３０００Å沈積し、ＲＩＥ方
法でエッチングしてゲートパターン６０、７０、８０と
エミッタパターン６１、７１、８１の側面に隔壁６２を
形成する。この段階において、Ｐ- 形ウエル内に互いに
間隔を置いたＬＤＤ領域４２を形成する。
４ions／ｃｍ2 のドーズ、エネルギー６０〜１００ｋｅ
Ｖであり、ソースはリンである。図１２に示すように、
ＬＴＯ酸化膜を１０００〜３０００Å沈積し、ＲＩＥ方
法でエッチングしてゲートパターン６０、７０、８０と
エミッタパターン６１、７１、８１の側面に隔壁６２を
形成する。この段階において、Ｐ- 形ウエル内に互いに
間隔を置いたＬＤＤ領域４２を形成する。
【００２９】図１３に示すように、ＮＭＯＳ領域である
Ｐ- 形ウエル４０を除いた基板上部にフォトレジスト９
２を形成しＮ形イオンを注入する。注入条件として、砒
素イオン１Ｅ１５〜１Ｅ１７ions／ｃｍ2 のドーズ、エ
ネルギー４０〜８０ｋｅＶである。図１４に示すよう
に、バイポーラトランジスタ領域であるＮ- 形エピ層３
０の内部ベース領域の一部が露出されるようフォトレジ
スト９４を形成し、ホウ素イオンを１Ｅ１４〜１Ｅ１６
ions／ｃｍ2 のドーズ、エネルギー３０〜６０ｋｅＶの
条件にて注入し、温度９００℃の範囲でアニーリングす
る。
Ｐ- 形ウエル４０を除いた基板上部にフォトレジスト９
２を形成しＮ形イオンを注入する。注入条件として、砒
素イオン１Ｅ１５〜１Ｅ１７ions／ｃｍ2 のドーズ、エ
ネルギー４０〜８０ｋｅＶである。図１４に示すよう
に、バイポーラトランジスタ領域であるＮ- 形エピ層３
０の内部ベース領域の一部が露出されるようフォトレジ
スト９４を形成し、ホウ素イオンを１Ｅ１４〜１Ｅ１６
ions／ｃｍ2 のドーズ、エネルギー３０〜６０ｋｅＶの
条件にて注入し、温度９００℃の範囲でアニーリングす
る。
【００３０】図１５に示すように、フォトレジスト９４
を除去し熱酸化を通じて厚さ２０００〜５０００Å程度
の酸化膜５２を形成するが、このとき、ゲートパターン
のポリシリコン層６０とエミッタパターンのポリシリコ
ン層６１の側面の酸化膜にバーズビーク形態の構造が形
成される。ゲートパターンのポリシリコン層６０とエミ
ッタパターンのポリシリコン層６１上の窒化膜８０と酸
化膜７０とを除去し、エミッタパターンの残っているポ
リシリコン層６１が露出されるようフォトレジスト９６
を形成する（図１５参照）。乾式エッチングしてエミッ
タパターンのポリシリコン層６１とその下端のゲート酸
化膜５０を除去する（図１６参照）。
を除去し熱酸化を通じて厚さ２０００〜５０００Å程度
の酸化膜５２を形成するが、このとき、ゲートパターン
のポリシリコン層６０とエミッタパターンのポリシリコ
ン層６１の側面の酸化膜にバーズビーク形態の構造が形
成される。ゲートパターンのポリシリコン層６０とエミ
ッタパターンのポリシリコン層６１上の窒化膜８０と酸
化膜７０とを除去し、エミッタパターンの残っているポ
リシリコン層６１が露出されるようフォトレジスト９６
を形成する（図１５参照）。乾式エッチングしてエミッ
タパターンのポリシリコン層６１とその下端のゲート酸
化膜５０を除去する（図１６参照）。
【００３１】上記の酸化過程において、Ｐ- 形ウエル４
０にはソース領域４４とドレイン領域４６とが形成さ
れ、Ｎ- 形エピ層には外部ベース領域３６が形成され
る。図１７に示すように、半導体基板１０の上層部にポ
リシリコンを２０００〜４０００Å程度の厚さで再蒸着
し、Ｎ形高濃度でドーピングし１５０〜６００Å厚さの
シリサイド膜６４、６５を形成する（例えば、ＷＳｉ
ｘ）。Ｎ形高濃度のドーピング水準がＮＰＮトランジス
タ（Ｎ形エピ層３０領域）のエミッタ領域３８の濃度を
決める。正確に管理するため、砒素Ａｓイオンで（１〜
９）Ｅ１５ions／ｃｍ2 のドーズ、エネルギー４０〜８
０ｋｅＶ水準にする。
０にはソース領域４４とドレイン領域４６とが形成さ
れ、Ｎ- 形エピ層には外部ベース領域３６が形成され
る。図１７に示すように、半導体基板１０の上層部にポ
リシリコンを２０００〜４０００Å程度の厚さで再蒸着
し、Ｎ形高濃度でドーピングし１５０〜６００Å厚さの
シリサイド膜６４、６５を形成する（例えば、ＷＳｉ
ｘ）。Ｎ形高濃度のドーピング水準がＮＰＮトランジス
タ（Ｎ形エピ層３０領域）のエミッタ領域３８の濃度を
決める。正確に管理するため、砒素Ａｓイオンで（１〜
９）Ｅ１５ions／ｃｍ2 のドーズ、エネルギー４０〜８
０ｋｅＶ水準にする。
【００３２】温度８５０℃〜９５０℃、特に９００℃で
シンタリングした後、ポリシリコン層をフォトエッチン
グしてゲート端子６８とエミッタ端子６９とを形成す
る。図１８に示すように、ＣＶＤ方式で２０００〜５０
００Å厚さの酸化膜１００を蒸着しコンタクトを形成し
た後、金属で各電極９９、１０１、１０３、１０５、１
０７、１０９を形成する。
シンタリングした後、ポリシリコン層をフォトエッチン
グしてゲート端子６８とエミッタ端子６９とを形成す
る。図１８に示すように、ＣＶＤ方式で２０００〜５０
００Å厚さの酸化膜１００を蒸着しコンタクトを形成し
た後、金属で各電極９９、１０１、１０３、１０５、１
０７、１０９を形成する。
【００３３】
【発明の効果】以上のように、本発明に従うＢｉＣＭＯ
Ｓ素子およびその製造方法は、サブミクロン級のゲート
ポリを形成するにおいて、自己整合的に形成し、ゲート
ポリを形成する過程において生成される酸化膜を用いて
隔壁を形成することにより、サブミクロン級のゲートポ
リを形成すると共に、十分なＬＤＤ領域を確保すること
ができ、ゲートポリとＬＤＤ領域との間に比較的厚い酸
化膜を形成してホットキャリヤ効果を縮め、信頼性を高
めると同時にＧＩＤＬを抑制し、重畳したゲートとドレ
インの静電容量を最小化するという効果がある。さら
に、バイポーラ領域のエミッタ領域とエミッタ電極との
間にポリシリコンからなるエミッタ端子を形成するが、
その端子の側面下端部に薄い酸化膜を形成して電界効果
トランジスタのゲート構造をなすため、エミッタ電極に
逆バイアスが印加される場合電界効果を起こしてＮ- チ
ャンネルを形成するようになり、これによってホットキ
ャリヤ効果が減少し、素子の信頼性を高めるという効果
がある。
Ｓ素子およびその製造方法は、サブミクロン級のゲート
ポリを形成するにおいて、自己整合的に形成し、ゲート
ポリを形成する過程において生成される酸化膜を用いて
隔壁を形成することにより、サブミクロン級のゲートポ
リを形成すると共に、十分なＬＤＤ領域を確保すること
ができ、ゲートポリとＬＤＤ領域との間に比較的厚い酸
化膜を形成してホットキャリヤ効果を縮め、信頼性を高
めると同時にＧＩＤＬを抑制し、重畳したゲートとドレ
インの静電容量を最小化するという効果がある。さら
に、バイポーラ領域のエミッタ領域とエミッタ電極との
間にポリシリコンからなるエミッタ端子を形成するが、
その端子の側面下端部に薄い酸化膜を形成して電界効果
トランジスタのゲート構造をなすため、エミッタ電極に
逆バイアスが印加される場合電界効果を起こしてＮ- チ
ャンネルを形成するようになり、これによってホットキ
ャリヤ効果が減少し、素子の信頼性を高めるという効果
がある。
【図１】従来のＢｉＣＭＯＳ素子の構造を示す断面図で
ある。
ある。
【図２】従来のＢｉＣＭＯＳ素子の製造方法をその工程
順序に従い示す断面図である。
順序に従い示す断面図である。
【図３】従来のＢｉＣＭＯＳ素子の製造方法をその工程
順序に従い示す断面図である。
順序に従い示す断面図である。
【図４】従来のＢｉＣＭＯＳ素子の製造方法をその工程
順序に従い示す断面図である。
順序に従い示す断面図である。
【図５】従来のＢｉＣＭＯＳ素子の製造方法をその工程
順序に従い示す断面図である。
順序に従い示す断面図である。
【図６】従来のＢｉＣＭＯＳ素子の製造方法をその工程
順序に従い示す断面図である。
順序に従い示す断面図である。
【図７】従来のＢｉＣＭＯＳ素子の製造方法をその工程
順序に従い示す断面図である。
順序に従い示す断面図である。
【図８】従来のＢｉＣＭＯＳ素子の製造方法をその工程
順序に従い示す断面図である。
順序に従い示す断面図である。
【図９】本発明によるＢｉＣＭＯＳ素子の構造を示す断
面図である。
面図である。
【図１０】本発明によるＢｉＣＭＯＳ素子の製造方法を
その工程順序に従い示す断面図である。
その工程順序に従い示す断面図である。
【図１１】本発明によるＢｉＣＭＯＳ素子の製造方法を
その工程順序に従い示す断面図である。
その工程順序に従い示す断面図である。
【図１２】本発明によるＢｉＣＭＯＳ素子の製造方法を
その工程順序に従い示す断面図である。
その工程順序に従い示す断面図である。
【図１３】本発明によるＢｉＣＭＯＳ素子の製造方法を
その工程順序に従い示す断面図である。
その工程順序に従い示す断面図である。
【図１４】本発明によるＢｉＣＭＯＳ素子の製造方法を
その工程順序に従い示す断面図である。
その工程順序に従い示す断面図である。
【図１５】本発明によるＢｉＣＭＯＳ素子の製造方法を
その工程順序に従い示す断面図である。
その工程順序に従い示す断面図である。
【図１６】本発明によるＢｉＣＭＯＳ素子の製造方法を
その工程順序に従い示す断面図である。
その工程順序に従い示す断面図である。
【図１７】本発明によるＢｉＣＭＯＳ素子の製造方法を
その工程順序に従い示す断面図である。
その工程順序に従い示す断面図である。
【図１８】本発明によるＢｉＣＭＯＳ素子の製造方法を
その工程順序に従い示す断面図である。
その工程順序に従い示す断面図である。
１０ 半導体基板 ２０ 埋立層（Ｐ形ウエル） ３０ Ｎ形エピ層 ３２ コレクタ領域 ３６ 外部ベース領域 ３８ エミッタ領域 ４０ Ｐ- 形ウエル ４２ ＬＤＤ領域 ４４ ソース領域 ４６ ドレイン領域 ５０ ゲート酸化膜 ６０ ゲートパターンのポリシリコン層 ６４ シリサイド膜 ６１、７１、８１ エミッタパターンのポリシリコン層 ６８ ゲート端子 ６９ エミッタ端子 ９０ フォトレジスト ９６ フォトレジスト ９９ ソース電極 １００ ＣＶＤ酸化膜 １０１ ゲート電極 １０３ ドレイン電極 １０７ ベース電極 １０９ コレクタ電極
Claims (17)
- 【請求項１】第１導電型の半導体基板の上表面に分離し
て形成されており、ソース電極およびドレイン電極と連
結されている第２導電型のソースおよびドレイン領域、 前記基板の上表面に形成されており、前記ソースおよび
ドレイン領域にそれぞれ隣接した第２導電型のＬＤＤ(L
ightly Doped Drain) 領域、 前記基板の上表面に形成されているゲート絶縁膜、 前記ゲート絶縁膜上に形成されており凸な形状を有する
ゲート電極を含み、 前記ゲート電極に位置する前記ゲート絶縁膜の端部分の
厚さは中央部分より厚いＭＯＳＦＥＴ。 - 【請求項２】第１導電型の半導体基板、 前記基板に形成されている第１導電型のコレクタ領域、 前記基板上にコレクタ領域と分離して形成されている第
２導電型のベース領域、 前記ベース領域に形成されているエミッタ領域、 前記エミッタ領域に形成されており凸な形状を有するエ
ミッタ電極、 前記エミッタ電極の端部分と前記エミッタ領域の間に形
成されている酸化膜を含むバイポーラトランジスタ。 - 【請求項３】ＭＯＳＦＥＴセクションとバイポーラセク
ションとを有している半導体素子であって、 半導体基板、 前記ＭＯＳＦＥＴセクションの半導体基板に形成されて
いる第１導電型の第１領域、 前記バイポーラセクションの半導体基板に形成されてい
る第２導電型の第２領域、 前記第１領域に形成されているソース領域とドレイン領
域、 前記ソース領域と前記ドレイン領域との間に各領域と接
しながら互いに間隔をもって形成されているＬＤＤ領
域、 前記第２領域に形成されているコレクタ領域、 前記コレクタ領域と間隔をもって前記第２領域に形成さ
れているベース領域、 前記ベース領域内に形成されているエミッタ領域、 前記第１および第２領域の全表面に形成されており、Ｎ
ＭＯＳＦＥＴセクションのチャンネル領域上に形成され
ている薄い部分を有しており、前記エミッタ領域を露出
させるコンタクトホールを有している酸化膜、 前記酸化膜の薄い部分上に形成されているゲート端子、
および前記エミッタ領域上に形成され前記コンタクトホ
ールを通じて前記エミッタ領域と接続されているエミッ
タ端子を含み、 前記エミッタ端子と前記ゲート端子は凸な形状を有して
おり、前記酸化膜の薄い部分のエッジの厚さは中間部分
の厚さより厚く、前記酸化膜の一部は前記エミッタ端子
のエッジと前記エミッタ領域との間に位置するＢｉＣＭ
ＯＳ素子。 - 【請求項４】前記ゲート酸化膜の薄い部分の中間部分の
厚さが７０〜２００Åである請求項３に記載のＢｉＣＭ
ＯＳ素子。 - 【請求項５】ＭＯＳＦＥＴセクションとバイポーラセク
ションを有している半導体基板上にＢｉＣＭＯＳ素子を
製造する方法であって、 ＭＯＳＦＥＴセクションに第１導電型の第１領域を形成
し、バイポーラセクションに第２導電型の第２領域を形
成する段階、 前記第１領域および第２領域上に第１絶縁膜を形成する
段階、 前記第２領域に前記第２導電型のコレクタ領域を形成
し、前記コレクタ領域と間隔をもって第２導電型の内部
ベース領域を形成する第２段階、 前記第１絶縁膜上に第１ポリシリコン層を積層しＮ+ 形
に高濃度ドーピングし、前記第１ポリシリコン層上に第
１酸化膜を形成し、その上に第１窒化膜を蒸着する段
階、 前記第１ポリシリコン層と前記第１酸化膜、前記窒化膜
を同時にパタニングして前記ＭＯＳＦＥＴセクション上
に前記第１ポリシリコン層、前記第１酸化膜、前記窒化
膜からなるゲートパターンを形成し、前記バイポーラセ
クション上に前記第１ポリシリコン層、前記第１酸化
膜、前記窒化膜からなるエミッタパターンを形成する段
階、 前記第１領域に第２導電型のイオンを注入してＬＤＤ領
域を形成する段階、 前記ゲートパターンと前記エミッタパターンの側面に隔
壁を形成する段階、 前記第１領域にソースおよびドレイン領域を形成するた
めの第２導電型イオンを注入し、前記第２導電型領域の
内部ベース領域に外部ベース領域を形成するための第１
導電型のイオンを注入しアニーリングする段階、 酸化工程を行い前記第１および第２領域上に酸化膜を形
成する段階、 前記ゲートパターンと前記エミッタパターン上の前記第
１窒化膜と前記第１酸化膜を除去する段階、 前記エミッタパターンの第１ポリシリコン層とその下端
の第１酸化膜を除去する段階、 前記第２ポリシリコン層を蒸着し第２導電型にドーピン
グする段階、 前記第２ポリシリコン層をパタニングして前記ＭＯＳＦ
ＥＴセクションにはゲート端子を、前記バイポーラセク
ションにはエミッタ端子を形成する段階を含むＢｉＣＭ
ＯＳ素子の製造方法。 - 【請求項６】前記第１酸化膜を７０〜２００Åの厚さで
形成する請求項５に記載のＢｉＣＭＯＳ素子の製造方
法。 - 【請求項７】前記第２酸化膜は熱酸化で形成する請求項
５に記載のＢｉＣＭＯＳ素子の製造方法。 - 【請求項８】前記第１ポリシリコン層を１０００〜３０
００Åの厚さで蒸着する請求項５に記載のＢｉＣＭＯＳ
素子の製造方法。 - 【請求項９】前記第２ポリシリコン層を２０００〜４０
００Åの厚さで蒸着する請求項８に記載のＢｉＣＭＯＳ
素子の製造方法。 - 【請求項１０】前記エミッタ端子と前記ゲート端子を形
成した後、前記エミッタ端子と前記ゲート端子の表面に
シリサイド膜を形成する段階をさらに含む請求項５に記
載のＢｉＣＭＯＳ素子の製造方法。 - 【請求項１１】前記シリサイド膜は１５０〜６００Åの
厚さで形成する請求項１０に記載のＢｉＣＭＯＳ素子の
製造方法。 - 【請求項１２】前記シリサイド膜を形成した後、シンタ
リングする段階をさらに含む請求項１１に記載のＢｉＣ
ＭＯＳ素子の製造方法。 - 【請求項１３】前記シンタリングは８５０〜９５０℃の
温度で行なう請求項１２に記載のＢｉＣＭＯＳ素子の製
造方法。 - 【請求項１４】前記シンタリング工程後、前記基板上層
部に第２絶縁膜を形成する工程をさらに含む請求項１３
に記載のＢｉＣＭＯＳ素子の製造方法。 - 【請求項１５】前記第２絶縁膜はＣＶＤ酸化膜で形成す
る請求項１４に記載のＢｉＣＭＯＳ素子の製造方法。 - 【請求項１６】前記第２絶縁膜は２０００〜５０００Å
の厚さで形成する請求項１５に記載のＢｉＣＭＯＳトラ
ンジスタの製造方法。 - 【請求項１７】前記第２絶縁膜と前記第２酸化膜の一部
をエッチングして前記ソース領域、前記ドレイン領域、
前記ベース領域、前記コレクタ領域上にコンタクトホー
ルを形成し、各領域と前記ゲート端子、前記エミッタ端
子上にそれぞれ金属電極を形成する段階をさらに含む請
求項１４に記載のＢｉＣＭＯＳ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950045627A KR0182030B1 (ko) | 1995-11-30 | 1995-11-30 | 바이시모스 트랜지스터 및 그 제조 방법 |
| KR1995P45627 | 1995-11-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232458A true JPH09232458A (ja) | 1997-09-05 |
Family
ID=19437050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8321619A Pending JPH09232458A (ja) | 1995-11-30 | 1996-12-02 | ＢｉＣＭＯＳ素子およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5804476A (ja) |
| JP (1) | JPH09232458A (ja) |
| KR (1) | KR0182030B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100206876B1 (ko) * | 1995-12-28 | 1999-07-01 | 구본준 | 모스전계효과트랜지스터 제조방법 |
| US6750091B1 (en) | 1996-03-01 | 2004-06-15 | Micron Technology | Diode formation method |
| JP3244065B2 (ja) * | 1998-10-23 | 2002-01-07 | 日本電気株式会社 | 半導体静電保護素子及びその製造方法 |
| KR100270965B1 (ko) | 1998-11-07 | 2000-12-01 | 윤종용 | 고속 바이폴라 트랜지스터 및 그 제조방법 |
| US6524895B2 (en) | 1998-12-25 | 2003-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP3634660B2 (ja) | 1999-03-09 | 2005-03-30 | 三洋電機株式会社 | 半導体装置 |
| KR100456005B1 (ko) * | 2001-12-24 | 2004-11-08 | 주식회사 케이이씨 | 접합형 바이폴라 트랜지스터의 구조 및 그의 전극 제조방법 |
| US8780061B2 (en) * | 2010-02-11 | 2014-07-15 | Lg Display Co., Ltd. | Electrostatic capacity type touch screen panel and method of manufacturing the same |
| US8970508B2 (en) * | 2010-02-11 | 2015-03-03 | Lg Display Co., Ltd. | Touch screen panel |
| CN104007860B (zh) * | 2013-02-22 | 2017-02-08 | 宸美（厦门）光电有限公司 | 触摸板结构及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4669177A (en) * | 1985-10-28 | 1987-06-02 | Texas Instruments Incorporated | Process for making a lateral bipolar transistor in a standard CSAG process |
| US4963502A (en) * | 1988-08-25 | 1990-10-16 | Texas Instruments, Incorporated | Method of making oxide-isolated source/drain transistor |
| US5006476A (en) * | 1988-09-07 | 1991-04-09 | North American Philips Corp., Signetics Division | Transistor manufacturing process using three-step base doping |
| US4960726A (en) * | 1989-10-19 | 1990-10-02 | International Business Machines Corporation | BiCMOS process |
| JPH0465878A (ja) * | 1990-07-06 | 1992-03-02 | Fuji Electric Co Ltd | 半導体装置 |
| US5279976A (en) * | 1991-05-03 | 1994-01-18 | Motorola, Inc. | Method for fabricating a semiconductor device having a shallow doped region |
| US5348896A (en) * | 1992-11-27 | 1994-09-20 | Winbond Electronic Corp. | Method for fabricating a BiCMOS device |
| KR0154304B1 (ko) * | 1995-10-06 | 1998-12-01 | 김광호 | Bicmos장치의 제조방법 |
-
1995
- 1995-11-30 KR KR1019950045627A patent/KR0182030B1/ko not_active IP Right Cessation
-
1996
- 1996-12-02 US US08/758,848 patent/US5804476A/en not_active Expired - Lifetime
- 1996-12-02 JP JP8321619A patent/JPH09232458A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5804476A (en) | 1998-09-08 |
| KR970030898A (ko) | 1997-06-26 |
| KR0182030B1 (ko) | 1999-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6392275B1 (en) | Semiconductor device with DMOS, BJT and CMOS structures | |
| US6649982B2 (en) | Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors | |
| US5945710A (en) | Semiconductor device with doped contact impurity regions having particular doping levels | |
| US5382536A (en) | Method of fabricating lateral DMOS structure | |
| KR0133540B1 (ko) | 섈로우 npn 에미터 및 mosfet 소오스/드레인을 형성하기 위한 bicmos 방법 | |
| US7569448B2 (en) | Semiconductor device including bipolar junction transistor with protected emitter-base junction | |
| US6218725B1 (en) | Bipolar transistors with isolation trenches to reduce collector resistance | |
| JPH09232458A (ja) | ＢｉＣＭＯＳ素子およびその製造方法 | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| US4877748A (en) | Bipolar process for forming shallow NPN emitters | |
| US5059546A (en) | BICMOS process for forming shallow NPN emitters and mosfet source/drains | |
| KR0154304B1 (ko) | Bicmos장치의 제조방법 | |
| JP3099917B2 (ja) | 電界効果トランジスタ | |
| US6232638B1 (en) | Semiconductor device and manufacturing method for same | |
| US6162668A (en) | Method of manufacturing a semiconductor device having a lightly doped contact impurity region surrounding a highly doped contact impurity region | |
| JPH09172062A (ja) | 半導体装置及びその製造方法 | |
| JPH10335344A (ja) | 自己整合型ダブルポリシリコンバイポーラトランジスタ及びその製造方法 | |
| JPH08162472A (ja) | バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法 | |
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JP2586395B2 (ja) | 半導体装置の製造方法 | |
| JP3926964B2 (ja) | 半導体装置とその製造方法 | |
| KR930008022B1 (ko) | 반도체장치 | |
| US5950080A (en) | Semiconductor device and method of manufacturing the same | |
| KR100210331B1 (ko) | 수평 이중 확산 mos 트랜지스터의 제조 방법 | |
| JPH08186252A (ja) | 半導体装置 |