KR100270965B1 - 고속 바이폴라 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 고속 바이폴라 트랜지스터 및 그 제조방법에서는 기판 상에 이종(異種)의 절연막이 교대로 배치된 다층 절연막이 적층되고, 기판의 활성영역의 양측 가장자리에 에미터영역과 베이스영역을 한정하기 위한 트렌치가 형성되고 아울러 다층 절연막의 측면이 노출되고, 측방향 식각공정을 이용하여 다층 절연막의 홀수 번째 층의 측단에 홈이 형성되고, 홈 및 트렌치에 채워진 베이스전극용 다결정실리콘층에 자기정합하며 활성영역에 익스트린식 베이스영역이 형성되고, 익스트린식 베이스영역 상에 남은, 홈 내의 다결정실리콘층을 포함한 다층 구조의 패턴 내에 개구부가 형성되고, 개구부 내의 노출된 활성영역에 인트린식 베이스영역이 형성되고, 다층 구조의 패턴의 내측벽에 스페이서가 형성된, 에미터영역을 위한 개구부 내의 노출된 활성영역에 접촉하는 에미터전극용 다결정실리콘층의 패턴에 자기정합하며 인트린식 베이스영역에 에미터영역이 형성된다.
따라서 본 발명은 작은 사이즈의 에미터영역과 익스트린식 베이스영역을 형성할 수 있고, 대칭의 익스트린식 베이스영역을 형성할 수 있고, 베이스전극용 다결정실리콘의 패턴을 형성할 때 기판의 리세스 식각(recessed etching)을 방지할 수 있다. 그러므로 본 발명은 고속 바이폴라 트랜지스터의 신호처리능력을 향상시킴과 아울러 특성 산포를 줄일 수 있다.

Description

고속 바이폴라 트랜지스터 및 그 제조방법
본 발명은 고속 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 신호처리능력을 고속화시키고 특성 산포를 줄이도록 한 고속 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
최근 통신산업이 급속히 발전하고 데이터통신시스템이 고속화되는 추세 속에서 고속신호처리용 소자의 요구가 점차 커지고 있다. 이에 따라 고속신호처리용 소자로서 실리콘 레벨의 기존 소자 외에 신종 소자, 예를 들어 갈륨비소(GaAs) 레벨의 소자나 HBT(hetero junction bipolar transistor)가 개발되어 왔다. 그러나 신종 소자는 제조공정의 기술 난이도가 높고 제조원가가 높기 때문에 저가의 범용 제품에 적용하는데 어려웠다.
그래서 고속신호처리 능력의 향상과 통신산업의 발전을 위해 실리콘 레벨의 고속신호처리용 소자가 지속적으로 진전되어 왔다. 이중 다결정실리콘 자기정합형(double-polysilicon self-aligned) 바이폴라 트랜지스터의 최근 진전은 수직축소(vertical scaling), 수평축소(lateral scaling) 그리고 베이스 저항감소(base resistance reduction)에 의해 얻어져 왔다.
수직축소는 IEDM '93 Technical Digest, p.67,1993에 "15ps ECL/74-GHz fTSi bipolar technology" 라는 제목으로 개시되고, 수평축소는 IEDM '94 Technical Digest, p.825,1994에 "18ps ECL-gate delay in laterally scaled 30GHz bipolar transistor"라는 제목으로 개시되고, 베이스 저항감소는 Technical Digest of '95 Symp. VLSI Tech., p.131,1995에 "A 62.8GHz fmaxLP-CVD epitaxially grown silicon base bipolar transistor with extremely high early voltage of 85.7V" 라는 제목으로 개시된 바 있다.
이들 기술들은 컷오프주파수(fT) 또는 최대 발진주파수(fmax)를 개선시키지만, 컷오프주파수와 아울러 최대 발진주파수를 동시에 개선시키지 못하였다.
컷오프주파수와 최대 발진주파수를 높이기 위해서는 이들 기술들을 이용할 뿐만 아니라 베이스전극용 다결정실리콘층으로부터 익스트린식 베이스영역으로의 불순물 확산을 최적화함이 필요하다. 다결정실리콘 전극으로부터의 큰 p+ 확산은 베이스-콜렉터접합 커패시턴스를 증가시키고 종종 컷오프주파수의 악화를 야기한다. 반면에 p+ 확산이 너무 작으면 베이스저항이 급격히 증가한다.
최근에는 IEDM '95, p735,1995에 "Very High fTand fmaxSilicon Bipolar Transistors using Ultra-High-Performance Super Self-Aligned Process Technology for Low-Energy and Ultra-High-Speed LSI's" 라는 제목의 논문이 개시된 바 있다. 이 논문에 개시된, 수평치수(lateral dimension)를 축소하고 베이스-콜렉터접합 커패시턴스(Cjc)와 베이스저항(Rb)을 크게 줄이고 fT를 강화시키는 기술이 크게 주목을 받았다. 트랜지스터의 fmax는 Proceedings of BCTM '93, p.63,1993에 개시된, "0.5-μm bipolar technology using a new base formation method: SST1C" 라는 제목의 논문에 소개된 트랜지스터의 것보다 약 2배 크게 된다.
이 논문에 개시된 npn 바이폴라 트랜지스터의 구조를 도 1과 도 2를 참조하여 살펴보면, p형 기판(10)의 n+형 메몰층(11) 상에 n형 에피택셜층(13)이 성장되고, 기판(10)의 활성영역이 기판(10)의 필드영역에 형성된 필드산화막(15)과 다결정실리콘층(21)이 채워진 트렌치(17)에 의해 아이솔레이션된다.
여기서, 트렌치(17)는 CVD-산화막으로 캐핑되고 화학기계연마공정을 이용하여 평탄화된다. 보이드(void)의 발생을 방지하기 위해 트렌치(17) 내의 기판(10)의 표면에 열적 산화막(19)이 성장되고, 트렌치(17)의 하측부에 접한 기판(10)의 영역에 p+형 채널스토퍼영역(18)이 형성된다.
베이스전극용 p+형 다결정실리콘층(23)의 패턴이 활성영역의 에피택셜층(13)에 접촉하며 필드산화막(15) 상으로 연장하고, 다결정실리콘층(23)의 패턴을 포함한 필드산화막(15) 상에 질화막(25)이 적층된다.
에미터영역과 베이스영역을 한정하기 위한 개구부(27)가 질화막(25)과 다결정실리콘층(23)의 패턴에 형성되고, p+형 익스트린식 베이스영역(42)이 다결정실리콘층(23)의 패턴에 자기정합하며 에피택셜층(13)에 형성되고, p형 인트린식 베이스영역(43)이 개구부(27) 내의 노출된 에피택셜층(13)에 형성된다. 익스트린식 베이스영역(42)의 접합 크기는 에피택셜층(13)에 접촉하는 다결정실리콘층(23)의 접촉 폭(W2)에 의해 의존한다.
선택적 이온주입 콜렉터(Selectively Ion-implanted Collector:SIC)가 인트린식 베이스영역(43) 아래의 에피택셜층(13)에 형성된다. 콜렉터 농도(concentration)는 베이스 확장을 억제하기 위해 인(p) 이온주입에 의해 제어된다.
n+형 에미터영역(41)이 스페이서(spacer)(29)가 내재된 개구부(27) 내의 에미터전극용 n+형 다결정실리콘층(31)의 패턴에 자기정합하며 인트린식 베이스영역(43) 내에 형성된다. 에미터영역(41)의 접합(junction) 크기는 스페이서(29)에 의해 한정된 개구부(27)의 하측부의 폭에 해당하는, 에피택셜층(13)에 접촉하는 다결정실리콘층(31)의 접촉폭(W1)에 의존한다.
개구부(33) 내의 콜렉터전극용 n+형 다결정실리콘층(35)의 플러그가 메몰층(11)에 접촉하고, 텅스텐 플러그(51),(55)가 평탄화막인 산화막(37)의 각 개구부 내의 노출된 다결정실리콘층(31),(35)에 접촉하고, 텅스텐 플러그(53)가 산화막(37)과 질화막(25)의 개구부 내의 노출된 다결정실리콘층(23)에 접촉한다. 텅스텐 플러그(51),(53),(55)와의 전기적 연결을 위해 산화막(37) 상에 에미터전극용 배선(52)과 베이스전극용 배선(54) 및 콜렉터전극용 배선(56)이 각각 형성된다.
그러나 이와 같이 구성되는 고속 바이폴라 트랜지스터의 경우, 에미터영역과 베이스영역을 한정하기 위한 개구부(27)의 형성을 위해 사진식각공정이 진행될 때 여러 가지 문제점이 유발되기 쉽다.
이를 좀 더 상세히 언급하면 개구부(27)를 위한 감광막의 패턴 가장자리가 질화막(25)의 단차진 영역 상에 위치시켜야 할 경우, 기존의 사진공정용 장비로는 질화막(25)의 단차진 영역 상에 감광막의 패턴을 정확하게 형성하기 어려워 에미터영역(41)과 익스트린식 베이스영역(42)의 사이즈를 줄이는데 많은 어려움이 있다. 이로 말미암아 기존의 사진공정용 장비로는 고속 바이폴라 트랜지스터의 신호처리능력을 향상시키기 위해 익스트린식 베이스영역(42)의 사이즈를 축소하는데 한계가 있다. 이를 극복하기 위해서는 고가의 고정밀 사진공정용 장비가 추가로 필요한데 이는 제조원가의 상승을 야기한다.
또한 다결정실리콘층(23)과 에피택셜층(13)의 계면에서 다결정실리콘층(23)의 식각 중단을 정확하게 이룩하기가 어려워 에피택셜층(13)의 리세스(recessed) 식각이 발생하기 쉽다. 이는 다결정실리콘층(23)과 에피택셜층(13)의 식각 선택비가 작기 때문이다. 더욱이 패턴 밀도와 사이즈의 변화에 따라 에피택셜층(13)의 리세스 식각 차이가 심하게 된다.
그리고 사진공정용 장비 자체의 오차에 의한 사진공정의 부정합이 발생하기 쉬우므로 대향하는 다결정실리콘층(23)의 접촉폭(W2)도 웨이퍼별로 서로 달라지는 경우가 많다. 이로써 대향하는 익스트린식 베이스영역(42)을 대칭적으로 형성하기 어렵고 이는 고속 바이폴라 트랜지스터의 특성 산포를 확대시킨다.
따라서 본 발명의 목적은 작은 에미터영역의 사이즈를 가지면서도 고속 바이폴라 트랜지스터의 신호처리능력을 향상시키도록 하는데 있다.
본 발명의 다른 목적은 작은 익스트린식 베이스영역의 사이즈를 가지면서도 고속 바이폴라 트랜지스터의 신호처리능력을 향상시키도록 하는데 있다.
본 발명의 다른 목적은 대향하는 익스트린식 베이스영역을 대칭적으로 형성하여 고속 바이폴라 트랜지스터의 특성 산포를 줄이도록 하는데 있다.
본 발명의 다른 목적은 에미터영역의 리세스 식각을 방지하여 고속 바이폴라 트랜지스터의 특성 산포를 줄이도록 하는데 있다.
도 1은 종래 기술에 의한 고속 바이폴라 트랜지스터의 구조를 나타낸 단면도.
도 2는 도 1의 A 영역을 나타낸 확대도.
도 3은 본 발명에 의한 고속 바이폴라 트랜지스터의 구조를 나타낸 단면도.
도 4 내지 도 13은 본 발명에 의한 고속 바이폴라 트랜지스터의 제조방법을 나타낸 단면공정도.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 11: 메몰층(buried layer) 13: 에피택셜층 15,16: 필드산화막 17: 트렌치(trench) 18: 채널스토퍼(channel stopper)영역 19: 열적 산화막 21: 다결정실리콘층 61,77: 열적 산화막 63: 콜렉터영역 65,69: 질화막 67,71: 산화막 73: 감광막 75: 트렌치 79,79a,79b: 베이스전극용 다결정실리콘층 80: 개구부 81: 익스트린식(extrinsic) 베이스영역 83: 인트린식(intrinsic) 베이스영역 85: 스페이서(spacer) 87: 에미터전극용 다결정실리콘층 89: 에미터영역 91: 평탄화막 93,95,97: 텅스텐 플러그 94: 에미터전극용 배선 96: 베이스전극용 배선 98: 콜렉터전극용 배선
이와 같은 목적을 달성하기 위한 본 발명에 의한 고속 바이폴라 트랜지스터 는 제 1 도전형 기판의 활성영역의 소정 영역에 대향하는 제 1 도전형 익스트린식 베이스영역이 형성되고, 상기 익스트린식 베이스영역 사이의 활성영역에 제 1 도전형 인트린식 베이스영역이 형성되고, 상기 익스트린식 베이스영역의 외측에 위치한 활성영역에 형성된 트렌치 내에 베이스전극용 제 1 도전형 다결정실리콘층이 채워지고 아울러 상기 익스트린식 베이스영역에 접촉하며 상기 다결정실리콘층에 베이스전극용 제 1 도전형 다결정실리콘층이 일체로 연결되고, 상기 익스트린식 베이스영역 상의 다결정실리콘층을 포함한 소정의 적층 구조의 내측벽에 형성되는 절연막 재질의 스페이서에 의해 한정된 상기 인트린식 베이스영역에 제 2 도전형 에미터영역이 형성되고, 상기 에미터영역에 접촉하며 상기 스페이서와 상기 적층구조 상에 에미터전극용 제 2 도전형 다결정실리콘층이 형성되도록 구성된다.
바람직하게는 상기 기판의 제 2 도전형 메몰층에 전기적으로 연결되도록 상기 활성영역의 소정 영역에 제 2 도전형 콜렉터영역이 형성된다. 상기 콜렉터영역을 위한 활성영역과 상기 익스트린식 베이스영역을 위한 활성영역 사이에 이들의 아이솔레이션을 위한 필드산화막이 형성된다.
상기 소정의 적층 구조는 상기 익스트린식 베이스영역 상에 형성되는 다결정실리콘층과 동일 사이즈로 형성된다. 상기 소정의 적층 구조는 상기 다결정실리콘층과 그 상에 절연막과 다결정실리콘층이 순차적으로 적층된 구조로 이루어진다. 상기 절연막 상의 다결정실리콘층은 상기 절연막 하의 다결정실리콘층과 동질이다. 상기 절연막 상의 다결정실리콘층과의 전기적 연결을 방지하기 위해 상기 트렌치 내의 다결정실리콘층의 상부면은 상기 절연막 상의 다결정실리콘층의 하부면 보다 낮다. 상기 절연막은 산화막과 질화막중 어느 하나로 이루어진다. 상기 트렌치의 저면은 상기 기판의 제 2 도전형 메몰층보다 높게 위치한다.
또한 이와 같은 목적을 달성하기 위한 본 발명에 의한 고속 바이폴라 트랜지스터의 제조방법은 제 1 도전형 기판의 활성영역을 아이솔레이션시키기 위해 상기 기판의 필드영역에 소정의 아이솔레이션 구조를 형성하고, 상기 활성영역을 포함한 상기 기판의 전면 상에 서로 다른 제 1 절연막과 제 2 절연막이 교대로 배치된 다층 절연막을 적층하고, 상기 활성영역의 가장자리에 트렌치를 형성함으로써 상기 활성영역의 중앙부상의 다층 절연막의 대향하는 양측면을 노출시키고, 상기 상, 하측의 제 1 절연막의 노출된 양측면을 소정 깊이만큼 측방향 식각하여 그 식각된 영역에 상, 하측의 홈을 형성하고, 상기 트렌치에 익스트린식 베이스전극용 제 1 도전형 다결정실리콘층을 소정 높이만큼 채우고 아울러 상기 상, 하측의 홈에 상기 다결정실리콘층을 남기고, 상기 하측의 홈 내의 다결정실리콘층에 자기정합하는 제 1 도전형 익스트린식 베이스영역을 상기 활성영역에 형성하고, 상기 익스트린식 베이스영역 상에 상기 홈내의 다결정실리콘층을 포함한 소정의 적층 구조를 형성하고 아울러 그 내부에 개구부를 형성하고, 상기 개구부 내의 활성영역에 제 1 도전형 인트린식 베이스영역을 형성하고, 상기 적층구조의 내측벽에 형성되는 절연막 재질의 스페이서에 의해 한정된 상기 인트린식 베이스영역에 접촉하고 아울러 상기 스페이서와 상기 적층구조 상에 놓여진 에미터전극용 제 2 도전형 다결정실리콘층을 형성하고, 상기 제 2 도전형 다결정실리콘층에 자기정합하며 상기 인트린식 베이스영역에 제 2 도전형 에미터영역을 형성하도록 구성된다.
바람직하게는 상기 다층 절연막을 상기 기판에 적층하기 전에 상기 기판의 제 2 도전형 메몰층에 연결되도록 상기 활성영역의 소정영역에 콜렉터영역을 형성한다. 상기 다층 절연막을 적어도 4개 층으로 구성한다.
상기 제 1 절연막을 질화막으로 상기 제 2 절연막을 산화막으로 각각 구성하거나 상기 제 1 절연막을 산화막으로 상기 제 2 절연막을 질화막으로 각각 구성한 다.
상기 제 1 절연막의 양측면을 등방성 식각하거나 습식 식각하여 그 식각된 영역에 소정 크기의 홈을 형성한다.
상기 트렌치에 채워진 상기 다결정실리콘층의 높이를 상기 하측의 홈에 채워진 다결정실리콘층에 일체로 연결되되 상기 상측의 홈에 채워진 다결정실리콘층에 연결되지 않도록 유지한다.
상기 상 ,하측의 제 1 절연막의 양측면에 상, 하측의 홈을 형성한 후 상기 하측의 홈 내에 노출된 열적 산화막을 식각하여 상기 하측의 홈 내의 활성영역을 노출시킨다.
상기 익스트린식 베이스영역 상에 상기 홈내의 다결정실리콘층을 포함한 소정의 적층 구조를 형성하고 아울러 그 내부에 개구부를 형성하기 위해 상기 상측의 제 2 절연막을 제거하여 상기 상측의 제 1 절연막과 상기 상측의 홈 내에 채워진 다결정실리콘층을 노출시키고, 상기 상측 홈 내에 채워진 다결정실리콘층을 제외하고 상기 노출된 제 1 절연막을 식각하여 하측의 제 2 절연막을 노출시키고, 상기 상측의 홈 내에 채워진 다결정실리콘층을 마스크로 이용하여 상기 제 2 절연막과 상기 하측의 제 1 절연막을 식각한다.
따라서, 본 발명에 의한 고속 바이폴라 트랜지스터와 그 제조방법에 의하면, 작은 사이즈의 에미터영역과 익스트린식 베이스영역이 용이하게 형성되고, 대칭의 익스트린식 베이스영역이 용이하게 형성되고, 베이스전극용 다결정실리콘의 패턴을 형성할 때 기판의 리세스 식각(recessed etching)이 방지된다. 그러므로 고속 바이폴라 트랜지스터의 신호처리능력이 향상되고 아울러 특성 산포가 감소된다.
이하, 본 발명에 의한 고속 바이폴라 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여하기로 한다.
도 3은 본 발명에 의한 고속 바이폴라 트랜지스터의 구조를 나타낸 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 고속 바이폴라 트랜지스터에서는 제 1 도전형인 p형 실리콘기판과 같은 기판(10)의 일부 활성영역 상에 제 2 도전형인 n+형 메몰층(11)이 형성되고 메몰층(11)을 포함한 기판(10)의 전면 상에 n형 에피택셜층(13)이 성장된다. 이하, 설명의 편의상 메몰충(11) 상에 제조된 npn 바이폴라 트랜지스터를 기준으로 설명하기로 한다.
바이폴라 트랜지스터의 아이솔레이션을 위해 기판(10)의 필드영역에 소정의 아이솔레이션 구조가 형성된다. 즉, 필드영역의 에피택셜층(13)에 필드산화막(15),(16)이 각각 형성되고 아울러 필드산화막(15)의 직하의 기판(10)에 트렌치(17)가 형성된다. 필드산화막(16)은 기판(10)의 활성영역을 에미터영역과 베이스영역을 위한 제 1 활성영역과 콜렉터영역을 위한 제 2 활성영역으로 구분한다.
트렌치(17) 내에 발생될 보이드를 제거하기 위해 트렌치(17) 내의 기판(10)의 표면에 열적 산화막(19)이 성장되고, 트렌치(17)의 하부에 접한 기판(10)의 영역에 p+형 채널스토퍼영역(18)이 형성되고, 트렌치(17)의 내부공간에 도핑되지 않은 다결정실리콘층(21)이 채워지고, 다결정실리콘층(21)을 캐핑하도록 다결정실리콘층(21)의 상측부가 산화된다.
n+형 콜렉터영역(63)이 메몰층(11)에 연결하도록 제 2 활성영역의 에피택셜층(13)에 형성된다.
또한 제 1 활성영역의 에피택셜층(13)의 양측 가장자리에 트렌치(75)가 형성되고, 트렌치(75) 내에 발생될 보이드를 제거하기 위해 트렌치(75)의 내부면에 열적 산화막(77)이 성장된다. 물론, 트렌치(75) 내의 기판(10)의 표면에 열적 산화막(77)을 대신하여 CVD 산화막이 성장되어도 무방하다. 바람직하게는 트렌치(75)의 저면은 메몰층(11) 보다 높게 위치한다.
베이스전극용 P+형 다결정실리콘층(79)이 트렌치(75) 내에 채워지고, 트렌치(75)에 이웃한 에피택셜층(13)의 영역 상에 동일 사이즈의 p+형 다결정실리콘층(79b)과 산화막(67) 및 p+형 다결정실리콘층(79a)의 적층구조가 배치된다. 산화막(67)은 절연막, 예를 들어 질화막으로 대체될 수 있다. 다결정실리콘층(79a)은 다결정실리콘층(79),(79b)과 동질로 이루어진다.
다결정실리콘층(79)은 다결정실리콘층(79b)에 일체로 연결되며, 다결정실리콘층(79a)에 연결되지 않도록 하기 위해 다결정실리콘층(79)의 상부면이 p+형 다결정실리콘층(79a)의 하부면 이하로 유지된다. 대향하는 다결정실리콘층(79b)이 서로 대칭을 이루는데 이는 익스트린식 베이스영역(81)의 대칭을 제공한다.
p+형 익스트린식 베이스영역(81)이 다결정실리콘층(79b)에 자기정합하며 에피택셜층(13)에 형성된다. 대향하는 p+형 다결정실리콘층(79b)과 산화막(67) 및 p+형 다결정실리콘층(79a)의 적층구조는 p형 인트린식 베이스영역(83)을 한정하는 개구부(80)를 형성한다. 인트린식 베이스영역(83)은 개구부(80) 내의 노출된, 익스트린식 베이스영역(81) 사이의 에피택셜층(13)에 형성된다.
상기 적층구조의 내측벽에 에미터영역(89)을 한정하기 위한 스페이서(85)가 형성된다. 스페이서(85)는 절연막 예를 들어 산화막과 질화막중 어느 하나로 이루어질 수 있다.
에미터전극용 n+형 에미터영역(87)이 스페이서(85)가 내재된 개구부(80) 내의 노출된 인트린식 베이스영역(83)에 접촉하고, n+형 에미터영역(89)이 다결정실리콘층(87)에 자기정합하며 인트린식 베이스영역(83)의 일부 영역에 형성된다.
그리고 다결정실리콘층(79),(87)을 포함한 기판(10) 상에 평탄화막인 산화막(91)이 적층되고, 산화막(91)의 각 개구부 내의 노출된 다결정실리콘층(87),(79)과 콜렉터영역(63)에 텅스텐 플러그(93),(95),(97)가 접촉하고, 텅스텐 플러그(93),(95),(97)에 전기적으로 연결하도록 산화막(91) 상에 각각 에미터전극용 배선(94)과 베이스전극용 배선(96) 및 콜렉터전극용 배선(98)이 형성된다.
이와 같이 구성되는 고속 바이폴라 트랜지스터에서는 에미터영역(89)과 익스트린식 베이스영역(81)의 사이즈가 축소되고, 대향하는 익스트린식 베이스영역(81)이 서로 대칭을 이루고, 에피택셜층(13)의 리세스 식각없이 베이스전극용 다결정실리콘층(79b)에 에미터영역과 베이스영역을 한정하는 개구부(80)가 형성된다. 따라서 고속 바이폴라 트랜지스터의 신호처리능력이 향상되고, 특성 산포가 줄어든다.
한편 본 발명은 설명의 편의상 제 1 도전형이 p형이고, 제 2 도전형이 n형인 npn 트랜지스터를 기준으로 설명하고 있지만 pnp 바이폴라 트랜지스터에도 동일하게 적용 가능하다.
이와 같이 구성되는 본 발명에 의한 고속 바이폴라 트랜지스터의 제조방법을 도 4 내지 도 13을 참조하여 상세히 설명하기로 한다.
도 4에 도시된 바와 같이, 먼저, 기판(10), 예를 들어 제 1 도전형인 P형 실리콘기판을 준비한다. 여기서, 기판(10)의 일부 활성영역에는 제 1 도전형과 반대되는 제 2 도전형인 n+형 메몰층(11)이 형성되고 메몰층(11)을 포함한 기판(10)의 전면 상에 n형 에피택셜층(13)이 성장된다. 이하, 설명의 편의상 본 발명을 npn 바이폴라 트랜지스터를 메몰충(11) 상에 제조하는 방법을 기준으로 설명하기로 한다.
이어서, 바이폴라 트랜지스터의 아이솔레이션을 위해 기판(10)의 필드영역에 아주 평탄하고 작은 구조의 아이솔레이션을 형성한다. 이를 좀 더 상세히 언급하면, SPOT(Self-aligned Planar Oxidation Technology)에 의해 기판(10)의 필드영역의 에피택셜층(13)에 필드산화막(15),(16)을 각각 형성한다. 필드산화막(16)은 기판(10)의 활성영역을 에미터영역과 베이스영역을 위한 제 1 활성영역과 콜렉터영역을 위한 제 2 활성영역으로 구분한다.
그런 다음, 필드산화막(15)의 직하의 기판(10)에 트렌치(17)를 형성한다. 즉, 필드산화막(15),(16)을 포함한 노출된 에피택셜층(13) 상에 식각마스크용 절연막(도시 안됨)을 적층한다. 상기 식각마스크용 절연막은 예를 들어 최하층의 패드(pad) 산화막과 중간층의 질화막과 최상층의 산화막으로 구성된다. 최상층의 산화막은 PECVD(plasma enhanced chemical vapor deposition) 공정에 의해 형성된다.
이후, 통상적인 사진식각공정을 이용하여 트렌치(17)가 형성될 영역의 상기 절연막 상에 트렌치(17)를 위한 감광막(도시 안됨)의 창이 위치하도록 상기 절연막 상에 감광막의 패턴을 형성하고 상기 창 내의 노출된 절연막과 필드산화막(15)을 식각하여 에피택셜층(13)을 노출시킨다.
이어서, 상기 감광막의 패턴을 제거하고 최상층의 산화막과 남은 중간층의 질화막을 식각마스크로 이용하여 상기 노출된 에피택셜층(13)과 메몰층(11)을 식각하고 기판(10)을 일부 깊이만큼 식각한다. 따라서 트렌치(17)가 형성된다.
트렌치(17)가 형성되고 나면, 상기 최상층의 산화막을 통상의 방법에 의해 식각한 다음 트렌치(17) 내에 형성될 보이드를 제거하기 위해 트렌치(17)의 내부면에 열적 산화막(19)을 성장시킨다. 필요에 따라 열적 산화막(19) 상에 질화막(도시 안됨)을 추가로 적층하여도 무방하다.
계속하여, 트렌치(17)의 하측부에 접한 기판(10)의 영역에 p+형 채널스토퍼영역(18)을 형성한다. 그런 다음, 트렌치(17)의 내부 공간을 채우도록 상기 결과의 구조 상에 도핑되지 않은 다결정실리콘층(21)을 적층하고 에치백(etch back) 공정을 이용하여 트렌치(17) 내에 다결정실리콘층(21)을 남긴다.
이후, 열적 산화공정을 이용하여 다결정실리콘층(21)의 상측부를 산화시켜 다결정실리콘층(21)을 캐핑시킨다. 그리고 나서, 남아 있는 중간층의 질화막과 최하층의 패드 산화막을 완전히 식각하여 제 1, 2 활성영역의 에피택셜층(13)을 노출시킨다.
한편, 공정 단순화를 위하여 상기 패드 산화막을 완전히 식각하지 않고 일부 두께의 패드 산화막을 남길 수 있는데, 이 경우, 도 5의 열적 산화막(61)을 성장시킬 필요가 없다.
도 5에 도시된 바와 같이, 그런 다음, 노출된 에피택셜층(13) 상에 열적 산화막(61)을 성장시키고 사진공정과 이온주입공정 및 열처리공정을 이용하여 제 2 활성영역의 에피택셜층(13)에 메몰층(11)과의 전기적 연결이 가능하도록 n+형 콜렉터영역(63)을 형성한다.
도 6에 도시된 바와 같이, 상기 결과의 구조 상에 다층 절연막을 적층한다. 상기 다층 절연막은 식각선택비가 다른 이종(異種)의 절연막이 적어도 4층 적층된 것이다.
바람직하게는, 상기 다층 절연막은 제 1, 2 절연막이 교대로 적층된 4층 구조로 이루어지며 제 1 절연막이 질화막(65),(69)이고 제 2 절연막이 산화막(67),(71)이다. 이와 반대로, 제 1 절연막이 산화막이고 제 2 절연막이 질화막인 경우도 가능하다.
이어서, 제 1 활성영역에 에미터영역을 포함한 베이스영역을 한정하기 위해 제 1 활성영역의 가장자리 상에 트렌치(75)를 위한 감광막(73)의 창이 위치하도록 산화막(71) 상에 감광막(73)의 패턴을 형성하고 상기 창 내의 산화막(71), 질화막(69)과 산화막(67) 및 질화막(65)을 식각하고 나서 에피택셜층(13)을 식각한다. 이때, 트렌치(75)의 저면은 메몰층(11) 보다 높게 위치한다.
도 7에 도시된 바와 같이, 그런 다음, 감광막(73)의 패턴을 제거하고 트렌치(75) 내에 형성될 보이드를 제거하기 위해 트렌치(75) 내의 기판(10)의 표면에 열적 산화막(77)을 성장시킨다. 물론, 트렌치(75) 내의 기판(10)의 표면에 열적 산화막(77)을 대신하여 CVD 산화막을 성장시켜도 무방하다.
도 8에 도시된 바와 같이, 이후 산화막(67),(71)과 열적 산화막(77)을 식각마스크로 이용하여 질화막(69),(65)을 정해진 깊이만큼 측방향으로 등방성 식각하거나 습식식각한다. 따라서, 트렌치(75) 사이에 위치한 질화막(69),(65)의 대향하는 좌, 우 양측단에 상, 하의 홈(78a),(78b)이 각각 형성된다.
이때, 질화막(65),(69)의 양측단의 식각 깊이(W5),(W6)는 식각공정의 특성상 동일한데 이는 후속의 공정에서 형성될 도 9의 대향하는 익스트린식 베이스영역(81)의 대칭을 가능하게 한다. 식각 깊이(W5),(W6)의 동일함을 위해 식각방법이나 제 1 절연막과 제 2 절연막의 두께를 조절할 수도 있다. 식각 깊이(W5) ,(W6)는 익스트린식 베이스영역(81)의 사이즈를 결정하고 아울러 에미터영역(83)의 사이즈를 결정한다.
따라서, 기존의 사진공정용 장비의 사용만으로도 작은 사이즈의 에미터영역과 익스트린식 베이스영역을 갖는 고속 바이폴라 트랜지스터를 제조하는데 별다른 어려움이 없기 때문에 제조원가의 상승을 야기하는 고가의 고정밀 사진공정용 장비가 필요하지 않다.
도 9에 도시된 바와 같이, 그리고 나서, 홈(78b) 내의 노출된 열적 산화막(61)을 등방성 식각하거나 습식식각하여 에피택셜층(13)을 노출시킨다. 이때, 노출된 에피택셜층(13)의 폭은 식각 깊이(W5)와 동일한 사이즈로 유지되어야 함은 당연하고 이를 위해 필요한 경우 식각공정의 식각율을 조절하거나 질화막(65),(69)의 두께를 조절할 수도 있다.
그런 다음, 상기 결과의 구조 상에 베이스전극용 P+형 다결정실리콘층(79)을 적층하여 트렌치(75)에 다결정실리콘층(79)을 채움과 아울러 홈(78a),(78b)에 베이스전극용 P+형 다결정실리콘층(79a),(79b)을 채운다.
그리고 나서, 열처리공정을 이용하여 좌, 우 대향하는 P+형 익스트린식 베이스영역(81)을 다결정실리콘층(79b)에 자기정합하며 에피택셜층(13)에 형성한다. 이때, 대향하는 익스트린식 베이스영역(81)의 대칭이 이루어진다.
물론, 상기 열처리공정은 후속의 열처리공정으로 대신하여도 무방하다.
이후, 에치백공정을 이용하여 다결정실리콘층(79)을 식각한다. 이때, 트렌치(75) 내의 남은 다결정실리콘층(79)의 상부면 높이는 다결정실리콘층(79)이 홈(78b) 내의 남은 다결정실리콘층(79b)에 일체로 연결되고 아울러 다결정실리콘층(79a)에 연결되지 않도록 유지되어야 한다. 이는 다결정실리콘층(79)이 다결정실리콘층(79a)에 연결되는 도 12의 에미터전극용 다결정실리콘층(87)과의 전기적 연결을 방지하기 위함이다.
도 10에 도시된 바와 같이, 이어서, 산화막(71)을 식각하여 다결정실리콘층(79a)과 질화막(69)을 노출시킨다.
그런 다음, 다결정실리콘층(79a)을 제외한 질화막(69)을 식각하여 산화막(67)을 노출시키고 다결정실리콘층(79a)을 식각마스크로 이용하여 산화막(67)을 비등방성 식각한 후 질화막(65)을 건식식각하거나 등방성 식각하여 열적 산화막(61)의 표면을 노출시킨다. 필요한 경우, 질화막(65)은 사진식각공정에 의해 식각될 수도 있다. 따라서, 인트린식 베이스를 위한 개구부(80)가 다결정실리콘층(79b)과 산화막(67) 및 다결정실리콘층(79a)으로 이루어진 적층구조에 의해 형성된다.
도 11에 도시된 바와 같이, 이후 이온주입공정을 이용하여 개구부(80) 내의 에피택셜층(13)에 p형 불순물, 예를 들어 보론(B)을 이온주입한다. 그런 다음 열처리공정을 이용하여 p형 인트린식 베이스영역(83)을 익스트린식 베이스영역(81) 사이의 에피택셜층(13)에 형성한다. 물론, 상기 열처리공정은 후속의 열처리공정으로 대신하여도 무방하다.
도 12에 도시된 바와 같이, 상기 결과의 구조 상에 절연막, 예를 들어 산화막 또는 질화막을 두꺼운 두께로 적층하고 나서 에미터영역을 한정하기 위해 비등방성 반응성이온식각공정을 이용하여 상기 절연막을 에치백한다.
따라서, 상기 적층구조의 내측벽에 절연막의 스페이서(85)가 형성되고 아울러 스페이서(85) 사이의 열적 산화막(61)이 노출된다. 계속하여 노출된 열적 산화막(61)을 식각하여 에피택셜층(13)을 노출시킨다.
이어서, 상기 결과의 구조 상에 n+형 다결정실리콘층(87)을 적층한다. 여기서, 다결정실리콘층(87)의 도핑을 위한 n형 불순물로는 예를 들어 비소(As)나 안티몬(Sb) 또는 인(p)이 사용될 수 있다.
그리고 나서, 열처리공정을 이용하여 다결정실리콘층(87)에 자기정합된 n+형 에미터영역(89)을 인트린식 베이스영역(83)의 일부 영역에 형성한다. 물론, 상기 열처리공정은 후속의 열처리공정으로 대신하여도 무방하다.
그런 다음 사진식각공정을 이용하여 다결정실리콘층(87)을 다결정실리콘층(79a)의 외측을 벗어나지 않는, 에미터전극용 다결정실리콘층(87)의 패턴으로 형성한다.
도 13에 도시된 바와 같이, 상기 결과의 구조 상에 평탄화막(91)을 적층하고 나서 통상의 사진식각공정을 이용하여 다결정실리콘층(87)과 다결정실리콘층(79) 및 콜렉터영역(63)을 노출시키도록 각각의 개구부를 평탄화막(91)에 형성한다.
이후, 평탄화막(91)의 각 개구부를 통하여 다결정실리콘층(87),(91)에 도전성 플러그, 예를 들어 텅스텐 플러그(93),(95)를 접촉시키고 아울러 콜렉터영역(63)에 텅스텐 플러그(97)를 접촉시킨다.
마지막으로, 텅스텐 플러그(93),(95),(97)에 전기적으로 연결되도록 평탄화막(91) 상에 각각 에미터전극용 배선(95)과 베이스전극용 배선(96) 및 콜렉터전극용 선(98)을 형성하여 고속 npn 바이폴라 트랜지스터를 완성한다.
따라서, 본 발명은 측면 식각 기술을 이용하여 대향하는 익스트린식 베이스영역을 대칭으로 형성하고, 기판의 리세스 식각을 방지하면서 익스트린식 베이스전극용 다결정실리콘층의 패턴을 형성함으로써 고속 바이폴라 트랜지스터의 특성 산포를 줄일 수 있다.
또한, 본 발명은 기존의 사진공정용 장비를 이용하면서도 종래에 비하여 더 작은 사이즈의 에미터영역과 익스트린식 베이스영역을 형성하여 고속 바이폴라 트랜지스터의 신호처리능력을 향상시킬 수 있다. 더욱이 본 발명은 고가의 고정밀 사진공정용 장비를 필요로 하지 않고 나아가 제조원가 상승을 억제할 수 있다.
이상에서 살펴 본 바와 같이, 본 발명에 의한 고속 바이폴라 트랜지스터 및 그 제조방법에 의하면, 기판의 활성영역 상에 이종(異種)의 절연막이 교대로 배치된 다층 절연막이 적층되고, 에미터영역과 베이스영역을 한정하기 위해 활성영역의 양측 가장자리에 트렌치가 형성되고, 측방향 식각공정을 이용하여 노출된 다층 절연막중 홀수 번째 층의 측단에 홈이 형성되고, 홈 및 트렌치에 베이스전극용 다결정실리콘층이 채워지고, 홈 내의 채워진 다결정실리콘층에 자기정합하며 활성영역에 익스트린식 베이스영역이 형성되고, 익스트린식 베이스영역 상에 홈 내의 다결정실리콘층을 포함한 다층 구조의 패턴을 동일 사이즈로 남겨 그 내부에 인트리식 베이스영역을 위한 개구부가 형성되고, 이온주입공정을 이용하여 익스트린식 베이스영역 사이에 인트린식 베이스영역이 형성되고, 에미터영역을 위한 개구부의 형성을 위해 다층 구조의 패턴의 내측벽에 스페이서가 형성되고, 에미터영역을 위한 개구부 내의 노출된 활성영역에 접촉하도록 스페이서를 포함한 다층 구조의 패턴 상에 에미터전극용 다결정실리콘층의 패턴이 적층되고, 에미터전극용 다결정실리콘층에 자기정합하며 인트린식 베이스영역에 에미터영역이 형성된다.
따라서 본 발명은 작은 사이즈의 에미터영역과 익스트린식 베이스영역을 형성할 수 있고, 대칭의 익스트린식 베이스영역을 형성할 수 있고, 베이스전극용 다결정실리콘의 패턴을 형성할 때 기판의 리세스 식각(recessed etching)을 방지할 수 있다. 그러므로 본 발명은 고속 바이폴라 트랜지스터의 신호처리능력을 향상시킴과 아울러 특성 산포를 줄일 수 있다.
한편, 본 발명은 도면에 도시된 바람직한 예를 기준으로 기술하고 있으나 이에 한정되지 않으며 발명의 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 분야에서 통상의 지식을 갖는 자에 의해 다양한 변형과 개량이 가능함은 당연하다.

Claims (20)

  1. 제 1 도전형 기판의 활성영역의 소정 영역에 형성된 대향하는 제 1 도전형 익스트린식 베이스영역;
    상기 익스트린식 베이스영역 사이의 활성영역에 형성된 제 1 도전형 인트린식 베이스영역;
    상기 익스트린식 베이스영역의 외측에 위치한 활성영역에 형성된 트렌치 내에 채워지는 제 1 도전형 다결정실리콘층과, 상기 익스트린식 베이스영역에 접촉하며 상기 다결정실리콘층에 일체로 연결되는 제 1 도전형 다결정실리콘층을 갖는 베이스전극용 제 1 도전형 다결정실리콘층;
    상기 익스트린식 베이스영역 상의 다결정실리콘층을 포함한 소정의 적층 구조의 내측벽에 형성되는 절연막 재질의 스페이서에 의해 한정된 상기 인트린식 베이스영역에 형성된 제 2 도전형 에미터영역; 그리고
    상기 에미터영역에 접촉하며 상기 스페이서와 상기 적층구조 상에 형성된 에미터전극용 제 2 도전형 다결정실리콘층을 포함하는 고속 바이폴라 트랜지스터.
  2. 제 1 항에 있어서, 상기 기판의 제 2 도전형 메몰층에 전기적으로 연결되도록 상기 활성영역의 소정 영역에 형성된 제 2 도전형 콜렉터영역을 포함하는 것을 특징으로 하는 고속 바이폴라 트랜지스터.
  3. 제 2 항에 있어서, 상기 콜렉터영역을 위한 활성영역과 상기 익스트린식 베이스영역을 위한 활성영역 사이에 이들의 아이솔레이션을 위한 필드산화막이 형성된 것을 특징으로 하는 고속 바이폴라 트랜지스터.
  4. 제 1 항에 있어서, 상기 소정의 적층 구조는 상기 익스트린식 베이스영역 상에 형성되는 다결정실리콘층과 동일 사이즈로 형성된 것을 특징으로 하는 고속 바이폴라 트랜지스터.
  5. 제 4 항에 있어서, 상기 소정의 적층 구조는 상기 다결정실리콘층과 그 상에 절연막과 다결정실리콘층이 순차적으로 적층된 구조로 이루어지는 것을 특징으로 하는 고속 바이폴라 트랜지스터.
  6. 제 5 항에 있어서, 상기 절연막 상의 다결정실리콘층은 상기 절연막 하의 다결정실리콘층과 동질인 것을 특징으로 하는 고속 바이폴라 트랜지스터.
  7. 제 6 항에 있어서, 상기 절연막 상의 다결정실리콘층과의 전기적 연결을 방지하기 위해 상기 트렌치 내의 다결정실리콘층의 상부면은 상기 절연막 상의 다결정실리콘층의 하부면보다 낮은 것을 특징으로 하는 고속 바이폴라 트랜지스터.
  8. 제 5 항에 있어서, 상기 절연막은 산화막과 질화막중 어느 하나로 이루어지는 것을 특징으로 하는 고속 바이폴라 트랜지스터.
  9. 제 1 항에 있어서, 상기 트렌치의 저면은 상기 기판의 제 2 도전형 메몰층보다 높게 위치하는 것을 특징으로 하는 고속 바이폴라 트랜지스터.
  10. 제 1 도전형 기판의 활성영역을 아이솔레이션시키기 위해 상기 기판의 필드영역에 소정의 아이솔레이션 구조를 형성하는 단계;
    상기 활성영역을 포함한 상기 기판의 전면 상에 서로 다른 제 1 절연막과 제 2 절연막이 교대로 배치된 다층 절연막을 적층하는 단계;
    상기 활성영역의 가장자리에 트렌치를 형성함으로써 상기 활성영역의 중앙부상의 다층 절연막의 대향하는 양측면을 노출시키는 단계;
    상기 상, 하측의 제 1 절연막의 노출된 양측면을 소정 깊이만큼 측방향 식각하여 그 식각된 영역에 상, 하측의 홈을 형성하는 단계;
    상기 트렌치에 익스트린식 베이스전극용 제 1 도전형 다결정실리콘층을 소정 높이만큼 채우고 아울러 상기 상, 하측의 홈에 상기 다결정실리콘층을 남기는 단계;
    상기 하측의 홈 내의 다결정실리콘층에 자기정합하는 제 1 도전형 익스트린식 베이스영역을 상기 활성영역에 형성하는 단계;
    상기 익스트린식 베이스영역 상에 상기 홈내의 다결정실리콘층을 포함한 소정의 적층 구조를 형성하고 아울러 그 내부에 개구부를 형성하는 단계;
    상기 개구부 내의 활성영역에 제 1 도전형 인트린식 베이스영역을 형성하는 단계;
    상기 적층구조의 내측벽에 형성되는 절연막 재질의 스페이서에 의해 한정된 상기 인트린식 베이스영역에 접촉하고 아울러 상기 스페이서와 상기 적층구조 상에 놓여진 에미터전극용 제 2 도전형 다결정실리콘층을 형성하는 단계; 그리고
    상기 제 2 도전형 다결정실리콘층에 자기정합하며 상기 인트린식 베이스영역에 제 2 도전형 에미터영역을 형성하는 단계를 포함하는 고속 바이폴라 트랜지스터의 제조방법.
  11. 제 10 항에 있어서, 상기 다층 절연막을 상기 기판에 적층하기 전에 상기 기판의 제 2 도전형 메몰층에 연결되도록 상기 활성영역의 소정영역에 콜렉터영역을 형성하는 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  12. 제 10 항에 있어서, 상기 다층 절연막을 적어도 4개 층으로 구성하는 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  13. 제 10 항 또는 제 11 항에 있어서, 상기 제 1 절연막을 질화막으로 상기 제 2 절연막을 산화막으로 각각 구성한 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  14. 제 10 항 또는 제 11 항에 있어서, 상기 제 1 절연막을 산화막으로 상기 제 2 절연막을 질화막으로 각각 구성한 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  15. 제 10 항에 있어서, 상기 제 1 절연막의 양측면을 등방성 식각하는 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  16. 제 10 항에 있어서, 상기 제 1 절연막의 양측면을 습식 식각하는 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  17. 제 10 항에 있어서, 상기 트렌치에 채워진 상기 다결정실리콘층의 높이를 상기 하측의 홈에 채워진 다결정실리콘층에 일체로 연결되되 상기 상측의 홈에 채워진 다결정실리콘층에 연결되지 않도록 유지하는 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  18. 제 10 항에 있어서, 상기 상 ,하측의 제 1 절연막의 양측면에 상, 하측의 홈을 형성하는 단계는 상기 하측의 홈 내에 노출된 열적 산화막을 식각하여 상기 하측의 홈 내의 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  19. 제 10 항에 있어서, 상기 익스트린식 베이스영역 상에 상기 홈내의 다결정실리콘층을 포함한 소정의 적층 구조를 형성하고 아울러 그 내부에 개구부를 형성하는 단계는
    상기 상측의 제 2 절연막을 제거하여 상기 상측의 제 1 절연막과 상기 상측의 홈 내에 채워진 다결정실리콘층을 노출시키는 단계;
    상기 상측 홈 내에 채워진 다결정실리콘층을 제외하고 상기 노출된 제 1 절연막을 식각하여 하측의 제 2 절연막을 노출시키는 단계; 그리고
    상기 상측의 홈 내에 채워진 다결정실리콘층을 마스크로 이용하여 상기 제 2 절연막과 상기 하측의 제 1 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
  20. 제 10 항에 있어서, 상기 트렌치의 저면을 상기 기판의 제 2 도전형 메몰층보다 높게 위치하는 것을 특징으로 하는 고속 바이폴라 트랜지스터의 제조방법.
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