JP3363154B2 - 不揮発性メモリセル内のマルチステート材料と共に使用するスタック／トレンチダイオード - Google Patents

不揮発性メモリセル内のマルチステート材料と共に使用するスタック／トレンチダイオード

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Description

【発明の詳細な説明】 本発明は概して、半導体デバイスにおけるカルコゲニ
ド（chalcogenide）などのマルチステート材料の使用に
関し、より詳細には、マルチステート材料であるカルコ
ゲニドのメモリエレメントと共に使用して電気メモリセ
ルを形成することができるスタック（積層）／トレンチ
（溝）ダイオードの形成に関する。
電子メモリにおいてカルコゲニド及びアモルファスシ
リコンなどのマルチステート可変抵抗材料を使用するこ
とは、当該技術において既知である。例えば、カルコゲ
ニドの使用は、本明細書中に援用されて本発明の一部と
するオブシンスキーら（Ovshinsky et al.）の米国特許
第5,296,716号、第5,335,219号、第5,341,328号及び第
5,359,205号に開示されている。これらの特許は従来技
術の状態を明示し、カルコゲニド材料及びカルコゲニド
を使用して製造されるセルの動作及び機能に関する現行
の理論を表すものであると思われる。
簡潔に言って、マルチステート材料とは入力された刺
激に応答して物理的な状態（ステート）を変えることが
できる材料である。例として、カルコゲニドは電気的に
刺激を受け、例えばアモルファス状態から結晶状態に状
態及び抵抗を変えるか、又は結晶状態にある間に異なる
抵抗を示すことができる材料である。一定のアンペア数
の電流を流すことによって、カルコゲニドを予想通りに
特定の抵抗状態にすることができる。このように固定さ
れた抵抗状態は、プログラミング範囲内の異なるアンペ
ア数を有する電流がカルコゲニドに流れるまで変わらな
い。これらの固有の特性のため、バイナリ（二値）又は
基数のより大きいデジタルシステムにおいてデータを記
憶するメモリセルにカルコゲニド材料を使用することが
できる。
カルコゲニドベースのメモリセルは一般に、データを
記憶するカルコゲニドのメモリエレメントと、メモリエ
レメントに結合し、記憶されたデータのプログラミング
及び感知に使用するアクセスエレメントとを含む。１つ
の実施の形態では、アクセスエレメントはダイオードで
あってもよい。カルコゲニドベースのメモリセルは一般
に、半導体メモリにおいて従来使用されるように、アド
レスラインに電圧を選択的に印加することによって外部
回路にアクセス可能である。
カルコゲニドベースのメモリの固有の動作特性のた
め、プログラミングを容易にするには電流の流れの制御
が重要である。カルコゲニドのプログラミングは、高い
電流密度を必要とする。この点では、カルコゲニドベー
スのメモリセルは、逆方向の電流の流れを本質的に許容
しない一方で順方向への大きな電流の流れを可能にする
のに十分大きなダイオードを含むことが望ましい。必要
な電流を供給するのに十分大きな従来の接合ダイオード
構造体はシリコン基板の上部表面に非常に大きな空間を
必要とするため、これらの構造体はメモリカルコゲニド
を使用する際の空間節約の利点を無効にしてしまう。従
って、カルコゲニドベースのメモリセルの性能要件を満
たすことができる、小さくて製造が容易なダイオードが
必要である。
本発明は、メモリセル内のカルコゲニドなどのマルチ
ステートメモリエレメントに大量の電流を送るのに使用
する、垂直に配置されるダイオードを提供する。ダイオ
ードコンテナは、丈の高い酸化物スタックの上部から単
結晶シリコン層の深いトレンチ内へ下方向に延びてい
る。単結晶シリコン層及び／又は多結晶シリコン層の組
み合わせがこのコンテナ内に垂直に配置され、この中に
垂直ダイオードを形成する。本発明の垂直ダイオードは
丈の高い酸化物スタック及び深いシリコントレンチの双
方に配置されるため、「スタック／トレンチ」ダイオー
ドと呼ばれる。この垂直構造は、メモリエレメントを介
して大きな電流の流れを生じることができる大きなダイ
オード表面領域を提供する。このようにして、このよう
な大きなダイオードに通常関連する基板の表面空間を必
要とせずに、非常に効率的なダイオードを生成して大き
な電流を送ることができる。
本発明の特徴及び利点は、以下の詳細な説明及び添付
の図面を参照して最も良く理解されるであろう。
図１は、周辺回路に電気的に通じており、メモリマト
リックスが上に形成された例示的な半導体基板の略図で
ある。
図２は、本発明に従って、ワードライン及びディジッ
トラインとの間に配置される複数のメモリセルによって
形成される例示的なメモリマトリックスの図である。
図３は、本発明に従った例示的なカルコゲニドベース
のメモリセルの断面図である。
図４は、本発明に従っで構成される複数のメモリセル
のレイアウトを示す例示的なメモリマトリックスの図で
ある。
図５は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、メモリセルが配置されるシ
リコン基体を示している。
図６は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、ディジットラインの形成を
示している。
図７は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、ディジットラインの上のス
トラッピング層の形成を示している。
図８は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、丈の高い酸化物層の形成を
示している。
図９は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、ダイオードコンテナの形成
を示している。
図10は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、ダイオードを含むシリコン
層の形成を示している。
図11は、図３に示される実施の形態に従った製造中の
メモリセルの断面図であり、酸化物スペーサの形成を示
している。
本発明は、様々な変更及び他の形態が可能であるが、
特定の実施の形態を図面に例として示し、本明細書中で
詳しく説明する。しかし、本発明は開示される特定の形
態に制限されることを意図していないことを理解すべき
である。むしろ、本発明は、請求の範囲に定められるよ
うな本発明の趣意及び範囲内に係る全ての変更物、同等
物及び代替物を含む。
図１は、本発明に従った例示的な電気メモリ100の略
図である。電気メモリ100は、メモリマトリックス300及
び周辺回路400が上に形成された半導体基板200を含む。
後述するように、メモリマトリックス300はデータを記
憶する複数のメモリセルを含む。周辺回路400は、メモ
リマトリックス300に配置されるメモリエレメントをア
ドレスし、メモリエレメントにデータを記憶するか又は
メモリエレメントからデータを検索する回路を含む。こ
の点で、周辺回路400は、各メモリセルを横切って印加
される電圧のレベルを調節し、複数の可能な抵抗レベル
のうちのどれがこのセルにプログラムされるかを決定す
る回路を含む。メモリマトリックス300及びアドレスマ
トリックス400は、電気接続500によって電気的に通じて
いる。
図２は、例示的なメモリマトリックス300を概略的に
示している。メモリマトリックス300は、水平方向に配
置された複数のワードライン310と、垂直方向に配置さ
れた複数のディジットライン320（全体として「アドレ
スライン」）を含む。複数のメモリセル330が、ワード
ライン310とディジットライン320との間に配置されてい
る。示されるように、メモリセル330にはワードライン
ノード12及びディジットラインノード10が接続されてい
る。ワードライン310及びディジットライン320は、当該
技術に公知の態様でアドレスマトリックス400に電気的
に結合しているため、各メモリセル330を必要に応じて
個々にアドレスし、アクセスすることができる。ワード
ライン310及びディジットライン320は、必要に応じて各
メモリセル330に特定の電圧レベルを印加し、メモリ100
を動作させるのに使用される。例えば、特定のセル330
に対応するワードライン310とディジットライン320との
間の電圧差を制御して、セル330をプログラムモード、
読み出しモード、選択解除モード又はプログラム禁止モ
ードにすることができる。このような電圧は、周辺回路
400によって制御されることが好ましい。
図３は、本発明に従った２つのメモリセル330の部分
を含むメモリマトリックス300の断面図を示している。
メモリマトリックス300は、Ｐ型基板であることが好ま
しい基板200の上に形成されている。本明細書全体にわ
たり、様々な構成要素に対して好適な極性が提供されて
いる。本発明の基本的な概念を変えずに、回路全体の極
性を逆にできることが理解される。本発明の１つの好適
な実施の形態では、Ｎウェル210が基板200に配置されて
いる。Ｎウェル210は、半導体の製造において既知の従
来の技術を用いて、約3.5〜4.0μｍの深さで基板200に
形成される。Ｎウェル210は、シリコントレンチを形成
するのに使用できるシリコン基体の種類を例示している
にすぎないことが理解される。例えば、Ｎ型基板にＰウ
ェルを形成することができる。あるいは、基体はエピタ
キシャル層でもよい。Ｎウェル210の上にパターン形成
層14を配置し、ストラッピング層16のパターンを定め
る。パターン形成層14の上には、丈の高い酸化物層18が
配置される。コンテナ20は、丈の高い酸化物層18の上部
からＮウェル210内へ下方向に延びる凹部である。コン
テナ20は、約２μｍの深さであることが好ましい。
メモリセル330はコンテナ20の中及び上に配置されて
おり、ディジットライン320とワードライン310との間に
電気的に配置されている。示されるように、断面平面に
おける全てのメモリセル330は、各々のワードラインノ
ード12において単一のワードライン310につながってい
る。同様に、示される断面平面に垂直な面における全て
のメモリセル330は、各々のディジットラインノード10
において単一のディジットライン320につながってい
る。この構成により、図２に示される複数の重複したワ
ードライン及びディジットラインが生じる。ストラッピ
ング層16は、電導率を高めるためにディジットライン32
0の表面に沿って配置される金属層である。ストラッピ
ング層16は、ディジットライン320の上にその全長にわ
たって（即ち、図３の紙面に直交する方向に）配置され
るタングステン層であることが好ましい。ストラッピン
グ層16は、任意である。ディジットライン320は、（示
される断面に沿って）ストラッピング層16よりも幅広で
あることが好ましい。
コンテナ20の中には、ダイオードを含む第１のシリコ
ン層22及び第２のシリコン層24が配置される。後述する
ように、第１及び第２のシリコン層22及び24は、単結晶
又は多結晶シリコン層であることが可能である。例え
ば、第１層をＰ型とし、第２層をＮ型とすることができ
る。第１のシリコン層22は、ディジットライン320と同
一極性のエピタキシャル層又は単結晶層であることが好
ましい。第２のシリコン層24は、反対極性のポリシリコ
ンであることが好ましい。他の実施の形態では、ダイオ
ードはより多くのシリコン層を有することができる。下
部スペーサ26は、シリコン層22及び24のパターン形成さ
れた両エッジをワードライン310から電気的に絶縁する
酸化物又は窒化物スペーサである。
第２シリコン24の上部とワードラインとの間に配置さ
れるこの構造体の残りの部分は、メモリセル330のメモ
リエレメント部分を含む。第２のシリコン層24の上に層
28を配置することができる。層28は、タングステンか又
はケイ化チタン、ケイ化タングステン又は窒化チタンな
どの他の導電性の高い材料からなることが好ましい。カ
ルコゲニド層30は、下部電極32と上部電極34との間に挟
まれている。
多くのカルコゲニド合金が、本発明に関連するメモリ
エレメントとしての使用に好適である。カルコゲニドの
組成は、テルル、セレン、ゲルマニウム、アンチモン、
ビスマス、鉛ストロンチウム、ヒ素、硫黄、シリコン、
リン、酸素及びこれらの元素の混合物又は合金から形成
されることが好ましい。これらの合金は、与えられた刺
激に応答して通常安定した複数の状態を推測することが
できる材料を生じるように選択される。テルル、ゲルマ
ニウム及びアンチモンの合金が望ましく、テルル約50
％、ゲルマニウム約20％、アンチモン約20％及び硫黄又
はヒ素などの他の元素を有する材料が特に望ましい。１
つの例示的な混合物は、テルル、ゲルマニウム及びアン
チモンをそれぞれほぼ55:22:22の割合で混合している。
上部及び下部電極は、カルコゲニド層30の電気接点と
して機能する。上部及び下部電極32及び34は金属層及び
炭素層を含み、炭素層は金属とカルコゲニドとの間に配
置されることが好ましい。上部及び下部電極32及び34は
他の材料から形成されてもよいが、カルコゲニド層30の
望ましくない汚染を防ぐ拡散隔膜として機能するように
選択される材料の層を含むことが好ましい。例えば、カ
ルコゲニド層30に接触する層における汚染の恐れがな
く、セル内の直列抵抗に悪影響を与えない場合は、この
拡散隔膜を完全に取り除いてもよい。成形層36は、メモ
リセル330の中央にカルコゲニド活性領域36aを生じるよ
うにカルコゲニド層30を形状づける機能を果たす窒化物
層であることが好ましい。成形層36は、例えば酸化物を
含む様々な他の材料からなっていてもよい。キャップ層
38は窒化物であり、メモリセル330の上部をキャップし
てカルコゲニド活性領域の真上に接点開口38aを画定す
るように機能することが好ましい。当業者によって認識
されるように、キャップ層38は、例えば酸化物又は窒化
物−酸化物の組み合わせを含む、メモリセル330のメモ
リエレメントを絶縁するのに有効な様々な他の材料から
なっていてもよい。上部スペーサ40は、カルコゲニドメ
モリセル330の両エッジをワードライン310から電気的に
絶縁する酸化物又は窒化物スペーサである。上部及び下
部スペーサ26及び40を組み合わせて、メモリセル330の
露出した両エッジをワードライン310から絶縁する単一
のスペーサにできることが理解されるであろう。
図４は、本発明に従って構成される複数のメモリセル
330を含むメモリマトリックス300の図である。この図
は、当業者が本文中に開示される固有の構造の物理的な
レイアウトを見て理解することを助けるであろう。各メ
モリセル330は、ワードライン310及びディジットライン
320の交点に配置される。ディジットライン320は、表面
の下に配置されていることを示すために輪郭線で示され
ている。また、キャップ層38によって各メモリセル330
の中央に形成される接点孔も輪郭線で示されている。
前述のように、メモリセル330は、プログラムモー
ド、読み出しモード、選択解除モード及びプログラム禁
止モードを含む複数のモードで動作が可能である。メモ
リセル330の動作は、ディジットライン320とワードライ
ン310との間の電圧差を調節することによって制御され
ることが好ましい。このようにして、カルコゲニド層30
を横切る電流の流れが調節される。例えば、プログラム
モードでは、ディジットライン320からワードライン310
への3Vの電圧差から生じる電流の流れにより、カルコゲ
ニド層30は約100kΩの高い抵抗レベルを推測することが
できるのに対し、2Vの電圧差による電流の流れによって
約1kΩの低い抵抗レベルをカルコゲニド層30に記憶する
ことができる。約1V又はそれより少ない電圧差を使用し
て、セル300の状態を変えずにセル300（即ち、抵抗）の
読み出し又は感知をすることができる。更に、他の電圧
を使用して、（バイナリよりも大きい）基数のより大き
いシステムにデータを記憶するか又はメモリセル330を
別のモードで動作させることができる。認識されるよう
に、これらの電圧及び動作特性は例示的なものにすぎ
ず、多くの変形及び変更が可能である。各セル330に印
加される電圧差は、周辺回路400によって制御されるこ
とが好ましい。標準のCMOS回路動作にみられるように、
このような実施の形態に使用される共通のＮウェルはV
cc電位に結合されることが好ましい。
ここで、図３に示される実施の形態の、メモリセル33
0の所望の操作性に影響を与える特別な利点を理解する
ことができる。前述のように、大きな電流の流れをカル
コゲニドエレメントに送ることができることは、カルコ
ゲニドベースのメモリセルの操作にとって重要である。
本発明のメモリセル330は、１つにはダイオード表面領
域が大きいため、この点において特に有効である。しか
し、従来技術とは異なり、本発明のスタック／トレンチ
ダイオードは、メモリ100の上部表面に非常に大きな空
間を必要とせずに高い電流スループットを得る。図４を
参照すると、各メモリセル330を約0.6μｍ×0.6μｍ又
はこれより小さく構成するとができ、0.25μｍのフォト
リソグラフィー分解を推測することができる。
更に、メモリセル330は、メモリセルの直列抵抗を低
減し、従って電流の流れを増加させるようにデザインさ
れる他の特徴を含む。これらの特徴は、ストラップされ
たディジットライン320を含む。ストラッピング層16
は、例えば多結晶ディジットライン320と接触するよう
に配置され、これらの層の対向面に沿って抵抗の低い電
流経路を生成する金属層である。ストラッピング層16の
他に、他の好適な特徴が抵抗を低減する。TiSi2からな
ることが好ましい薄いライニング21をコンテナ20の内側
表面に沿って使用し、直列抵抗を更に低減することがで
きる。
ここで、図３に示されるメモリセル330の形成を詳し
く説明する。図５を参照すると、基板200はＰ型材料か
らなる単結晶シリコン基板である。半導体処理に公知の
従来のＮウェル技術を用いて、基板200の上部にＮウェ
ル210を形成する。パターン形成層14は、酸化又はTEOS
付着処理によってＮウェル210の上に付着される酸化物
層である。パターン形成層14は、2000〜3000Åの深さで
あることが好ましい。
図６は、（フォトレジストの付着及び選択性エッチン
グを含む標準の技術によって）パターン形成層14を選択
的に除去してディジットライン320のパターンを形成す
る態様を示している。ディジットライン320は、用紙に
おいて示される断面に対して垂直方向に延びるＰ＋型シ
リコンの長いストリップである。拡散又はイオン注入な
どの標準の技術によって、ディジットライン320を形成
することができる。ディジットライン320は約0.1〜0.2
μｍの深さであり、約1019〜1021個の原子/ccにドープ
されることが好ましい。後述するように、ダイオード接
合の位置に基づいてディジットライン320の深さを最適
にすることができる。（示される断面における）ディジ
ットライン320の幅は、パターン形成層14のギャップの
幅よりも大きいことが好ましい。これにより、コンテナ
20に形成されるダイオードがＮウェル210と短絡するこ
とを防ぐ。
図７は、パターン形成層14がストラッピング層16のパ
ターンを画定する態様を示している。前述のようにディ
ジットライン320を形成した後、パターン形成層14に形
成されたチャネル14aにストラッピング層16を充填する
ことができる。このようにして、マスクステップを更に
必要とせずにストラッピング層16を付着する。ストラッ
ピング層16は、ディジットライン320の抵抗を低減する
ように意図された耐火金属である。これは、チャネル14
aに付着され、続いて化学的−機械的研磨処理又はエッ
チバック処理を行ったタングステン又はケイ化タングス
テンであることが好ましい。ストラッピング層16の前
に、窒化チタンライナー16aを付着してもよい。別の実
施の形態では、ストラッピング層16は抵抗を低減する同
一の役割を果たすTiSi2からなる。
図８は、パターン形成層14及びストラッピング層16の
上に形成される丈の高い酸化物層18を示している。丈の
高い酸化物層18は、（ドーピングなしの）TEOS付着処理
を用いて形成されることが好ましい。TEOS付着処理は酸
化させるべき追加のシリコン層を必要としないため、酸
化物層を成長させるなどの他の方法よりも好ましい。丈
の高い酸化物層18は、１μｍの厚みであることが好まし
い。
図９は、丈の高い酸化物層18、タングステンストラッ
ピング層16、ディジットライン320及びシリコンＮウェ
ル210を選択的にエッチング除去することによってコン
テナ20を形成する態様を示している。丈の高い酸化物層
18は、CF4ドライエッチを用いてエッチングが可能であ
る。タングステン及び／又は他の層もまた、HBr又はSF6
などのドライエッチを用いてエッチングが可能である。
コンテナ20は約２μｍの深さであり、丈の高い酸化物層
18の上部からＮウェル210のトレンチの底部まで延びる
ことが好ましい。コンテナ20の形成後、TiSi2の薄いラ
イニングを付着してセルの抵抗を低減させることができ
る。
図10は、垂直ダイオードをコンテナ20内に形成する態
様を示している。第１及び第２のシリコン層22及び24を
コンテナ20内に同心的に付着させる。第１のシリコン層
22は、多結晶シリコン、アモルファスシリコン又はエピ
タキシャルシリコンで形成されるＰ−シリコン層であ
る。第１のシリコン層22には、エピタキシャルシリコン
が好ましい。第２のシリコン層24は、第１のシリコン層
22の上に形成される。第２のシリコン層は、多結晶シリ
コン、アモルファスシリコン又はエピタキシャルシリコ
ンで形成されるＮ＋シリコン層である。第２のシリコン
層24には、多結晶シリコンが好ましい。第２のシリコン
層24を系中で（insitu）ドープすることが好ましい。第
２のシリコン層24から第１のシリコン層22にドープ剤を
拡散させるステップを行うことが好ましい。これは、急
速熱処理（RTP）ステップを1000℃で10秒間行うことに
よって実施可能である。このようにして、ダイオード接
合をP/N境界面から離れるように移動させることができ
る。
図11は、コンテナ20の中及び上に形成された、完成し
た垂直ダイオードを示している。第２のシリコン層24の
付着後、オーバーサイズのフォトレジストをダイオード
構造体の上に付着し、ポリエッチを行って第１及び第２
のシリコン層22及び24の余剰部分を除去する。最後に、
酸化物膜を付着し、下部スペーサ26のみを残すように従
来の態様でこの膜を選択的にエッチングすることによっ
て、下部スペーサ26を形成する。これにより、垂直ダイ
オードの処理が完了する。
垂直ダイオードの形成後、メモリセル330の残りを次
のように形成することができる。図３を参照すると、層
28はタングステン層を付着することによって形成され
る。下部電極32は、層28の上に付着されるデュアル（二
成分の）金属−炭素層であることが好ましい。成形層36
は、窒化物層を付着し、メモリセル330の中央に孔を画
定するようにこの窒化物層を選択的にエッチングし、次
に残ったあらゆるレジストを除去することによって形成
されることが好ましい。カルコゲニドが成形層36によっ
て画定された孔において下部電極32と接触するように、
従来の態様でカルコゲニド層30を付着する。これによっ
て、横の長さが約0.3μｍであることが好ましいカルコ
ゲニド活性領域36aを画定する。上部電極34は、カルコ
ゲニド層30の上に炭素を付着することによって形成され
る。更に別の金属層を加えて上部電極34を形成すること
ができる。上部電極34をワードライン310と電気的に通
じさせて配置できるように、上部電極34の上に窒化物層
を付着し、この窒化物層を選択的にエッチングしてカル
コゲニド活性領域の真上に接点開口38aを画定すること
によって、キャップ層38を形成することが好ましい。ワ
ードライン310は、金属層を付着し、これを選択的にエ
ッチングすることによって形成される。図４に示される
ように、ワードライン310は同一の水平行に配置される
全てのメモリセル間に電気的な連結を確立する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トゥーリ、レイ アメリカ合衆国 83704 アイダホ州 ボイス ウエスト ダラン コート 11364 (56)参考文献 特開 平５−21740（ＪＰ，Ａ) 特開 平４−45585（ＪＰ，Ａ) 英国特許出願公開1347688（ＧＢ，Ａ) 欧州特許出願公開495494（ＥＰ，Ａ １) 米国特許5335219（ＵＳ，Ａ) 米国特許3875566（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリエレメントとしてマルチステート材
    料を用い第１ノード及び第２ノードを有するメモリセル
    であって、 シリコン基体を含み、 前記シリコン基体の上に配置される酸化物層を含み、 前記酸化物層の上部表面から前記シリコン基体に形成さ
    れるトレンチ内へ前記酸化物層の側壁及び前記トレンチ
    の側壁に沿って延びるダイオードコンテナを含み、前記
    第１ノードは前記コンテナの周縁と電気的に通じるよう
    に配置されており、 前記コンテナの中に配置されるダイオードを含み、 前記ダイオードと前記メモリセルの前記第２ノードとの
    間で電気的に結合されるマルチステート材料メモリエレ
    メントを含む、 メモリセル。
  2. 【請求項２】前記第１ノードが、前記ダイオードコンテ
    ナの前記周縁に沿って前記シリコン基体に配置される、
    請求の範囲第１項に記載のメモリセル。
  3. 【請求項３】コンテナライニングが、前記コンテナの前
    記周縁に沿って前記周縁と前記ダイオードとの間に配置
    され、前記ライニングは、前記セルの動作の際に前記ダ
    イオードによって示される抵抗を低減するのに有効であ
    る、請求の範囲第１項に記載のメモリセル。
  4. 【請求項４】前記ダイオードが、前記コンテナの前記周
    縁の周りに配置される第１のシリコン層と、前記第１の
    シリコン層の中に同心的に配置される第２のシリコン層
    とを含む、請求の範囲第１項に記載のメモリセル。
  5. 【請求項５】前記第１のシリコン層がエピタキシャルシ
    リコン層であり、前記第２のシリコン層がポリシリコン
    層である、請求の範囲第４項に記載のメモリセル。
  6. 【請求項６】前記ダイオードのエッジに配置されるスペ
    ーサを更に含み、前記エッジは前記ダイオードが前記コ
    ンテナから現れる箇所に形成され、前記スペーサは前記
    ダイオードを周囲の領域から電気的に絶縁するのに有効
    である、請求の範囲第１項に記載のメモリセル。
  7. 【請求項７】前記メモリエレメントがマルチステート材
    料層及び成形層を含み、前記成形層は前記マルチステー
    ト材料層を形状づけて、前記マルチステート材料層が前
    記ダイオードと電気的に通じている前記メモリセルの中
    央のマルチステート材料活性領域を少なくとも部分的に
    画定する、請求の範囲第１項に記載のメモリセル。
  8. 【請求項８】シリコン基体の上に酸化物層が配置される
    構造体上に形成されるマルチステート材料をメモリエレ
    メントとして用いるメモリマトリックスであって、 複数の第１のアドレスラインと第２のアドレスラインと
    の間に配置される複数のメモリセル を含み、前記メモリセルの各々が、 （ｉ）第１ノード及び第２ノードを含み、前記第１ノー
    ドは前記第１のアドレスラインのうちの１つに電気的に
    接続されており、前記第２ノードは前記第２のアドレス
    ラインのうちの１つに電気的に接続されており、 （ii）前記第２ノードに電気的に結合したマルチステー
    ト材料メモリエレメントを含み、 （iii）前記酸化物層の上部表面から前記シリコン基体
    に形成されるトレンチ内へ前記酸化物層の側壁及び前記
    トレンチの側壁に沿って下方向に延びるコンテナ内に配
    置されるダイオードを含み、前記ダイオードは前記メモ
    リエレメントと前記第１ノードとの間で電気的に結合し
    ている、 メモリマトリックス。
  9. 【請求項９】前記メモリセルの各々が、前記第１ノード
    と前記ダイオードとの間に電気接触を生じるように前記
    コンテナと通じている、請求の範囲第８項に記載のメモ
    リマトリックス。
  10. 【請求項１０】前記メモリセルの各々の前記ダイオード
    が、前記コンテナの壁の周りに配置される第１のシリコ
    ン層と、前記第１のシリコン層の中に同心的に配置され
    る第２のシリコン層とを含む、請求の範囲第９項に記載
    のメモリマトリックス。
  11. 【請求項１１】前記第１のシリコン層がＰ−エピタキシ
    ャルシリコンの層であり、前記第２のシリコン層がＮ＋
    多結晶シリコンの層である、請求の範囲第10項に記載の
    メモリマトリックス。
  12. 【請求項１２】前記シリコン基体がＰ型基板に形成され
    るＮウェルである、請求の範囲第８項に記載のメモリマ
    トリックス。
  13. 【請求項１３】前記第１のアドレスラインがディジット
    ラインであり、前記第２のアドレスラインがワードライ
    ンである、請求の範囲第９項に記載のメモリマトリック
    ス。
  14. 【請求項１４】前記メモリセルの各々の前記第１ノード
    が前記シリコン基体の上部表面に沿って配置され、前記
    第１ノードの各々が前記第１のアドレスラインのうちの
    １つの一部分である、請求の範囲第９項に記載のメモリ
    マトリックス。
  15. 【請求項１５】ストラッピング層が、前記第１のアドレ
    スラインの各々とその全長にわたって電気接触するよう
    に配置される、請求の範囲第14項に記載のメモリマトリ
    ックス。
  16. 【請求項１６】前記ストラッピング層がタングステン層
    である、請求の範囲第15項に記載のメモリマトリック
    ス。
  17. 【請求項１７】第１ノード及び第２ノードを有するマル
    チステート材料のメモリセルを製造する方法であって、 （ａ）シリコン基体を形成するステップを含み、 （ｂ）前記シリコン基体の上に酸化物層を形成するステ
    ップを含み、 （ｃ）前記酸化物層の上部表面から前記シリコン基体の
    トレンチ内へ下方向に延びる内側表面を有するダイオー
    ドコンテナをエッチングするステップを含み、 （ｄ）前記コンテナの前記内側表面に沿ってダイオード
    を形成するステップを含み、前記メモリセルの前記第１
    ノードが前記ダイオードと接触して配置されており、 （ｅ）前記ダイオードと前記メモリセルの前記第２ノー
    ドとの間にマルチステート材料のメモリエレメントを形
    成するステップを含む、 マルチステート材料のメモリセルの製造方法。
  18. 【請求項１８】前記ステップ（ｄ）が更に、 （ｉ）前記コンテナの前記内側表面に沿ってエピタキシ
    ャルシリコンの第１層を形成するステップを含み、 （ii）前記第１層の上にポリシリコンの第２層を付着す
    るステップを含む、 請求の範囲第17項に記載の方法。
  19. 【請求項１９】前記ステップ（ｅ）が更に、 下部電極を形成するステップを含み、 前記下部電極の上にマルチステート材料層を付着するス
    テップを含み、 前記マルチステート材料層の上に上部電極を形成するス
    テップを含み、前記上部電極は前記メモリセルの前記第
    ２ノードと接触している、 請求の範囲第18項に記載の方法。
  20. 【請求項２０】前記ステップ（ｅ）が更に、 前記ダイオードと前記第２ノードとの間に物理的に直接
    配置されるマルチステート材料活性領域を画定するよう
    に前記マルチステート材料層を形状づける窒化物層を形
    成するステップを含み、前記ステップは前記マルチステ
    ート材料層を付着するステップの前に行われる、 請求の範囲第19項に記載の方法。
  21. 【請求項２１】前記シリコン基体に配置され、前記第１
    ノードと電気的に結合した第１のアドレスラインを形成
    するステップを含み、前記ステップは前記ステップ
    （ｂ）の前に行われる、請求の範囲第17項に記載の方
    法。
  22. 【請求項２２】前記第１のアドレスラインを形成するス
    テップの後に、前記第１のアドレスラインと接触して配
    置されるストラッピング層を形成するステップを更に含
    む、 請求の範囲第21項に記載の方法。
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