CN111684593B - 集成电路、dram电路和用于形成集成电路的方法 - Google Patents

集成电路、dram电路和用于形成集成电路的方法 Download PDF

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Abstract

集成电路包含埋在衬底的半导体材料内的第一导电线。第一导电线包含在垂直截面中位于金属材料正上方并直接抵靠金属材料的导电掺杂的半导体材料。第二导电线位于半导电材料上方，并且在垂直截面中与第一导电线横向间隔开。第二导电线在垂直截面中包含金属材料。绝缘材料位于第一导电线和第二导电线正上方。第一导电通孔延伸穿过绝缘材料并穿过导电掺杂的半导体材料到第一导电线的金属材料。第二导电通孔延伸穿过绝缘材料到第二导电线的金属材料。公开了包括方法的其他实施例和方面。

Description

集成电路、DRAM电路和用于形成集成电路的方法
技术领域
本文公开的实施例涉及集成电路、DRAM电路和用于形成集成电路的方法。
背景技术
存储器是集成电路的一种类型，并且在计算机系统中用于存储数据。存储器可以按单独的存储器单元的一或多个阵列制造。存储器单元可以使用数字线(也可以称为位线、数据线或感测线)和存取线(也可以称为字线)来写入或读取。感测线可以沿着阵列的列导电地互连存储器单元，并且存取线可以沿着阵列的行导电地互连存储器单元。每个存储器单元可以通过感测线和存取线的组合来唯一地进行寻址。
存储器单元可以是易失性、半易失性或非易失性的。非易失性存储器单元可以在没有电源的情况下长时间存储数据。传统上，非易失性存储器被指定为具有至少约10年的保持时间的存储器。易失性存储器耗散，因此需要进行刷新/重写以维持数据存储。易失性存储器可能具有数毫秒或更少的保持时间。无论如何，存储器单元被配置为以至少两个不同的可选状态保持或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其他系统中，至少一些单独的存储器单元可以被配置为存储多于两个级别或状态的信息。
场效应晶体管是可以在存储器单元中使用的一种类型的电子部件。这些晶体管包含一对导电源极/漏极区域，在它们之间具有半导体沟道区域。导电栅极与沟道区域相邻，并通过薄栅极绝缘体与沟道区域分开。将适当的电压施加到栅极允许电流通过沟道区域从源极/漏极区域之一流到另一个。当从栅极去除电压时，很大程度上防止了电流流过沟道区域。场效应晶体管还可以包含附加结构，例如可逆可编程电荷存储区，作为栅极绝缘体和导电栅极之间的栅极构造的一部分。
附图说明
图1是根据本发明实施例的在处理中的衬底构造的一部分的示意性和局部截面图。
图2是根据本发明实施例的存储器单元的示意图。
图3是在图1所示的处理步骤之后的图1构造的视图。
图4是在图3所示的处理步骤之后的图3构造的视图。
图5是在图4所示的处理步骤之后的图4构造的视图。
图6是在图5所示的处理步骤之后的图5构造的视图。
图7是在图5所示的处理步骤之后的图5构造的视图。
图8是沿图7中的线8-8截取的视图。
图9是根据本发明实施例的在处理中的衬底构造的一部分的示意性和局部截面图。
图10是在图9所示的处理步骤之后的图9构造的视图。
图11是在图10所示的处理步骤之后的图10构造的视图。
具体实施方式
本发明的实施例涵盖用于形成集成电路(例如，DRAM电路)的方法。参考图1至11描述示例性实施例。
图1示出了在形成DRAM的方法的过程中的衬底构造10。构造10的示例性基础衬底11可以包含导电性/导体/导电(即，本文中电地)、半导电性/半导体/半导电，或绝缘性/绝缘体/绝缘(即在本文电地)材料中的任何一或多种。在基础衬底11上方已经形成了各种材料。材料可以位于图1所示材料的旁边、高度上向内或高度上向外。例如，可以在基础衬底11的上方、周围或内部的某处提供集成电路的其他部分或全部制造的部件。还可以制造用于操作阵列(例如，存储器阵列)内的部件的控制和/或其他外围电路，并且其可以或可以不完全或部分地在阵列或子阵列内。此外，多个子阵列可以独立地、串联地或相对彼此以其他方式来制造和操作。在本文档中，“子阵列”也可以被视为阵列。示例性基础衬底11包含半导体材料13(例如，适当地和各种掺杂的单晶硅)。衬底10包含阵列区域12和与阵列区域12相邻的外围电路区域14。
参考图1和2，阵列区域12包含存储器单元MC(图2)，其各自包含具有一对源极/漏级区域16、18和栅极19的阵列晶体管AT(即，阵列区域内的晶体管)，该栅极直接电耦合到并由此包含字线WL。示例性字线WL被示出为埋在衬底10的半导体材料13内。存储器单元MC包含电容器C，该电容器C的电极之一(例如，E1)直接电耦合到源极/漏级区域16、18中的一个(如图所示的16)。与一个电容器电极相对的另一电容器电极(例如，E2)可以是阵列中所有电容器中的公共电容器电极，并且可以如图所示直接电耦合到接地或耦合到一些其他合适的电势。源极/漏极区域16、18中的另一个(如图所示的18)直接电耦合到数字线DL。数字线DL可能相对于字线WL的方向成一定角度(即，除了平角之外)，例如如图所示成90°。图2的电容器C将直接与源极/漏极区域16电耦合，该源极/漏极区域将在位置上位于图1所位于的页面平面内或外中一个，并且位于基础衬底11上方。另一源极/漏极区域18将位于图1页面平面内或外中另一个，并直接电耦合到可能在电容器C上方或下方的数字线DL。晶体管AT各自包含沟道区域20，该沟道区域在字线WL/栅极19的两侧(在图1中不可见)旁边延伸并在其下方，并且栅极绝缘体(未示出)在字线WL/栅极19与沟道区域20之间。示例性绝缘材料22(例如，包含二氧化硅和/或氮化硅的浅沟槽隔离)被示出为将阵列晶体管AT分开。示例性字线WL包含位于金属材料24(例如元素钨和/或氮化钛)正上方并且直接抵靠该金属材料的导电掺杂的(例如，具有至少1019原子/cm3的最大掺杂浓度)半导体材料26(例如，导电掺杂的多晶硅和/或其他导电掺杂的半导体材料)。绝缘材料28(例如氮化硅)位于字线WL的正上方并直接与之抵靠。
外围电路区域14包含外围晶体管(即，外围区域中的晶体管)，其中示出了两个示例性外围晶体管PT1和PT2。每个被示出为包含一对源极/漏级区域30、31，在其之间具有沟道区域33。源极/漏极区域30、31中的一个或两个可以包含导电掺杂的元素形式的硅。PT1和PT2的示例性外围栅极构造被示出为包含栅极构造34，该栅极构造包含导电材料36(例如，诸如金属硅化物、元素钨和/或氮化钛之类的金属材料)，其直接位于下面的导电材料38上方并直接抵靠该导电材料(例如，导电掺杂的多晶硅和/或其他导电掺杂的半导体材料)。栅极绝缘体40(例如，二氧化硅和/或氮化硅)位于导电材料38和沟道区域33之间。
字线WL和数字线DL从阵列区域12延伸到外围电路区域14中。示例性数字线DL被示出为包含位于导电材料38(例如，导电掺杂的多晶硅和/或其他导电掺杂的半导体材料)正上方并直接抵靠该导电材料的导电材料36(例如，金属材料)。无论如何，绝缘材料位于字线WL、数字线DL和外围电路区域14中的外围晶体管PT1和/或PT2的正上方。仅作为示例，如被示出为在外围电路区域14中(并且在一个实施例中在阵列区域12中)包含在字线WL上方的绝缘材料28、绝缘材料42(例如，二氧化硅)和绝缘材料44(例如，氮化硅)。示例性绝缘材料44被示出为位于数字线DL以及外围晶体管PT1和PT2的正上方，其中示例性绝缘材料42位于绝缘材料44和基础衬底11之间。相对于外围晶体管PT1和PT2，绝缘侧壁隔离物46(例如，二氧化硅和/或氮化硅)被示出为横向围绕材料36、38和40。
参考图3，已经形成了第一接触开口50(示出了两个)，其在垂直截面中(例如，由图3所在的页面平面所示的垂直截面)穿过外围电路区域14中的绝缘材料44/42到外围晶体管PT1的源极/漏极区域30或31(如图所示到源极/漏极区域30和31中的每一个)的元素形式的硅，与此同时字线WL和数字线DL在垂直截面中在外围电路区域14中被完全覆盖。示例性技术包括光刻图案化和干法各向异性蚀刻(具有或不具有节距倍增，和/或使用硬掩模材料)，例如，如图所示，使用可光成像材料48(例如，光致抗蚀剂)。任选地，第一接触开口50可以稍后形成，如下所述。可以选择性地相对于源极/漏级区域30或31的元素形式的硅进行示例性各向异性蚀刻以形成第一接触开口50(例如，使用CH2F2/O2/Ar混合物来蚀刻Si3N4并使用C4H6/O2/Ar混合物或C4H8/O2/Ar混合物来蚀刻SiO2)。
参考图4，并且在一个实施例中，已经去除了图3中的可光成像材料48(未示出)，并且已经沉积了可光成像材料52(例如，光致抗蚀剂)以填充第一接触开口50。
参考图5，已经形成了第二接触开口54(示出了两个)，其在垂直截面中穿过外围电路区域14中的绝缘材料44到数字线DL的导电材料(例如，金属材料36)。已经形成了第三接触开口56，其在垂直截面中穿过外围电路区域14中的绝缘材料28/42/44到字线WL的导电掺杂的半导体材料26。在单个掩模步骤中形成第三接触开口56和第二接触开口54(例如，使用在可光成像材料52中形成的对应开口)，与此同时源极/漏级区域30和/或31的元素形式的硅在垂直截面中在外围电路区域14中被完全覆盖(例如，通过材料42、44和/或50)。在一个实施例中并且如图所示，在单个掩模步骤中还形成了到另一外围晶体管(例如PT2，并且在一些实施例中可以将其视为第四电子部件，如下文所述和在提出的权利要求中所述)的导电材料(例如，36)的第四接触开口58。
参考图6，已经选择性地相对于数字线DL的导电材料36穿过导电掺杂的半导体材料26到字线金属材料24进行了蚀刻。这是在第三接触开口56内进行的，并且同时第二接触开口54向外暴露，而在此蚀刻期间外围晶体管PT1的源极/漏极区域30和/或31的元素形式的硅在垂直截面期间被完全覆盖。一种示例技术包括干法各向异性蚀刻(例如，使用其中材料26包含多晶硅的Cl2/N2混合物)。延伸穿过材料26的接触开口56具有侧壁80。
参考图7和8，并且在去除掩模材料52(未示出)之后，在第一接触开口50、第二接触开口54和第三接触开口56(例如，以及在第四接触开口58内)内形成导电材料60(例如，金属材料)。导电材料60还被示出为已形成在绝缘材料40的顶部，并且已被图案化为导电线构造62。在一些实施例中，接触开口56内的材料60可以被认为是字线导电通孔66(即，延伸到字线的导电通孔)或第一导电通孔66。在一些实施例中，接触开口54内的材料60可以被认为是数字线导电通孔68(即，延伸到数字线的导电通孔)或第二导电通孔68。在一些实施例中，接触开口50内的材料60可以被认为是到源极/漏极区域的第一导电通孔。在一些实施例中，接触开口58内的材料60可以被认为是到栅极的第二导电通孔(例如，材料36和38的组合)。
可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。
以上示例性处理描述了一种方法，其中在形成第二接触开口54和第三接触开口56之前形成第一接触开口50。另选地，第二接触开口54(以及第三接触开口56和第四接触开口58)可以在形成第一接触开口50之前形成，例如，如图9至11中相对于衬底构造10a所示。因此，除非在权利要求中另外特别指出，否则关于接触孔的第一、第二、第三等的引用用于相互之间而不是相对于制造时间来区分不同的接触孔。在作为图9至11的附图的处理顺序中，在适当的地方使用了来自上述实施例的类似数字，并在用后缀“a”表示一定构造的差别。可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。
本发明的实施例涵盖一种用于形成集成电路的方法(例如，不管是DRAM还是其他存储器电路)。这样的方法包含提供衬底(例如，10、10a)，该衬底包含第一电子部件(例如，PT1，并且不管是否是晶体管)、第二电子部件(例如，PT2或数字线DL，并且不管是否是晶体管还是导电线)和第三电子部件(例如，字线WL，并且不管是栅极还是导电线)，它们在垂直截面(例如，图1或9的截面)中彼此横向间隔开。第一电子部件包含第一外部区域(例如，30和/或31，并且不管是否是晶体管的一部分)，该第一外部区域包含元素形式的硅。第二电子部件包含第二外部区域(例如，36)，该第二外部区域包含金属材料。第三电子部件包含第三外部区域(例如，材料26的上部部分)，该第三外部区域包含在金属材料(例如，24)正上方的元素形式的硅(例如，26)。绝缘材料(例如，28、42和/或44)位于第一外部区域、第二外部区域和第三外部区域的正上方。在一个实施例中，第一外部区域的元素形式的硅是单晶的，并且第三外部区域的元素形式的硅是多晶的。
在一个实施例中，位于第二外部区域正上方的绝缘材料主要(此处是指按体积计高达大于50％并且包括100％)包含第一组合物(例如，包含氮化硅的材料44)，并且位于第三外部区域正上方的绝缘材料主要包含位于第二组合物(例如，包含二氧化硅的材料42)正上方并直接抵靠第二组合物的第一组合物，该第二组合物不同于第一组合物。在一个实施例中并且如图所示，位于第三外部区域正上方的绝缘材料(例如，28/42/44)包含位于第二组合物(例如，包含二氧化硅的材料42)正下方并直接抵靠该第二组合物的第一组合物(例如，包含氮化硅的材料28)。在一个这样的实施例中并且如图所示，位于第二组合物正下方并且直接抵靠第二组合物的第一组合物直接抵靠第三外部区域的元素形式的硅。在一个实施例中，所有金属材料24和36相对于彼此具有相同的组合物。
在垂直截面中形成穿过绝缘材料(例如，44和42)到第一外部区域的元素形式的硅的第一接触开口(例如，图3或11任一个中的50)，与此同时第二外部区域和第三外部区域在垂直截面中被完全覆盖。在垂直截面中形成穿过绝缘材料到第二外部区域的金属材料的第二接触开口(例如，图5或9中的54或58，并且在垂直截面中形成穿过绝缘材料到第三外部区域的元素形式的硅的第三接触开口(例如，56)，与此同时第一外部区域的元素形式的硅在垂直截面中被完全覆盖。在第三接触开口内并且当第二接触开口向外暴露时，选择性地相对于第二外部区域的金属材料穿过第三外部区域的元素形式的硅到第三外部区域的金属材料进行蚀刻。在这种蚀刻期间，第一外部区域的元素形式的硅在垂直截面中被完全覆盖。在一个实施例中，在形成第一接触开口期间，第二外部区域和第三外部区域中的至少一些在垂直截面中被可光成像的材料覆盖。在一个实施例中，在形成第二接触开口和第三接触开口期间，第一外部区域的至少一些在垂直截面中被可光成像的材料覆盖。在一个实施例中并且如图所示，还选择性地相对于第三外部区域的金属材料进行这种蚀刻。在这样的蚀刻之后，在第一接触开口、第二接触开口和第三接触开口中形成导电材料(例如，60)。
可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。
本发明的实施例涵盖与制造方法无关的DRAM电路。然而，这样的电路可以使用任何以上技术来制造，并且可以具有任何上述属性。这样的电路包含阵列区域(例如，12)，该阵列区域包含存储器单元(例如，MC)，存储器单元(例如，MC)各自包含阵列晶体管(例如，AT)和电容器(例如，C)，阵列晶体管具有一对源极/漏极区域(例如，16、18)和包含字线(例如，WL)的栅极(例如，19)，电容器(例如，C)电耦合到源极/漏极区域中的一个(例如，16)，并且源极/漏极区域中的另一个(例如，18)电耦合到数字线(例如，DL)。字线包含位于金属材料正上方的导电掺杂的多晶硅。外围电路区域(例如，14)与阵列区域相邻，并且字线从阵列区域延伸到外围电路区域中。在一个实施例中，数字线从阵列区域延伸到外围电路区域中，并且在一个实施例中，外围电路区域包含第一外围晶体管和第二外围晶体管(例如，PT1和PT2)。
字线导电通孔(例如，66)在外围电路区域中，并且延伸穿过位于导电掺杂的多晶硅正上方的绝缘材料(例如，44、42和/或28)，并且延伸穿过导电掺杂的多晶硅到字线的金属材料。在一个实施例中，字线导电通孔直接抵靠导电掺杂的多晶硅，并且如图所示，在一个实施例中，直接抵靠导电掺杂的多晶硅的侧壁(例如，80)。在一个实施例中并且如图所示，字线导电通孔被导电掺杂的多晶硅完全径向地环绕(例如，图8)，并且在一个这样的实施例中，导电掺杂的多晶硅径向地全部围绕字线导电通孔直接抵靠字线导电通孔。
在一个实施例中，在外围电路区域中的数字线导电通孔(例如，68)穿过位于数字线正上方的绝缘材料延伸到数字线。在外围电路区域中的第一导电通孔(例如，70)穿过位于外围晶体管的源极/漏极区域正上方的绝缘材料延伸到第一外围晶体管的源极/漏极区域(例如，30或31)。在外围电路区域中的第二导电通孔(例如，72)穿过位于栅极正上方的绝缘材料延伸到第二外围晶体管的栅极(例如，36/38)。
可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。任何其他属性都可能适用。
本发明的实施例涵盖独立于制造方法并且独立于是否包含DRAM或其他存储器电路的集成电路。然而，这样的电路可以使用任何以上技术来制造，并且可以具有任何上述属性。这样的电路包含埋在衬底(例如，11)的半导体材料(例如，13)内的第一导电线(例如，字线WL，但是不管是字线还是其他导电栅极线)。第一导电线在垂直截面(例如，图7的截面)中包含位于金属材料(例如，24)正上方并直接抵靠该金属材料的导电掺杂的半导体材料(例如，26)。第二导电线(例如，DL，并且不管是否为数字线)位于半导体材料正上方，并且在垂直截面中与第一导电线横向间隔开。第二导电线在垂直截面中包含金属材料(例如，36)。绝缘材料(例如，44)位于第一导电线和第二导电线正上方。第一导电通孔(例如，66)延伸穿过绝缘材料并穿过导电掺杂的半导体材料到第一导电线的金属材料。第二导电通孔(例如，68)延伸穿过绝缘材料到第二导电线的金属材料。
在一个实施例中，第一导电通孔直接抵靠导电掺杂的半导体材料，并且在一个这样的实施例中直接抵靠导电掺杂的半导体材料的侧壁(例如，80)。在一个实施例中，第一导电通孔被导电掺杂的半导体材料完全径向地环绕，并且在这样的一个实施例中，径向地全部围绕第一导电通孔直接抵靠第一导电通孔。在一个实施例中，导电掺杂的半导体材料包含多晶硅，并且在一个这样的实施例中，第一导电线是存储器电路(例如，DRAM电路)的字线。
可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。任何其他属性都可能适用。
在本文档中，除非另有说明，否则“高度的”、“较高”、“上部”、“下部”、“顶部”、“在顶上”、“底部”、“上方”、“下方”、“在下方”，“在下面”、“上”和“下”通常是参考垂直方向。“水平”是指沿着主衬底表面的大致方向(即，在10度内)，并且可以是相对于制造期间衬底被处理的方向，并且垂直是大致正交于水平的方向。参考的“完全水平”是指沿着主衬底表面的方向(即，与主衬底表面无角度)，并且可以相对于制造期间衬底被处理的方向。此外，本文中所使用的“垂直”和“水平”通常是相对于彼此垂直的方向，并且与衬底在三维空间中的取向无关。另外，“高度延伸”和“在高度上延伸”是指与精确水平方向成至少45°角的方向。此外，相对于场效应晶体管的“在高度上延伸”、“高度延伸”、水平延伸以及在水平上延伸是参考晶体管的沟道长度的取向，在操作中电流沿该沟道长度在源极/漏级区域之间流动。对于双极结型晶体管，“在高度上延伸”、“高度延伸”、水平延伸以及在水平上延伸是参考基极长度的取向，在操作中电流沿该基极长度在发射极和集电极之间流动。
此外，“在正上方”和“在正下方”要求两个所述区域/材料/部件相对于彼此至少有一些横向重叠(即，水平)。同样，前面没有“正”的“在上方”仅要求所述区域/材料/部件中位于另一上方的某些部分在高度上相对于另一个向内(即，与两个所述区域/材料/部件是否存在任何横向重叠无关)。类似地，前面没有“正”的“在下方”仅要求所述区域/材料/部件中位于另一下方的某些部分在高度上相对于另一个向内(即，与两个所述区域/材料/部件是否存在任何横向重叠无关)。
本文所述的任何材料、区域和结构可以是均质的或不均质的，并且无论如何在上面覆盖的任何材料上可以是连续或不连续的。在为任何材料提供一或多种示例性组合物的情况下，该材料可以包含、基本上由此类一或多种组合物组成或由此类一或多种组合物组成。此外，除非另有说明，否则可以使用任何合适的或尚待开发的技术来形成每种材料，以原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子注入为例。
另外，“厚度”本身(没有前面的方向形容词)定义为穿过给定材料或区域垂直于具有不同组合物的紧邻材料或紧邻区域的最接近表面的平均直线距离。另外，本文描述的各种材料或区域可以具有基本恒定的厚度或可变的厚度。如果厚度可变，则除非另有说明，否则厚度是指平均厚度，并且由于厚度可变，这种材料或区域将具有一些最小厚度和一些最大厚度。如本文所使用的，“不同的组合物”仅要求两种所述材料或区域中可能彼此直接抵靠的那些部分在化学和/或物理上是不同的，例如，在这种材料或区域不同质的情况下。如果两种所述的材料或区域彼此不直接抵靠，则“不同的组合物”仅要求两种所述的材料或区域中彼此最接近的那些部分在化学和/或物理上不同，在这种材料或区域不同质的情况下。在本文档中，当所述的材料、区域或结构相对于彼此至少存在一定程度的物理接触时，材料、区域或结构“直接抵靠”彼此。相比而言，在“在……上方”、“在……上”、“相邻”、“沿着”和“抵靠”前面没有“直接”的情况涵盖“直接抵靠”以及在其中居间的材料、区域、结构导致所述材料、区域或结构彼此之间没有物理接触的构造。
在本文中，如果在正常操作中电流能够连续不断地从一个流动到另一个，并且主要通过亚原子正电荷和/或负电荷的运动而充分产生，则区域-材料-部件相对于彼此“电耦合”。另一电子部件可以在区域-材料-部件之间并且电耦合到区域-材料-部件。相比而言，当区域-材料-部件被称为“直接电耦合”时，在直接电耦合的区域-材料-部件之间没有居间的电子部件(例如，没有二极管、晶体管、电阻器、换能器、开关、保险丝等)。
另外，“金属材料”是元素金属、两种或更多种元素金属的混合物或合金以及任何导电金属化合物中的任何一种或组合。
在本文档中，选择性蚀刻或去除是指其中一种材料相对于另一种所述材料以至少1.5:1的比率去除的蚀刻或去除。
结论
在一些实施例中，一种用于形成集成电路的方法包含：提供包含第一电子部件、第二电子部件和第三电子部件的衬底，该第一电子部件、第二电子部件和第三电子部件在垂直截面中彼此横向间隔开。第一电子部件包含第一外部区域，该第一外部区域包含元素形式的硅。第二电子部件包含第二外部区域，该第二外部区域包含金属材料。第三电子部件包含第三外部区域，该第三外部区域包含在金属材料正上方的元素形式的硅。绝缘材料位于第一外部区域、第二外部区域和第三外部区域的正上方。在垂直截面中形成穿过绝缘材料到第一外部区域的元素形式的硅的第一接触开口，与此同时第二外部区域和第三外部区域在垂直截面中被完全覆盖。在垂直截面中形成穿过绝缘材料到第二外部区域的金属材料的第二接触开口，并且在垂直截面中形成穿过绝缘材料到第三外部区域的元素形式的硅的第三接触开口，与此同时第一外部区域的元素形式的硅在垂直截面中被完全覆盖。在第三接触开口内并且当第二接触开口向外暴露时，选择性地相对于第二外部区域的金属材料穿过第三外部区域的元素形式的硅到第三外部区域的金属材料进行蚀刻。在所述蚀刻期间，第一外部区域的元素形式的硅在垂直截面中被完全覆盖。在所述蚀刻之后，在第一接触开口、第二接触开口和第三接触开口中形成导电材料。
在一些实施例中，一种用于形成包含DRAM的集成电路的方法包含提供衬底，该衬底包含阵列区域，该阵列区域包含存储器单元，该存储器单元各自包含阵列晶体管和电容器，该阵列晶体管具有一对源极/漏极区域和包含字线的栅极，该电容器电耦合到源极/漏极区域中一个，并且源极/漏极区域中的另一个电耦合到数字线。字线包含在金属材料正上方并且直接抵靠金属材料的导电掺杂的多晶硅。邻近阵列区域设置有外围电路区域。外围电路区域包含外围晶体管。字线和数字线从阵列区域延伸到外围电路区域中。绝缘材料位于字线、数字线和在外围线路区域中的外围晶体管的正上方。在垂直截面中形成穿过外围电路区域中的绝缘材料到外围晶体管的源极/漏极区域的元素形式的硅的第一接触开口，与此同时字线和数字线在垂直截面中在外围电路区域中被完全覆盖。在单个掩模步骤中，在垂直截面中形成穿过外围电路区域中的绝缘材料到数字线的导电材料的第二接触开口，并且在垂直界面中形成穿过外围电路区域中的绝缘材料到字线的导电掺杂的多晶硅的第三接触开口，与此同时外围晶体管的源极/漏极区域的元素形式的硅在垂直截面中在外围电路区域中被完全覆盖。在第三接触开口内并且当第二接触开口向外暴露时，选择性地相对于数字线的导电材料穿过导电掺杂的多晶硅到字线金属材料进行蚀刻。在所述蚀刻期间，外围晶体管的源极/漏极区域的元素形式的硅在垂直截面中被完全覆盖。在所述蚀刻之后，在第一接触开口、第二接触开口和第三接触开口中形成导电材料。
在一些实施例中，DRAM电路包含阵列区域，该阵列区域包含存储器单元，该存储器单元各自包含阵列晶体管和电容器，该阵列晶体管具有一对源极/漏极区域和包含字线的栅极，该电容器电耦合到源极/漏极区域中一个，并且源极/漏极区域中的另一个电耦合到数字线。字线包含位于金属材料正上方的导电掺杂的多晶硅。外围电路区域与阵列区域相邻。字线从阵列区域延伸到外围电路区域中。字线导电通孔在外围电路区域中，并且延伸穿过位于导电掺杂的多晶硅正上方的绝缘材料，并且延伸穿过导电掺杂的多晶硅到字线的金属材料。
在一些实施例中，DRAM电路包含阵列区域，该阵列区域包含存储器单元，该存储器单元各自包含阵列晶体管和电容器，该阵列晶体管具有一对源极/漏极区域和包含字线的栅极，该电容器电耦合到源极/漏极区域中一个，并且源极/漏极区域中的另一个电耦合到数字线。字线包含位于金属材料正上方的导电掺杂的多晶硅。外围电路区域与阵列区域相邻。外围电路区域包含第一外围晶体管和第二外围晶体管。字线和数字线从阵列区域延伸到外围电路区域中。字线导电通孔在外围电路区域中，并且延伸穿过位于导电掺杂的多晶硅正上方的绝缘材料，并且延伸穿过导电掺杂的多晶硅到字线的金属材料。数字线导电通孔在外围电路区域中并且穿过位于数字线正上方的绝缘材料延伸到数字线。第一导电通孔在外围电路区域中，并且穿过位于外围晶体管的源极/漏极区域正上方的绝缘材料延伸到第一外围晶体管的源极/漏极区域。在外围电路区域中的第二导电通孔穿过位于栅极正上方的绝缘材料延伸到第二外围晶体管的栅极。
在一些实施例中，集成电路包含埋在衬底的半导体材料内的第一导电线。第一导电线包含在垂直截面中位于金属材料正上方并直接抵靠金属材料的导电掺杂的半导体材料。第二导电线位于半导电材料上方，并且在垂直截面中与第一导电线横向间隔开。第二导电线在垂直截面中包含金属材料。绝缘材料位于第一导电线和第二导电线正上方。第一导电通孔延伸穿过绝缘材料并穿过导电掺杂的半导体材料到第一导电线的金属材料。第二导电通孔延伸穿过绝缘材料到第二导电线的金属材料。

Claims (28)

1.一种用于形成集成电路的方法，包含：
提供包含第一电子部件、第二电子部件和第三电子部件的衬底，所述第一电子部件、所述第二电子部件和所述第三电子部件在垂直截面中彼此横向间隔开；所述第一电子部件包含第一外部区域，所述第一外部区域包含元素形式的硅；所述第二电子部件包含第二外部区域，所述第二外部区域包含金属材料；所述第三电子部件包含第三外部区域，所述第三外部区域包含在金属材料正上方的元素形式的硅；绝缘材料位于所述第一外部区域、所述第二外部区域和所述第三外部区域的正上方；
形成在所述垂直截面中穿过所述绝缘材料到所述第一外部区域的所述元素形式的硅的第一接触开口，与此同时所述第二外部区域和所述第三外部区域在所述垂直截面中被完全覆盖；
形成在所述垂直截面中穿过所述绝缘材料到所述第二外部区域的所述金属材料的第二接触开口，并且形成在所述垂直截面中穿过所述绝缘材料到所述第三外部区域的所述元素形式的硅的第三接触开口，与此同时所述第一外部区域的所述元素形式的硅在所述垂直截面中被完全覆盖；
在所述第三接触开口内并且当所述第二接触开口向外暴露时，选择性地相对于所述第二外部区域的所述金属材料蚀刻穿过所述第三外部区域的所述元素形式的硅到所述第三外部区域的所述金属材料；在所述蚀刻期间，所述第一外部区域的所述元素形式的硅在所述垂直截面中被完全覆盖；以及
在所述蚀刻之后，在所述第一接触开口、所述第二接触开口和所述第三接触开口中形成导电材料。
2.根据权利要求1所述的方法，其中在形成所述第二接触开口和所述第三接触开口之前形成所述第一接触开口。
3.根据权利要求1所述的方法，其中在形成所述第一接触开口之前形成所述第二接触开口和所述第三接触开口。
4.根据权利要求1所述的方法，其中所述第二接触开口和所述第三接触开口使用单个掩模步骤一起形成。
5.根据权利要求4所述的方法，包含在所述单个掩模步骤中形成到第四电子部件的第四接触开口。
6.根据权利要求1所述的方法，其中在所述第二外部区域正上方的所述绝缘材料主要包含第一组合物，并且在所述第三外部区域正上方的所述绝缘材料主要包含位于第二组合物正上方并且直接抵靠所述第二组合物的所述第一组合物，所述第二组合物不同于所述第一组合物。
7.根据权利要求6所述的方法，其中所述第一组合物是氮化硅，并且所述第二组合物是二氧化硅。
8.根据权利要求6所述的方法，其中在所述第三外部区域正上方的所述绝缘材料包含在所述第二组合物正下方并且直接抵靠所述第二组合物的所述第一组合物。
9.根据权利要求8所述的方法，其中在所述第二组合物正下方并且直接抵靠所述第二组合物的所述第一组合物直接抵靠所述第三外部区域的所述元素形式的硅。
10.根据权利要求1所述的方法，其中所述第一外部区域的所述元素形式的硅是单晶的，并且所述第三外部区域的所述元素形式的硅是多晶的。
11.根据权利要求1所述的方法，其中所有所述金属材料相对于彼此具有相同的组合物。
12.根据权利要求1所述的方法，其中选择性地相对于所述第三外部区域的所述金属材料进行所述蚀刻。
13.根据权利要求1所述的方法，其中在形成所述第一接触开口期间，所述第二外部区域和所述第三外部区域中的至少一些在所述垂直截面中被可光成像的材料覆盖。
14.根据权利要求1所述的方法，其中在形成所述第二接触开口和所述第三接触开口期间，所述第一外部区域的至少一些在所述垂直截面中被可光成像的材料覆盖。
15.一种用于形成包含DRAM的集成电路的方法，包含：
提供衬底，所述衬底包含阵列区域，所述阵列区域包含存储器单元，所述存储器单元各自包含阵列晶体管和电容器，所述阵列晶体管具有一对源极/漏极区域和包含字线的栅极，所述电容器电耦合至所述源极/漏极区域中的一个，并且所述源极/漏极区域中的另一个电耦合至数字线；所述字线包含在金属材料正上方并且直接抵靠所述金属材料的导电掺杂的多晶硅；
提供与所述阵列区域相邻的外围电路区域，所述外围电路区域包含外围晶体管，所述字线和所述数字线从所述阵列区域延伸到所述外围电路区域中，绝缘材料位于所述字线、所述数字线和所述外围电路区域中的所述外围晶体管正上方；
形成在垂直截面中穿过所述外围电路区域中的所述绝缘材料到所述外围晶体管的源极/漏极区域的元素形式的硅的第一接触开口，与此同时所述字线和所述数字线在所述垂直截面中在所述外围电路区域中被完全覆盖；
在单个掩模步骤中，形成在所述垂直截面中穿过所述外围电路区域中的所述绝缘材料到所述数字线的导电材料的第二接触开口，并且在所述垂直界面中形成穿过所述外围电路区域中的所述绝缘材料到所述字线的所述导电掺杂的多晶硅的第三接触开口，与此同时所述外围晶体管的所述源极/漏极区域的所述元素形式的硅在所述垂直截面中在所述外围电路区域中被完全覆盖；
在所述第三接触开口内并且当所述第二接触开口向外暴露时，选择性地相对于所述数字线的所述导电材料蚀刻穿过所述导电掺杂的多晶硅到所述字线金属材料；在所述蚀刻期间，所述外围晶体管的所述源极/漏极区域的所述元素形式的硅在所述垂直截面中被完全覆盖；以及
在所述蚀刻之后，在所述第一接触开口、所述第二接触开口和所述第三接触开口中形成导电材料。
16.一种DRAM电路，包含：
阵列区域，所述阵列区域包含存储器单元，所述存储器单元各自包含阵列晶体管和电容器，所述阵列晶体管具有一对源极/漏极区域和包含字线的栅极，所述电容器电耦合至所述源极/漏极区域中的一个，并且所述源极/漏极区域中的另一个电耦合至数字线；所述字线包含在金属材料正上方的导电掺杂的多晶硅；
与所述阵列区域相邻的外围电路区域，所述字线从所述阵列区域延伸到所述外围电路区域中；以及
在所述外围电路区域中的字线导电通孔，所述字线导电通孔延伸穿过位于所述导电掺杂的多晶硅正上方的绝缘材料，并且延伸穿过所述导电掺杂的多晶硅到所述字线的所述金属材料。
17.根据权利要求16所述的DRAM电路，其中所述字线导电通孔直接抵靠所述导电掺杂的多晶硅。
18.根据权利要求17所述的DRAM电路，其中所述字线导电通孔直接抵靠所述导电掺杂的多晶硅的侧壁。
19.根据权利要求16所述的DRAM电路，其中所述字线导电通孔完全被所述导电掺杂的多晶硅径向环绕。
20.根据权利要求19所述的DRAM电路，其中所述导电掺杂的多晶硅径向地全部围绕所述字线导电通孔直接抵靠所述字线导电通孔。
21.一种DRAM电路，包含：
阵列区域，所述阵列区域包含存储器单元，所述存储器单元各自包含阵列晶体管和电容器，所述阵列晶体管具有一对源极/漏极区域和包含字线的栅极，所述电容器电耦合至所述源极/漏极区域中的一个，并且所述源极/漏极区域中的另一个电耦合至数字线；所述字线包含在金属材料正上方的导电掺杂的多晶硅；
与所述阵列区域相邻的外围电路区域，所述外围电路区域包含第一外围晶体管和第二外围晶体管，所述字线和所述数字线从所述阵列区域延伸到所述外围电路区域中；
在所述外围电路区域中的字线导电通孔，其延伸穿过位于所述导电掺杂的多晶硅正上方的绝缘材料，并且延伸穿过所述导电掺杂的多晶硅到所述字线的所述金属材料；
在所述外围电路区域中的数字线导电通孔，其穿过位于所述数字线正上方的绝缘材料延伸到所述数字线；
在所述外围电路区域中的第一导电通孔，其穿过位于所述外围晶体管的所述源极/漏极区域正上方的绝缘材料延伸到所述第一外围晶体管的源极/漏极区域；以及
在所述外围电路区域中的第二导电通孔，其穿过位于所述栅极正上方的绝缘材料延伸到所述第二外围晶体管的栅极。
22.一种集成电路，包含：
第一导电线，其埋在衬底的半导体材料内，所述第一导电线包含在垂直截面中位于金属材料正上方并且直接抵靠所述金属材料的导电掺杂的半导体材料；
第二导电线，其位于所述半导体材料上方并且在所述垂直截面中与所述第一导电线横向间隔开，所述第二导电线在所述垂直截面中包含金属材料；
在所述第一导电线和所述第二导电线正上方的绝缘材料；
第一导电通孔，其延伸穿过所述绝缘材料并穿过所述导电掺杂的半导体材料到所述第一导电线的所述金属材料；以及
第二导电通孔，其延伸穿过所述绝缘材料到所述第二导电线的所述金属材料。
23.根据权利要求22所述的集成电路，其中所述第一导电通孔直接抵靠所述导电掺杂的半导体材料。
24.根据权利要求23所述的集成电路，其中所述第一导电通孔直接抵靠所述导电掺杂的半导体材料的侧壁。
25.根据权利要求22所述的集成电路，其中所述第一导电通孔完全被所述导电掺杂的半导体材料径向环绕。
26.根据权利要求25所述的集成电路，其中所述导电掺杂的半导体材料径向地全部围绕所述第一导电通孔直接抵靠所述第一导电通孔。
27.根据权利要求22所述的集成电路，其中所述导电掺杂的半导体材料包含多晶硅。
28.根据权利要求27所述的集成电路，其中所述第一导电线是存储器电路的字线。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355392B2 (en) * 2020-08-07 2022-06-07 Micron Technology, Inc Conductive via of integrated circuitry, memory array comprising strings of memory cells, method of forming a conductive via of integrated circuitry, and method of forming a memory array comprising strings of memory cells

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6258649B1 (en) * 1998-09-03 2001-07-10 Hitachi, Ltd Semiconductor integrated circuit device and method of manufacturing the same
US6383868B1 (en) * 2000-08-31 2002-05-07 Micron Technology, Inc. Methods for forming contact and container structures, and integrated circuit devices therefrom
CN106796957A (zh) * 2014-10-16 2017-05-31 美光科技公司 晶体管及形成晶体管的方法
CN107431071A (zh) * 2015-04-15 2017-12-01 桑迪士克科技有限责任公司 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5103276A (en) 1988-06-01 1992-04-07 Texas Instruments Incorporated High performance composed pillar dram cell
US6175128B1 (en) * 1998-03-31 2001-01-16 International Business Machines Corporation Process for building borderless bitline, wordline and DRAM structure and resulting structure
JPH10256505A (ja) 1997-03-17 1998-09-25 Sony Corp Ｄｒａｍの製造方法
JP3718058B2 (ja) * 1998-06-17 2005-11-16 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US5956594A (en) 1998-11-02 1999-09-21 Vanguard International Semiconductor Corporation Method for simultaneously forming capacitor plate and metal contact structures for a high density DRAM device
US6143604A (en) 1999-06-04 2000-11-07 Taiwan Semiconductor Manufacturing Company Method for fabricating small-size two-step contacts for word-line strapping on dynamic random access memory (DRAM)
JP4759821B2 (ja) 2001-03-08 2011-08-31 ソニー株式会社 半導体装置の製造方法
US7456439B1 (en) * 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
US6794238B2 (en) * 2001-11-07 2004-09-21 Micron Technology, Inc. Process for forming metallized contacts to periphery transistors
US6682997B1 (en) * 2002-08-28 2004-01-27 Micron Technology, Inc. Angled implant in a fabrication technique to improve conductivity of a base material
US6734089B1 (en) * 2003-01-16 2004-05-11 Micron Technology Inc Techniques for improving wordline fabrication of a memory device
US20060254056A1 (en) * 2003-10-17 2006-11-16 Eveready Battery Company Shaving device with shaving aid material dispenser
US7473596B2 (en) * 2003-12-19 2009-01-06 Micron Technology, Inc. Methods of forming memory cells
US9236383B2 (en) * 2004-04-27 2016-01-12 Micron Technology, Inc. Method and apparatus for fabricating a memory device with a dielectric etch stop layer
US7473952B2 (en) * 2005-05-02 2009-01-06 Infineon Technologies Ag Memory cell array and method of manufacturing the same
JP5301123B2 (ja) * 2007-07-25 2013-09-25 スパンション エルエルシー 半導体装置及びその製造方法
WO2019016824A1 (en) 2017-07-19 2019-01-24 Shiv Nadar University METHOD FOR MODIFYING THE STRUCTURE OF THE SURFACE GRAINS OF A MATERIAL AND APPARATUS THEREOF

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6258649B1 (en) * 1998-09-03 2001-07-10 Hitachi, Ltd Semiconductor integrated circuit device and method of manufacturing the same
US6383868B1 (en) * 2000-08-31 2002-05-07 Micron Technology, Inc. Methods for forming contact and container structures, and integrated circuit devices therefrom
CN106796957A (zh) * 2014-10-16 2017-05-31 美光科技公司 晶体管及形成晶体管的方法
CN107431071A (zh) * 2015-04-15 2017-12-01 桑迪士克科技有限责任公司 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域

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