CN107431071A - 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域 - Google Patents

用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域 Download PDF

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Abstract

可以通过在位于衬底内的垂直的半导体沟道和水平的半导体沟道之间形成金属半导体合金区域来减少三维存储器堆叠体结构中的半导体沟道的电阻。在形成存储器膜、在凹陷区域中选择性地沉积金属材料、沉积垂直的半导体沟道、以及使沉积的金属材料与半导体材料层和垂直的半导体沟道的相邻部分进行反应后，可以通过使在存储器开口下方的半导体衬底中的半导体材料层的部分凹陷来形成金属半导体合金区域。牺牲介电材料层可以在金属材料的选择性沉积之前在存储器膜上形成。垂直的半导体沟道可以在单个沉积工艺中形成，从而消除了在其中的任何界面并且使垂直的半导体沟道的电阻最小化。

Description

用于增强在三维存储器结构中的开态电流的金属-半导体合 金区域
相关申请的交叉引用
本申请要求于2015年4月15日提交的美国非临时性申请序号No.14/687,403的优先权，上述申请的全部内容通过引用并入本文。
技术领域
本公开通常涉及半导体器件领域，并且具体地涉及诸如垂直NAND串和其它三维器件的三维存储器结构，以及其制造方法。
背景技术
在IEDM Proc.(2001)33-36中的T.Endoh等人的题为“Novel Ultra High DensityMemory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”的文章中，公开了具有每单元一个位的三维垂直NAND串结构。
发明内容
根据本公开的方面，单片三维存储器器件包括包含半导体材料的衬底、包括位于衬底的半导体材料之上的绝缘层和导电层的交替层的堆叠体、延伸穿过堆叠体的存储器开口、位于存储器开口内的半导体沟道以及位于存储器开口内的存储器膜。金属-半导体合金区域位于衬底和半导体沟道的半导体材料之间并与之接触。
根据本公开的另一个方面，提供了一种制造三维结构的方法。在包括半导体材料的衬底之上形成包括第一材料层和第二材料层的交替层的堆叠体。形成穿过堆叠体的存储器开口。在存储器开口中形成存储器膜。在衬底的半导体材料上形成至少一种金属材料。在存储器开口中形成半导体沟道。通过使至少一种金属材料与衬底的半导体材料的部分进行反应，形成金属-半导体合金区域。
附图说明
图1是根据本公开的第一实施例形成第一材料层和第二材料层的交替堆叠体和绝缘帽盖层后的示例性结构的垂直截面图。
图2是根据本公开的第一实施例形成存储器开口后的示例性结构的垂直截面图。
图3A-3H是根据本公开的第一实施例的在形成第一示例性存储器堆叠体结构的各种工艺步骤期间，在示例性结构内的存储器开口的顺序垂直截面图。
图3I是第一示例性存储器堆叠体结构的第一替代实施例的垂直截面图。
图3J是第一示例性存储器堆叠体结构的第二替代实施例的垂直截面图。
图4A-4F是根据本公开的第二实施例的形成第二示例性存储器堆叠体结构的各种工艺步骤期间，在示例性结构内的存储器开口的顺序垂直截面图。
图5A和图5B是根据本公开的第三实施例的形成第三示例性存储器堆叠体结构的各种工艺步骤期间，在示例性结构内的存储器开口的顺序垂直截面图。
图6是根据本公开的实施例的在形成存储器堆叠体结构之后的示例性结构的垂直截面图。
图7是根据本公开的实施例的在形成阶梯式台阶和后阶梯式介电材料部分后的示例性结构的垂直截面图。
图8A是根据本公开的实施例的在形成背侧通孔腔和背侧凹陷后的示例性结构的垂直截面图。
图8B是图8A的示例性结构的顶视透视图。垂直平面A-A'是图8A的垂直截面图的平面。
图9是根据本公开的实施例的在形成背侧凹陷后的示例性结构的垂直截面图。
图10是根据本公开的实施例的在形成导电线后的示例性结构的垂直截面图。
图11是根据本公开的实施例的在形成背侧绝缘间隔层和背侧接触通孔结构后的示例性结构的垂直截面图。
具体实施方式
如上所述，本公开涉及诸如垂直NAND串和其他三维器件的三维存储器结构，以及其制造方法，以下描述其各个方面。本公开的实施例可以用于形成包括多级存储器结构在内的各种结构，其非限制性示例包括诸如包含多个NAND存储器串的三维单片存储器阵列器件的半导体器件。附图并非按比例绘制。除非明确描述或者清晰指示出元件不能重复，在元件的单个实例被示出的情况下，可以重复该元件的多个实例。诸如“第一”、“第二”和“第三”等序数仅用于识别相似元件，并且不同的序数可以在相关公开的说明书和权利要求中采用。如本文所使用的，第一元件在第二元件“上”可以位于第二元件的表面的外侧或者在第二元件的内侧。如本文所用的，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。
单片三维存储器阵列中，在诸如半导体晶片的没有介于中间的衬底的单个衬底之上形成多个存储器级。术语“单片”是指阵列的每个级的层直接沉积在阵列的每个下方的级的层上。相反地，二维阵列可以单独形成，然后封装在一起以形成非单片存储器器件。例如，如在题为“Three-dimensional Structure Memory”的美国专利No.5,915,167中所描述的，通过在分离的衬底上形成存储器级和垂直地堆叠存储器级来构造非单片堆叠存储器。在接合之前可以将衬底从存储器级中减薄或移除，但是由于存储器级最初在分离的衬底之上形成，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所述的各种实施例来制造。
参考图1，说明了根据本公开的实施例的示例性结构，其可以用于例如制造包含垂直NAND存储器器件的器件结构。示例性结构包括衬底，其可以是诸如半导体(例如硅)晶片的半导体衬底。衬底可以包括衬底半导体层9。衬底半导体层9是半导体材料层或半导体晶片的顶部(即术语“层”包括但不限于沉积在衬底上的半导体薄膜)。衬底半导体层9可以包括至少一种单元素半导体材料(例如硅)、至少一种III-V族化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或其它本领域已知的半导体材料。衬底可以具有主表面7，其可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶半导体表面。
如本文所用的，“半导体材料”是指具有电导率从1.0×10-6S/cm至1.0×105S/cm范围内的材料，并且在采用电学掺杂剂进行适当的掺杂时，能够产生具有电阻率从1.0S/cm至1.0×105S/cm的范围内的掺杂材料。如本文所用的，“电学掺杂剂”是指向能带结构内的价带添加空穴的p型掺杂剂，或者向能带结构内的导带添加电子的n型掺杂剂。如本文所用的，“导电材料”是指电导率大于1.0×105S/cm的材料。如本文所用的，“绝缘材料”或者“介电材料”是指具有电导率小于1.0×10-6S/cm的材料。所有电导率的测量都在标准条件下进行。可选地，在衬底半导体层9内形成至少一个掺杂阱(未明确示出)。
可以在示例性结构的区域中形成用于外围电路的至少一个半导体器件，其在本文中被称为外围器件区域200。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构120。在衬底半导体层9之上可以形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后进行图案化以形成至少一个栅极结构(150，152，154，158)，其中每一个栅极结构可以包括栅极电介质150、至少一个栅电极(152，154)和栅极帽盖电介质158。栅电极(152，154)可以包括第一栅电极部分152和第二栅电极部分154的堆叠体。通过沉积和各向异性蚀刻保形介电层可以围绕至少一个栅极结构(150，152，154，158)来形成至少一个栅极间隔层156。
通过采用至少一个栅极结构(150，152，154，158)作为掩模结构引入电学掺杂剂，可以在衬底半导体层9的上部部分形成有源区。根据需要可以使用附加的的掩模。有源区130可以包括场效应晶体管的源极区域和漏极区域。可以可选地形成第一介电衬垫161和第二介电衬垫162。第一和第二介电衬垫(161,162)中的每一个可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。在说明性示例中，第一介电衬垫161可以是氧化硅层，并且第二介电衬垫162可以是氮化硅层。用于外围电路的至少一个半导体器件可以包含后续形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物实质上可以由至少一种金属元素和氧组成，或者可以实质上由至少一种金属元素、氧和诸如氮的至少一种非金属元素组成。介电金属氧化物可以具有大于7.9的介电常数，即可以具有比氮化硅的介电常数更大的介电常数。介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其掺氮化合物、其合金及其堆叠体。介电金属氧化物可以由例如化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源化学沉积或其结合沉积。
可以在至少一个半导体器件上沉积诸如氧化硅的介电材料，并且后续可以将其平坦化以形成平坦化介电层170。在一个实施例中，平坦化介电层170的平坦化的顶表面可以与介电衬垫(161，162)的顶表面共面。随后，可以从区域移除平坦化介电层170和介电衬垫(161，162)以物理暴露衬底半导体层9的顶表面。
示例性结构还包括器件区域100和接触区域300，后续将在器件区域100中形成存储器堆叠结构的阵列，并且后续将在接触区域300形成导电层和接触通孔结构的阶梯式表面。可以在器件区域100和接触区域300中形成可选的半导体材料层10。该可选的半导体材料层10可以通过由例如选择性外延沉积单晶半导体材料，在衬底半导体层9的顶表面上形成。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。所沉积的半导体材料可以是用于上述的半导体衬底层9的任何材料。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以由例如化学机械平坦化(CMP)来移除位于平坦化介电层70的顶表面之上的沉积的半导体材料的部分。在这种情况下，半导体材料层10的顶表面可以与平坦化介电层170的顶表面共面。如本文所使用的，可选的半导体材料层10包括衬底的部分，并且可以包括沉积在衬底半导体层9之上(例如，在半导体晶片之上)的半导体薄膜，和/或在衬底半导体层9中的离子注入阱，该衬底半导体层9具有与下面将要描述的存储器器件的源极和漏极区域相同或相反的导电类型(即术语“层10”包括但不限于沉积在衬底之上的半导体薄膜)。
在不形成半导体材料层10的实施例中，衬底半导体层9可以进行半导体层10的功能。因此，尽管本公开采用具有半导体材料层10的实施例进行描述，但是本文在此也明确考虑了采用衬底半导体层9来替代半导体层10的实施例。
介电衬垫(未示出)可以可选地形成于半导体材料层10之上和可选地在平坦化电介电层170之上。介电衬垫，如果出现，可以是例如氧化硅层或介电金属氧化物层。介电衬垫可以通过将在半导体衬底(9,10)内的半导体材料的表面部分(诸如半导体材料层10的表面部分)转化，和/或通过例如化学气相沉积(CVD)和/或原子层沉积来沉积介电材料形成。
在衬底的顶表面上形成交替的多个第一材料层(其可以是绝缘体32)和第二材料层(其可以是间隔层42)的堆叠体。如本文所使用的，交替的多个第一元件和第二元件是指第一元件的实例和第二元件的实例的进行交替的结构。不是多个交替端部元件的第一元件的每个实例在其两侧与第二元件的两个实例邻接，并且不是多个交替端部元件的第二元件的每个实例在其两侧与第一元件的两个实例邻接。其中第一元件可以具有相同的厚度，或者可以具有不同的厚度。其中第二元件可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或以第二材料层的实例开始，并且可以以第一材料层的实例或以第二材料层的实例结束。在一个实施例中，第一元件的实例和第二元件的实例可以在交替的多个元件内形成周期性重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层(即每个间隔材料层42)可以是牺牲材料层。在这种情况下，堆叠体可以包括交替的多个绝缘体层32和包括牺牲材料的间隔材料层42。
交替多个的堆叠体在本文中被称为交替堆叠体(32，42)。在一个实施例中，交替的堆叠体(32，42)可以包括由第一材料组成的绝缘层32和由不同于绝缘层32的材料的第二材料组成的间隔材料层42。绝缘层32的第一材料可以是至少一种电绝缘材料。正因为如此，每个绝缘层32可以是电绝缘材料层。可以用于绝缘层32的电绝缘材料包括但不限于氧化硅(包括掺杂或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常被称为高介电常数(高k)介电氧化物(例如氧化铝、氧化铪等)的介电金属氧化物及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
间隔材料层42的第二材料是可以相对于绝缘层32的第一材料被选择性地移除的牺牲材料。如本文所使用的，如果移除工艺移除第一材料的速率至少是移除第二材料速率的两倍，则第一材料的移除相对于第二材料是“选择性的”。在本文中，第一材料的移除速率与第二材料的移除速率的比率被称为第一材料的移除工艺相对于第二材料的“选择性”。
间隔材料层42可以包括电绝缘材料，半导体材料或导电材料。间隔材料层42的第二材料可以后续被导电电极代替，该导电电极可以用作例如垂直NAND器件的控制栅电极。第二材料的非限制性实例包括氮化硅、非晶半导体材料(例如非晶硅)和多晶半导体材料(例如多晶硅)。在一个实施例中，间隔材料层42可以是包括氮化硅或者包括硅和锗的至少一种的半导体材料的材料层。
在一个实施例中，绝缘体层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。绝缘体层32的第一材料可以由例如化学气相沉积(CVD)来沉积。例如，如果采用氧化硅作为绝缘体层32，则可以采用原硅酸四乙酯(TEOS)作为CVD工艺的前驱体材料。间隔材料层42的第二材料可以由例如CVD或原子层沉积(ALD)形成。
间隔材料层42可以被适当地图案化，使得由间隔材料层42的替换后续地形成的导电材料部分可以用作导电电极，诸如后续地形成的单片三维NAND串存储器器件的控制栅电极。间隔材料层42可以包括具有实质上平行于衬底的主表面7延伸的条形的部分。
尽管对于每个绝缘体层32和每个间隔材料层42可以采用更小和更大的厚度，但是绝缘层32和间隔材料层42的厚度可以在20nm至50nm的范围内。成对的绝缘体层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42的重复的数量可以在2至1024范围内，并且典型地在8至256的范围内，虽然也可以采用更多的重复的数量。堆叠体中的顶部和底部的栅电极可以用作选择栅电极。在一个实施例中，交替的堆叠体(32，42)中的每个间隔材料层42可以具有在每个相应的间隔材料层42内实质上不变的均匀厚度。
可选地，在交替的堆叠体(32，42)上可以形成绝缘帽盖层70。绝缘帽盖层70包括不同于间隔材料层42的材料的介电材料。在一个实施例中，绝缘帽盖层70可以包括上述可用于绝缘层32的介电材料。绝缘帽盖层70可以具有比绝缘层32的每一个更大的厚度。绝缘帽盖层70可以由例如化学气相沉积来沉积。在一个实施例中，绝缘帽盖层70可以是氧化硅层。
参考图2，可以在绝缘帽盖层70和交替堆叠体(32，42)上形成至少包括光刻胶层的光刻材料堆叠体(未示出)，并且可以被光刻地图案化以在其中形成开口。可以由至少一次采用图案化光刻材料堆叠体作为蚀刻掩模的各向异性蚀刻将光刻材料堆叠体中的图案穿过绝缘帽盖层70并且穿过交替的堆叠体(32，42)的整体进行转移。蚀刻位于图案化的光刻材料堆叠体中的开口之下的交替的堆叠体(32，42)的部分，以形成存储器开口49。换言之，穿过交替的堆叠体(32，42)的图案化的光刻材料堆叠体中的图案的转移形成延伸穿过交替的堆叠体(32，42)的存储器开口49。可以改变用于蚀刻穿过交替的堆叠体(32，42)的材料的各向异性蚀刻工艺的化学，以优化交替的堆叠体(32，42)中的第一和第二材料的刻蚀。该各向异性蚀刻可以是例如一系列的反应离子蚀刻。在一个实施例中，蚀刻化学可以采用氢氟烃基的气体蚀刻剂或氢氯碳基的气体蚀刻剂。存储器开口49可以形成为二维阵列。
采用本公开的各种实施例，可以在存储器开口的每一个中形成存储器堆叠体结构。在图2所示的示例性结构中，可以在存储器开口49的每一个内同时进行存储器堆叠体结构的形成。
图3A-3H说明了在用于根据本公开的第一实施例形成第一示例性存储器堆叠体结构期间，在示例性结构内的存储器开口的顺序垂直截面图。参考图3A，描绘了在图2的各工艺步骤之后的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70和交替的堆叠体(32，42)，并进入衬底的上部部分。存储器开口49的底表面可以与半导体材料层10的顶表面共面。
参照图3B所示，可以在存储器开口49中顺序地沉积包括至少一个阻挡介电层502、存储器材料层504、隧道介电层506和可选的牺牲介电材料层507的层堆叠体。在一个实施例中，可以通过诸如原子层沉积或化学气相沉积的保形沉积方法沉积至少一个阻挡介电层502、存储器材料层504、隧道介电层506和牺牲介电材料层507中的每一个。至少一个阻挡介电层502可以包括单个阻挡介电层或多个阻挡介电层的层叠堆叠体。
至少一个阻挡介电层502可以通过保形沉积方法沉积在每个存储器开口49的侧壁上。该至少一个阻挡介电层502包括介电材料，其可以是氧化硅和/或介电金属氧化物。在一个实施例中，至少一个阻挡介电层502可以包括从外部到内部包括介电金属氧化物层和氧化硅层的堆叠体。在一个实施例中，介电金属氧化物层可以是氧化铝层。至少一个阻挡介电层502的厚度可以在3nm到12nm的范围内，虽然也可以采用更小和更大的厚度。
在一个实施例中，存储器材料层504可以是包括例如可以是氮化硅的介电电荷俘获材料的电荷俘获材料。或者，存储器材料层504可以包括诸如掺杂多晶硅或金属材料的导电材料，该金属材料通过例如在进入间隔材料层42中的横向凹陷内形成，从而被图案化为多个电学隔离部分(例如浮置栅极)。在一个实施例中，存储器材料层504包括氮化硅层。
存储器材料层504可以形成为均匀组分的单个存储器材料层，或者可以包括多个存储器材料层的堆叠体。多个存储器材料层，如果采用，可以包括多个间隔开的包含导电材料(例如，诸如钨、钼、钽、钛、铂、钌的金属及其合金或诸如硅化钨、硅化钼、硅化硅、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，包括至少一种单质半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)的浮置栅极材料层。可替代地或此外，存储器材料层504可以包括诸如一个或多个氮化硅分段的绝缘电荷俘获材料。或者，存储器材料层504可以包括诸如金属纳米颗粒的导电纳米颗粒，其可以是例如钌纳米颗粒。存储器材料层504可以由用于在其中储存电荷的例如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或任何适合的沉积技术形成。存储器材料层504的厚度可以在2nm到20nm的范围内，虽然也可以采用更小和更大的厚度。
隧道介电层506包括介电材料，穿过该介电材料可以在适合的偏置条件下进行电荷隧穿。根据形成的单片三维NAND串存储器器件的操作模式，可以通过热载流子注入或福勒-诺得海姆(Fowler-Nordheim)隧道诱导的电荷转移来进行电荷隧穿。隧道介电层506可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(例如氧化铝和氧化铪)、介电金属氧氮化物、介电金属硅酸盐、其合金和/或其结合。在一个实施例中，隧道介电层506可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠体，其通常被称为ONO堆叠体。在一个实施例中，隧道介电层506可以包括实质上不含碳的氧化硅层或实质上不含碳的氧氮化硅层。隧道介电层506的厚度可以在2nm到20nm的范围内，虽然也可以采用更小和更大的厚度。至少一个阻挡介电层502、存储材料层504和隧道介电层506的集合共同地构成存储器膜(502，504，506)，其是覆盖在绝缘帽盖层70上的连续层堆叠体，并且包括垂直延伸到存储器开口49中以覆盖存储器开口49的所有内表面的垂直部分。
可选的牺牲介电材料层507，如果出现，沉积在隧道介电层506的物理暴露表面上。牺牲介电材料层507包括在后续蚀刻工艺期间可以保护隧道介电层506的材料，该蚀刻工艺在存储器开口49内垂直地凹陷腔49’。在一个实施例中，牺牲介电材料层507可以包括非晶碳和/或类金刚石碳(DLC)，并且可以具有在1nm至10nm的范围内的厚度，虽然也可以采用更小和更大的厚度。
可以由各向异性沉积方法来沉积牺牲非保形材料层508。牺牲非保形材料层508可以通过高度耗尽(depletive)的沉积方法沉积，该沉积方法将材料沉积在示例性结构的最顶表面处，同时最小化或消除材料在每个腔49'的垂直侧壁和底表面上的材料沉积。牺牲非保形材料层508充当硬掩模以保护位于堆叠体的顶表面上的层502、504和506的部分。具体而言，在如图3C所示的腔49'的底部的后续蚀刻工艺期间，层508保护在堆叠体的顶部上的层502、504和506。优选地，层508仅沉积在堆叠体的顶表面之上，而没有材料出现在腔49'的侧壁上。或者，如图3B所示，层508的一些材料沉积在腔49'的侧壁特别是接近腔49’的顶部上。在一个实施例中，牺牲非保形材料层508可以包括诸如应用材料公司(AppliedMaterials，Inc)的应用图案化膜(Advanced Patterning FilmTM)的碳层。每个腔49'通过牺牲非保形材料层508内的开口与牺牲非保形材料层508的顶表面之上的环境相邻接，在后续各向异性蚀刻工艺期间，蚀刻离子可以穿过该开口，该蚀刻工艺蚀刻在存储器开口49的底部处的层堆叠体(502，504，506，507)的水平部分。
参考图3C所示，可以进行各向异性蚀刻以蚀刻在存储器开口49的底部处的层堆叠体(502，504，506，507)的水平部分。牺牲非保形材料层508和/或牺牲介电材料层507可以在各向异性蚀刻期间保护隧道介电层506、存储器材料层504和至少一个阻挡介电层502不受反应离子的影响。各向异性蚀刻工艺还继续蚀刻在存储器开口49下方的半导体材料层10的部分，以形成凹陷区域59。如果不省略半导体材料层10，则凹陷区域延伸到衬底半导体层9中。可选地，各向异性蚀刻工艺可以采用不同的蚀刻化学，用于蚀刻层(502，504，506，507)的水平部分和用于蚀刻半导体材料层10的半导体材料。牺牲非保形材料层508，如果出现，可以在各向异性蚀刻期间用作蚀刻掩模。牺牲介电材料层507在各向异性蚀刻期间保护存储器膜(502，504，506)。凹陷区域59中的凹陷深度，即存储器膜(502，504，506)和半导体材料层10(或者如果省略层10，则层9)之间的水平界面和凹陷区域59的底表面之间的垂直距离可以在10nm至100nm(诸如20nm至60nm)的范围内，虽然也可以采用更小和更大的厚度。
参考图3D，牺牲非保形材料层508和牺牲介电材料层507可以相对于存储器膜(502，504，506)被选择性地移除。在牺牲非保形材料层508和牺牲介电材料层507包括碳或碳基材料的情况下，可以通过灰化来移除牺牲非保形材料层508和牺牲介电材料层507。存储器膜(502，504，506)的侧壁之间的凹陷49'的的横向尺寸可以在10nm至100nm(诸如20nm至60nm)的范围内，虽然也可以采用更小和更大的横向尺寸。开口49a保留在层(502，504，506)的水平部分中。
参考图3E，可以在凹陷区域59中的半导体材料层10的半导体材料上沉积至少一种金属材料，同时防止在堆叠体上沉积该至少一种金属材料。可以由选择性的沉积工艺进行至少一种金属材料的沉积，该沉积工艺包括从半导体材料的表面诱导至少一种金属材料的生长，而禁止在电介质表面上生长至少一种金属材料。因此，至少一种金属材料可以从凹陷区域59的侧壁和底表面生长，并且不从隧道介电层506的介电表面生长。在存储器膜(502，504，506)由介电材料组成的情况下，至少一种金属材料不会从存储器膜(502，504，506)的任何表面生长。
选择性沉积的至少一种金属材料形成位于半导体材料层10内的凹陷区域506的侧壁和底表面上的金属材料部分13。选择性沉积的至少一种金属材料形成金属材料部分13，该金属材料部分13与凹陷区域59中的半导体材料层10的侧壁和水平(即底部)表面接触。换言之，在至少一种金属材料的选择性沉积期间，至少一种金属材料不会从隧道介电层506的物理暴露表面生长。在一个实施例中，选择性沉积的至少一种金属材料包括一种或多种从钨、钌和钴中选择的金属元素。
可以由选择性化学气相沉积(CVD)工艺进行在半导体表面上而不在电介质表面上的钨的选择性地沉积。例如，使用用于CVD的六氟化钨源气体，钨可以选择性地仅沉积在暴露的硅上。使用以下反应WF6(气)+Si(固体表面)＝W(固体层)+SiF4(气)，在CVD工艺中使用六氟化钨气体在暴露的硅上沉积钨，而不会在暴露的氧化层上沉积。该反应是自限制的，并且可以通过调整沉积温度使其停止在5-30nm之间的任何厚度处。沉积的钨层可以是完整的金属层，或者其可以用作种子层，以在其表面上选择性地沉积附加的金属层。附加的金属层可以包括由无氟源CVD工艺或通过原子层沉积(“ALD”)工艺所沉积的钨。
钌的选择性沉积可以由原子层沉积工艺进行。通过将诸如RuO4的挥发性钌前驱体供应于放置示例性结构的反应室中，可以由ALD进行钌层的沉积。可以使用原子层沉积形成一个或多个RuO2单层。可以将一个或多个RuO2单层暴露于还原气氛中以将沉积的一个或多个RuO2单层完全还原为一个或多个Ru单层。RuO2的沉积和Ru的还原步骤(即一个原子层沉积循环)可以重复多次。诸如2％-5％(诸如4％)氢和95％-98％(诸如96％)氮的氢基合成气体可以被供应为钌的还原气氛。在一个实施例中，通过采用诸如超过25个循环(诸如30个循环-55个循环)的循环来进行原子层沉积以形成Ru的连续层，即从半导体表面选择性地生长钌层，并且不从电介质表面生长钌层。
可以由化学气相沉积(CVD)或原子层沉积(ALD)进行钴的沉积。钴的化学气相沉积或原子层沉积采用钴前驱体，其可以容易地蒸发，以在表面上留下高纯度的钴而不引起表面损伤。在一个实施例中，可以采用具有相对较高的蒸气压和良好热稳定性的有机金属化合物作为钴前驱体气体，以在不需要氢的情况下沉积钴。在非限制性示例中，可以在CVD或ALD工艺中采用双(环戊二烯基)钴、双(乙基环戊二烯基)钴、双(乙基环戊二烯基)钴或双(五甲基环戊二烯基)钴作为钴前体气体。或者，也可以采用不同的前驱体气体(诸如Co2(CO)8)用于钴的沉积。
钴的成核需要金属表面或半导体表面。因此，钴仅从凹陷区域59的半导体表面生长，并且不从隧道介电层506的表面生长。根据工艺条件，钴沉积的选择性可以受到限制，并且随着沉积的钴的厚度增加(诸如高于7nm)，钴岛可以在隧道介电层506的表面上开始成核。
金属材料部分13的厚度，如在凹陷区域59的侧壁和底表面上测量的，可以是在2nm至20nm的范围内(例如，4nm至10nm)，虽然也可以采用更小或更大的厚度。在一个实施例中，凹陷区域59可以不被金属材料部分13完全地填充，并且因此，可以包含未填充的体积，该未填充的体积是包含在存储器开口49内的存储器膜(502，504，506)内的腔49’的延伸。
金属材料部分13可以由沉积单个金属材料(诸如钨、钌或钴)的单个选择性沉积步骤形成，或者可以由沉积具有不同组分的多个金属材料的多个沉积步骤形成。例如，金属材料部分13可以包括第一金属材料(诸如钨、钌或钴中的一个)和第二金属材料(诸如钨、钌或钴中的另一个)的堆叠体。例如，W和Ru可以用作用于选择性沉积的Co层的在凹陷的硅上的初始金属种子层。这将具有允许更好的Co的成核的优势，由于Co与在暴露的硅区域上相比更容易选择性地沉积在金属种子层上。
参考图3F，沉积态的半导体沟道材料层161可以在金属材料部分13上和在存储器膜(502，504，506)上形成。在一个实施例中，通过在沉积至少一个金属材料后进行的单个半导体材料沉积工艺可以形成沉积态的半导体沟道材料层161。在一个实施例中，沉积态的半导体沟道材料层161可以是非晶半导体材料层，并且可以是本征的，或者可以具有与半导体材料层10相同或者相反导电类型的掺杂。例如，沉积态的半导体沟道材料层161可以是本征的半导体材料层或者可以具有p型掺杂。在一个实施例中，单个半导体材料沉积工艺包括非晶硅层沉积工艺。如果半导体沟道材料层161具有p型掺杂，则半导体材料层10可以包括沉积的或注入的p型阱，该p型阱形成在源极区域和半导体沟道的垂直区域之间的半导体沟道的水平部分。或者，半导体材料层10可以包括沉积或注入的n型阱，该n型阱形成与半导体沟道的垂直区域的下部部分接触的水平源极线。
沉积态的半导体沟道材料层161包括半导体材料，诸如至少一种元素的半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或其它本领域已知的半导体材料。在一个实施例中，沉积态的半导体沟道材料层161包括非晶硅或者多晶硅。沉积态的半导体沟道材料层161可以由诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。沉积态的半导体沟道材料层161的厚度可以在2nm到30nm的范围内，虽然也可以采用更小和更大的厚度。腔49’可以存在于未被存储器膜(502，504，06)填充的每个存储器开口49、金属材料部分13和沉积态的半导体沟道材料层161的体积中。
参考图3G，退火工艺可以在升高的温度上进行，以将金属材料部分13的金属材料与半导体材料层10的半导体材料进行反应，并且与沉积态的半导体沟道材料层161的半导体材料进行反应。金属半导体合金区域14由金属材料和半导体材料的反应形成。金属半导体合金区域14包括金属半导体合金，其是诸如钨、钌和/或钴的金属与半导体材料层10的半导体材料和沉积态的半导体沟道材料层161的合金。在一个实施例中，金属半导体合金区域14包括在金属材料部分13中的至少一个金属元素的金属氮化物。沉积态的半导体沟道材料层161被转换为退火的半导体沟道材料层60L，其可以是多晶半导体材料层。在一个实施例中，沉积态的半导体沟道材料层161可以是非晶硅层，并且金属半导体合金区域14可以由快速热退火形成，该快速热退火将至少一种金属材料与衬底的半导体材料的部分和与沉积态的半导体沟道材料层161的非晶硅层进行反应以形成金属半导体合金区域14，并且该快速热退火将非晶硅层转换为多晶半导体沟道。
参考图3H，介电材料可以在腔49’中沉积以填充在每个存储器开口49内的腔49’的剩余部分。介电材料可以包括例如氧化硅或有机硅酸盐玻璃。介电材料可以由诸如低压化学气相沉积(LPCVD)的保形沉积方法或者由诸如旋涂的自平坦化沉积工艺进行沉积。
可以移除沉积的介电材料的水平部分、退火半导体沟道材料层60L和存储器膜(502，504，506)，例如，通过从包括绝缘帽盖层70的顶表面的水平面之上凹陷蚀刻和/或化学机械平坦化。沉积的介电材料的每个剩余部分、退火的半导体沟道材料层60L和存储器膜(502，504，506)在空间上被限制在存储器开口49内，并且不在存储器开口40的外侧延伸。存储器膜50的每个剩余部分位于相应的存储器膜49内，并且包括至少一个阻挡介电层502的剩余部分、存储器材料层504的剩余部分和隧道介电层506的剩余部分。退火的半导体沟道材料层60L的每个剩余部分构成垂直的半导体沟道60，并且位于相应的存储器膜50内。介电材料的每个剩余部分构成介电核心62，并且位于相应的垂直半导体沟道60内。
在一个实施例中，每个垂直的半导体沟道60构成在打开包括垂直的半导体沟道60的垂直的NAND器件时电流可以流过的半导体沟道的部分。隧道介电层506被嵌入在存储器膜50内，并且横向地围绕垂直的半导体沟道60的部分。至少一个阻挡介电层502、存储器材料层504和隧道介电层506的每个邻接的集合共同地构成存储器膜50，其可以储存具有宏观保留时间的电荷。如本文所用的，宏观保留时间是指适合于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。第一存储器堆叠体结构包括存储器膜的邻接的集合和在存储器开口内的垂直的半导体沟道60。
共同参考图3G和3H，金属半导体合金区域14的形成消耗了金属材料部分13的金属材料和半导体材料层10的半导体材料。因此，在金属半导体合金区域14和半导体材料层10之间的界面相对于在金属材料部分13和半导体材料层10之间的界面向外移位，其与存储器膜(502，504，506)的水平部分50h中的开口49a的侧壁垂直地一致。在一个实施例中，金属半导体合金区域14的第一部分141可以延伸穿过在存储器膜(502，504，506)的水平部分50h中的开口，并且可以具有第一宽度w1。金属半导体合金区域14的第二部分142可以位于存储器膜(502，504，506)的底表面之下，并且可以具有第二宽度w2，这样使得第二宽度w2大于第一宽度w1。位于存储器膜(502，504，506)的水平部分50h之上的金属半导体合金区域14的第三部分143可以具有第三宽度w3。在这种情况下，第三宽度w3大于第一宽度w1。
例如，在金属材料部分包括钌时，然后快速热退火可以具有在750和950℃之间的温度，该温度具有可选的尖峰高于950℃，例如1000-1100℃，用于任何适合的持续时间，诸如1秒至30分钟，例如30秒至1分钟。钌与围绕的硅进行反应并且形成硅化钌(例如，Ru2Si3)，与钌层的横向和垂直的尺寸相比，其水平地和垂直地扩大以增加硅化物区域14的横向和垂直的尺寸。硅化物区域14的横向扩大将其与层10(或者如果省略层10，则与衬底半导体层9)的垂直界面14a移动至块体半导体区域，其导致更好的界面质量。因此，如图3G所示，在衬底的半导体材料(例如，层9或10)和金属半导体合金区域14之间的垂直界面14a从穿过存储器膜50的水平部分50h的开口49a的侧壁(在图3D中未示出)处横向偏移。金属半导体合金区域14至少部分地嵌入在衬底的半导体材料内(例如，在层9或10中)。例如，区域14的下部部分嵌入在层10中，其中区域14的上部部分在层10之上延伸进入开口49a或者在部分50h之上，如图3G所示。
另外，金属半导体合金区域14的形成消耗了金属材料部分13的金属材料和沉积态的半导体沟道材料层161的半导体材料。因此，在金属半导体合金区域14和退火的半导体沟道材料层161之间的界面相对于在金属材料部分13和沉积态的半导体沟道材料层161之间的界面向上移位，由于在退火期间沉积态的半导体沟道材料层161的半导体材料的消耗。
在一个实施例中，在金属半导体合金区域14和垂直的半导体沟道60之间的界面的外围可以位于存储器膜50的水平部分50h之上，并且可以接触存储器膜50的侧壁。或者，在金属半导体合金区域14和垂直的半导体沟道60之间的界面的外围可以接触在存储器膜50的水平部分中的开口的侧壁。在一个实施例中，垂直的半导体沟道60的侧壁可以具有第一厚度，其在本文中是指垂直厚度vt，并且垂直的半导体沟道60的水平部分可以具有第二厚度，其在本文中是指水平厚度ht。水平厚度ht可以少于垂直厚度vt，由于在金属半导体合金区域14的形成期间沉积态的半导体沟道材料层161的半导体材料的消耗。
参考图3I，第一示例性存储器堆叠体结构的第一替代实施例可以从图3E的结构通过选择金属材料部分13的更薄的厚度和/或沉积态的半导体沟道材料层161的更薄的厚度来得到。在这种情况下，在图3G的工艺步骤后，退火的半导体沟道材料层60L可以在接触金属半导体合金区域14的底部部分处具有凸出的底表面和凹入的顶表面，。
参考图3J，图3H的工艺步骤可以在图3I的结构上进行以形成在每个存储器开口49内的垂直的半导体沟道60、存储器膜50和介电核心62。
参考图4A，根据本公开的第二实施例的第二存储器堆叠体结构可以从图3C的结构通过省略图3D的工艺步骤和通过进行图3E的工艺步骤来得到。牺牲介电材料层507和牺牲非保形材料层中的至少一个在与图3E的工艺步骤对应的工艺步骤中沉积金属材料时出现。如果在层507和层508被移除之后发生沉积，则该实施例是有利的，因为金属材料的沉积可以产生将攻击暴露的隧道介电层的有害的副产物。例如，如果金属材料包括使用WF6和H2源气体沉积的钨，则反应的副产物中的一个是可以容易地蚀刻暴露的隧道介电层的HF。然而，如果牺牲层(例如，至少层507)在金属材料的沉积期间存在，则可以避免隧道介电层的不期望的蚀刻。此外，通过保留(多个)牺牲层507和508，产生HF作为副产物的包含氟的CVD源气体在沉积期间可以用于沉积金属材料。(多个)牺牲层507和508可以在沉积金属材料后移除。
第一金属材料部分113可以由选择性的沉积工艺在凹陷区域59(在图3C中未示出)中的半导体材料层的侧壁和水平表面上形成，并且不在交替层(32，42)的堆叠体之上沉积。第一金属材料部分113可以包括与第一实施例的金属材料部分13相同的材料(诸如钨或者钴)，该材料可以相对于(多个)牺牲层507、508的材料(例如碳)选择性地沉积在硅上，并且可以通过相同的沉积方法形成。在这种情况下，牺牲介电材料层507和/或牺牲非保形材料层508包括介电材料，并且金属材料不从牺牲介电材料层507和/或牺牲非保形材料层508的表面生长。
第一金属材料部分113的沉积的金属材料的厚度可以少于第一实施例的金属材料部分13的厚度。在一个实施例中，第一金属材料部分13的厚度，如在凹陷区域59的侧壁和底表面上测量的，可以是在1nm至10nm的范围内(例如，2nm至5nm)，虽然也可以采用更小或更大的厚度。
参考图4B，牺牲介电材料层507和/或牺牲非保形材料层508可以相对于存储器膜(502，504，506)和第一金属材料部分113被选择性地移除，例如，通过灰化。
参考图4C，第二金属材料部分213可以由另一个选择性的沉积工艺在第一金属材料部分113的表面上形成，并且不在交替层(32，42)的堆叠体之上沉积。第二金属材料部分213可以包括可以用作第一实施例的金属材料部分13(诸如钨、钌或者钴)的任何材料，并且可以由相同的沉积方法形成。优选地，第一金属材料部分113包含与第二金属材料部分213(例如钌)不同的金属材料(例如钨)。金属材料不从隧道介电层506的表面生长。在至少一个阻挡介电层502和存储器材料层504包括介电材料的情况下，金属材料不从存储器膜(502，504，506)的表面生长。在这种情况下，选择性地沉积的金属材料可以包括具有不同组分的至少两个金属材料部分的层状的堆叠体。
第二金属材料部分213的沉积的金属材料的厚度可以少于第一实施例的金属材料部分13的厚度。在一个实施例中，第二金属材料部分213的厚度，如在第一金属材料部分113的侧壁和底表面上测量的，可以是在1nm至15nm的范围内(例如，2nm至10nm)，虽然也可以采用更小或更大的厚度。第一和第二金属材料部分(113，213)的组合的厚度可以在2nm至20nm(例如4nm至10nm)的范围内，虽然也可以采用更小和更大的横向尺寸。
参考图4D，进行图3H的工艺步骤，以采用与第一实施例相同的方式形成沉积态的半导体沟道材料层161。
参考图4E，进行图3H的工艺步骤，以采用与第一实施例相同的方式形成金属半导体合金区域14和退火的半导体沟道材料层60L。金属半导体合金区域14可以包括两个或更多金属元素的金属硅化物。
金属半导体合金区域14的形成消耗了金属材料部分(113，213)的金属材料和半导体材料层10的半导体材料。因此，在金属半导体合金区域14和半导体材料层10之间的界面相对于在第一金属材料部分113和半导体材料层10之间的界面向外移位，其与存储器膜(502，504，506)的水平部分50h中的开口的侧壁垂直地一致。在一个实施例中，金属半导体合金区域14的第一部分可以延伸穿过在存储器膜(502，504，506)的水平部分50h中的开口，并且可以具有第一宽度w1。金属半导体合金区域14的第二部分可以位于存储器膜(502，504，506)的底表面之下，并且可以具有第二宽度w2，这样使得第二宽度w2大于第一宽度w1。位于存储器膜(502，504，506)的水平部分50h之上的金属半导体合金区域14的第三部分可以具有第三宽度w3。在这种情况下，第三宽度w3大于第一宽度w1。
另外，金属半导体合金区域14的形成消耗了金属材料部分(113，213)的金属材料和沉积态的半导体沟道材料层161的半导体材料。因此，在金属半导体合金区域14和退火的半导体沟道材料层161之间的界面相对于在第二金属材料部分213和沉积态的半导体沟道材料层161之间的界面向上移位，由于在退火期间沉积态的半导体沟道材料层161的半导体材料的消耗。
参考图4F，进行图3H的工艺步骤，以形成包括存储器膜50和垂直的半导体沟道60的存储器堆叠体结构。介电核心62可以在垂直的半导体沟道60内部形成。在一个实施例中，在金属半导体合金区域14和垂直的半导体沟道60之间的界面的外围可以位于存储器膜50的水平部分50h之上，并且可以接触存储器膜50的侧壁。或者，在金属半导体合金区域14和垂直的半导体沟道60之间的界面的外围可以在存储器膜50的水平部分中的开口的侧壁之下或者可以接触在存储器膜50的水平部分中的开口的侧壁。在一个实施例中，垂直的半导体沟道60的侧壁可以具有第一厚度，其在本文中是指垂直厚度vt，并且垂直的半导体沟道60的水平部分可以具有第二厚度，其在本文中是指水平厚度ht。水平厚度ht可以小于垂直厚度vt，由于在金属半导体合金区域14的形成期间沉积态的半导体沟道材料层161的半导体材料的消耗。垂直的半导体沟道60可以由单个沉积工艺形成，接下来是退火。
参考图5A，第三示例性存储器堆叠体结构可以从图4A的示例性结构通过增加第一金属材料部分113的厚度来得到，这样使得第一金属材料部分113的厚度与第一实施例的金属材料部分13的厚度是可比的。在一个实施例中，第一金属材料部分113的厚度可以在2nm至20nm(例如4nm至10nm)的范围内，虽然也可以采用更小和更大的横向尺寸。
参考图5B，可以进行图4B的工艺步骤以移除牺牲介电材料层507和/或牺牲非保形材料层508。省略图4C的工艺步骤并且可以进行图4D的工艺步骤以直接在第一金属材料部分113的物理暴露表面上形成沉积态的半导体材料层161。
随后，可以进行图3G和3H的工艺步骤以形成与图3H所示的第一示例性存储器堆叠体结构相同的结构。
在替代的实施例中，金属材料部分(13，113，213)到合金部分14的转换可以在半导体沟道材料层161的沉积之前发生。在该实施例中，退火(例如，快速热退火)在层161的沉积之前进行，并且退火将金属材料部分(13，113，213)仅与衬底的半导体材料(例如，与层9或10)进行反应以形成合金部分14。半导体沟道材料层161然后沉积在合金部分14上。
在该替代实施例中，金属材料部分(13，113，213)可以包括一个或多个金属层，诸如钛、钴、钼、钴、镍、钌、钨、铂等层，其非选择性地被沉积在牺牲介电层507上的开口49’中并且穿过在衬底的暴露的半导体材料部分上(例如，在凹陷59中的层10的暴露的部分上)的开口49a。然后退火金属层以将其与半导体材料进行反应，以形成合金部分(例如金属硅化物)14，其中金属层接触半导体材料(例如硅)。位于牺牲介电层507上的金属层的剩余未反应部分通过选择性地蚀刻被移除，其不会移除合金部分14。
在该实施例中，可以在金属层的沉积之前移除牺牲非保形材料层508。或者，金属层可以在层508之上沉积。然后可以在形成氮化物区域14后移除层508(例如，通过剥离工艺以也剥离剩余的未反应金属层部分，或者通过由选择性的蚀刻移除剩余的未反应金属层部分后的灰化)。
参考图6，形成在图2的示例性结构的存储器开口49中的存储器堆叠体结构可以是第一、第二和第三示例性存储器堆叠体结构或其替代性的实施例中的任一个。可以通过由各向异性蚀刻使介电核心的顶表面垂直地凹陷并通过在介电核心62之上的每个凹陷的区域内沉积掺杂的半导体材料形成漏极区域63。掺杂的半导体材料可以是例如掺杂的多晶硅。可以从绝缘帽盖层70的顶表面之上移除沉积的半导体材料的凹陷区域，例如，通过化学机械平坦化(CMP)或者凹陷蚀刻以形成漏极区域63。在每个存储器开口内，形成横向的堆叠体，其从外部到内部包括存储器膜50和垂直的半导体沟道60。
示例性结构包括半导体器件，其包括堆叠体(32，42)和延伸穿过堆叠体(32，42)的存储器开口，该堆叠体包括位于半导体衬底(9，10)之上的交替的多个材料层(例如，间隔材料层42)和绝缘层32。半导体器件还包括从绝缘帽盖层70的顶表面并且至少垂直延伸至半导体衬底(9，10)的顶表面的至少一个阻挡介电层502。
参考图7，至少一个介电帽盖层71可以可选地在平坦化介电层70之上形成。至少一个介电帽盖层71可以包括可以用作后续平坦化工艺中的停止层的介电材料。在一个实施例中，至少一个介电帽盖层71可以包括介电金属氧化物、氮化硅、含氮有机硅酸盐玻璃、氮氧化硅和/或氧化硅。至少一个介电帽盖层71的厚度可以在10nm到300nm的范围内，虽然也可以采用更小和更大的厚度。
可选地，可以移除交替的堆叠体(32，42)的部分，例如，通过应用和图案化具有开口的光刻胶层和通过采用诸如各向异性蚀刻的蚀刻将开口的图案转移穿过交替的堆叠体(32，42)。延伸穿过交替的堆叠体(32，42)的整个厚度的可选的沟槽可以在区域内形成，该区域包括外围器件区域200和接触区域300的部分，其相邻于包括存储器堆叠体结构55的阵列的器件区域100。随后，沟槽可以被诸如氧化硅的可选的介电材料填充。介电材料的凹陷部分可以从至少一个介电帽盖层71的顶表面之上由诸如化学机械平坦化和/或凹陷蚀刻的平坦化工艺移除。在平坦化期间，至少一个介电帽盖层71的顶表面可以用作停止层。沟槽中的剩余的介电材料构成介电材料部分64。
阶梯式的腔可以在接触区域300内形成，其可以跨越介电材料部分64和交替的堆叠体(32，42)的部分。或者，可以省略介电材料部分64并且可以直接在堆叠体(32，42)中形成阶梯式的腔69。阶梯式的腔可以具有各种阶梯式表面，使得阶梯式的腔的水平截面形状根据与衬底(9，10)的顶表面的垂直距离以阶梯式的方式改变。在一个实施例中，阶梯式的腔可以通过重复地进行工艺步骤的集合来形成。工艺步骤的集合可以包括，例如，以一个或多个级垂直地增加腔的深度的第一类型的蚀刻工艺，以及第二类型的蚀刻工艺，该第二类型的蚀刻工艺横向地扩大在后续的第一类型的蚀刻工艺中被垂直地蚀刻的区域。如本文所用的，包括交替多个的结构的“级”被限定为在结构内的第一材料层和第二材料层的对的相对位置。
在形成阶梯式的腔后，介电材料部分64可以具有阶梯式表面，并且在形成阶梯式的腔后，交替的堆叠体(32，42)的外围部分具有阶梯式的表面。如本文所用的，“阶梯式表面”是指表面的集合，其包括至少两个水平表面和至少两个垂直表面，使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式的腔”是指具有阶梯式表面的腔。
可以通过在其中沉积介电材料，在阶梯式的腔中形成后阶梯式的介电材料部分65(即绝缘填充材料部分)。诸如氧化硅的介电材料可以被沉积在阶梯式的腔中。沉积的介电材料的凹陷部分可以从至少一个介电帽盖层71的顶表面之上移除，例如，通过化学机械平坦化(CMP)。填充阶梯式的腔的沉积的介电材料的剩余部分构成后阶梯式的介电材料部分65。如本文所用的，“后阶梯式”元件是指具有阶梯式表面和水平截面面积的元件，水平截面面积根据与其上出现元件的衬底的顶表面的垂直距离单调增加。如果氧化硅用于后阶梯式的介电材料部分65，则后阶梯式的介电材料部分65的氧化硅可以，或可以不，以诸如B、P和/或F的掺杂剂进行掺杂。
参考图8A和8B，可以可选地穿过后阶梯式的介电材料部分65和/或穿过交替的堆叠体(32，42)来形成至少一个介电支撑柱7P。图8B中的平面A-A’对应于图8A的垂直截面图的平面。在一个实施例中，至少一个介电支撑柱7P可以在接触区域300中形成，其位于相邻于器件区域100。可以形成至少一个介电支撑柱7P，例如，通过形成延伸穿过后阶梯式的介电材料部分65和/或穿过交替的堆叠体(32，42)并且至少延伸至衬底(9，10)的顶表面的开口，以及通过以介电材料填充开口，该介电材料抵抗被用于移除间隔材料层42的蚀刻化学。
在一个实施例中，至少一个介电支撑柱可以包括氧化硅和/或诸如氧化铝的介电金属氧化物。在一个实施例中，介电材料的部分可以在至少一个介电帽盖层71之上作为介电柱材料层73存在，该介电材料在至少一个介电帽盖层71之上与至少一个介电支撑柱7P的沉积同时地沉积。介电柱材料层73和至少一个介电支撑柱7P可以作为完整结构的单个连续结构形成，即在其间没有任何材料。在另一个实施例中，介电材料的部分可以例如通过化学机械平坦化或凹陷蚀刻被移除，该介电材料在至少一个介电帽盖层71之上与至少一个介电支撑柱7P的沉积同时地沉积。在这种情况下，不出现介电柱材料层73，并且可以物理暴露至少一个介电帽盖层71的顶表面。
光刻胶层(未示出)可以应用在交替的堆叠体(32，42)和/或后阶梯式的介电材料部分65之上，并且可选地在光刻图案之上，以在区域中形成至少一个背侧接触沟槽79，在该区域中期望形成背侧接触通孔结构。在光刻胶层中的图案可以被转移穿过交替的堆叠体(32，42)和/或后阶梯式的介电材料部分65，采用各向异性蚀刻以形成至少一个背侧接触沟槽79，其至少延伸至衬底(9，10)的顶表面。在一个实施例中，至少一个背侧接触沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。
如果期望，可以通过将掺杂剂原子穿过背侧接触沟槽79注入半导体材料层10的部分形成源极区域(未示出)。
在一个实施例中，至少一个背侧接触沟槽79可以穿过交替的堆叠体(32，42)由各向异性蚀刻工艺形成。在一个实施例中，蚀刻化学可以采用氢氟烃基的气体蚀刻剂或氢氯碳基的气体蚀刻剂。
源极区域61可以在位于至少一个背侧接触沟槽79之下的半导体材料层10的每个表面部分中形成。每个源极区域61可以通过注入与漏极区域63的掺杂类型相同的导电类型的电学掺杂剂形成。在一个实施例中，每个源极区域61可以由离子注入和/或等离子掺杂形成。在一个实施例中，位于存储器堆叠体结构55和至少一个背侧接触沟槽79之下的半导体材料层10的至少部分可以具有第一导电类型(其可以是p型或者n型)的掺杂，并且至少一个源极区域61和漏极区域63可以具有与第一导电类型相反的第二导电类型的掺杂。垂直的半导体沟道60可以具有第一导电类型的掺杂，或者可以是本征的。或者，如果层10包括掺杂的源极线(例如，n掺杂阱)，则区域61可以被省略或者其可以包括源极电极接触区域(例如，在层10中的n+接触区域)
在一个实施例中，间隔材料层42可以是相对于绝缘层32的第一材料被选择性地移除的牺牲材料层。例如，间隔材料层42可以包括氮化硅，该氮化硅可以相对于绝缘层32(其可以包括氧化硅)被选择性地移除。相对于绝缘层32的第一材料选择性蚀刻间隔材料层42的第二材料的蚀刻剂可以被引入至少一个背侧接触沟槽79，例如，采用蚀刻工艺。背侧凹陷43在间隔材料层42被移除的体积中形成。间隔材料层42的第二材料的移除可以对于绝缘层32的第一材料、至少一个介电支撑柱7P的材料、后阶梯式的介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料是选择性的。在一个实施例中，间隔材料层42可以包括氮化硅，并且绝缘层32、至少一个介电支撑柱7P和后阶梯式的介电材料部分65的材料可以从氧化硅和介电金属氧化物中选择。在另一个实施例中，间隔材料层42可以包括诸如多晶硅的半导体材料，并且绝缘层32、至少一个介电支撑柱7P和后阶梯式的介电材料部分65的材料可以从氧化硅、氮化硅和介电金属氧化物中选择。
相对于存储器膜50的第一材料和最外层有选择性的移除第二材料的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是气相(干法)蚀刻工艺，其中蚀刻剂是在气相中进入至少一个背侧接触沟槽79。例如，如果间隔材料层42包括氮化硅，则刻蚀工艺可以是湿法蚀刻工艺，其中示例性结构被浸入在包括磷酸的湿法蚀刻水槽内，其相对于氧化硅、硅和在本领域中被采用的各种其他材料选择性地蚀刻氮化硅。至少一个介电支撑柱7P、后阶梯式的介电材料部分65和存储器堆叠体结构55提供结构的支撑，而背侧凹陷43出现在先前由间隔材料层42占据的体积内。
每个背侧凹陷43可以是横向延伸的腔，该腔的横向尺寸大于腔的垂直长度。换言之，每个背侧凹陷43的横向尺寸可以大于背侧凹陷43的高度。多个背侧凹陷43可以在间隔材料层42的第二材料从中移除的体积中形成。存储器堆叠体结构55形成的存储器开口在本文中被称为与背侧凹陷43相反的前侧凹陷或前侧腔。在一个实施例中，器件区域100包括具有沉积在衬底(9，10)之上的多个器件级的单片三维NAND串的阵列。在这种情况下，每个背侧凹陷43可以限定用于接收单片三维NAND串的阵列的分别的字线的空间。
多个背侧凹陷43的每一个可以实质上平行于衬底(9，10)的顶表面延伸。背侧凹陷43可以由下方的绝缘层32的顶表面和上覆的绝缘层32的底表面垂直地限制。在一个实施例中，每个背侧凹陷43可以具有自始至终均匀的高度。
可选地，背侧阻挡介电层(未示出)可以在存储器膜50的物理暴露表面和绝缘层32、绝缘帽盖层70、介电帽盖层71和可选的介电柱材料层73的表面上形成。如本文所用的，“背侧”阻挡介电层是指位于外侧的阻挡介电层或者存储器开口的外围部分。背侧阻挡介电层可以包括不同于或相同于至少一个阻挡介电层502(参见图3B)的材料的材料。例如，背侧阻挡介电层可以包括介电金属氧化物(诸如氧化铝)，并且至少一个阻挡介电层502可以包括氧化硅。可选的背侧阻挡介电层可以与至少一个阻挡介电层502结合起来，运行为阻挡储存的电荷到控制栅电极的泄漏的附加介电材料层。在一个实施例中，背侧阻挡介电层包括氧化铝。或者，可以省略至少一个阻挡介电层502，并且背侧阻挡介电层可以是在电荷储存元件和控制栅电极之间仅有的介电材料。
参考图10，至少一个导电材料可以沉积在多个背侧凹陷43中、在至少一个背侧接触沟槽79的侧壁上和在介电柱材料层73的顶表面(或者在没有采用介电柱材料层73的情况下的示例性结构的最顶层)之上。如本文所用的，导电材料是指电学导电材料。每个导电材料可以由保形沉积方法沉积，其可以是，例如，化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其结合。每个导电材料可以是金属元素、至少两种金属元素的金属间合金、至少一种金属元素的导电氮化物、导电金属氧化物、导电掺杂半导体材料、诸如金属硅化物的导电金属-半导体合金、其合金以及其结合或堆叠体。可以在多个背侧凹陷43中沉积的非限制性示例性导电材料包括钨、氮化钨、钛、氮化钛、钽和氮化钽。至少一种导电材料直接在绝缘体层32的水平表面上并且在至少一个阻挡介电层502的外侧壁上沉积。
在一个实施例中，至少一种导电材料可以包括诸如钨和/或金属氮化物的金属。在一个实施例中，用于填充多个背侧凹陷43的至少一种导电材料可以从钨以及氮化钛和钨的组合中选择。在一个实施例中，可以由化学气相沉积来沉积至少一种导电材料。在一个实施例中，至少一种导电材料可以包括包含导电金属化合物的第一导电材料和包含金属元素或至少两个金属元素的合金的金属材料。
参考图11，连续导电材料层46L的沉积的导电材料，例如通过各向同性蚀刻，从每个背侧接触沟槽79的侧壁和从介电柱材料层73之上(或者在没有采用介电柱材料层73的情况下的示例性结构的最顶层)被回蚀刻。背侧凹陷43中的沉积的导电材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。
每个导电层46可以用作多个控制栅电极和电连接(即电短路)多个控制栅电极的字线的组合。每个导电层46内的多个控制栅电极可以包括包含存储器堆叠体结构55的垂直存储器器件的位于相同级处的控制栅电极。换言之，每个导电层46可以是字线，该字线用作多个垂直存储器器件的公共控制栅电极。
可以通过沉积连续的介电材料层和其水平部分的各向异性蚀刻，在背侧接触沟槽79的侧壁上形成绝缘间隔层74。每个绝缘间隔层74可以形成在背侧接触沟槽79的侧壁上，并且形成在背侧接触沟槽79下方的半导体衬底(9,10)的顶表面的外围上。绝缘间隔层74包括介电材料，其中可以包括例如氧化硅、氮化硅、介电金属氧化物、介电金属氮氧化物或其结合。在其底部部分处测量时，绝缘间隔层74的厚度可以在1nm至50nm的范围内，虽然也可以采用更小和更大的厚度。在一个实施例中，绝缘间隔层74的厚度可以在3nm至10nm的范围内。
可以将光刻胶层(未示出)应用在示例性结构(其可以是，例如介电柱材料层73)的最顶层之上和在由绝缘间隔层74横向围绕的腔中，并且在外围器件区域中被光刻图案化以形成各种开口。各种开口的位置和形状被选择为对应于在由接触通孔结构被电接触的外围器件区域200中的半导体器件的电节点。进行各向异性蚀刻以蚀刻穿过上覆半导体器件的电节点的各层。例如，可以形成至少一个栅极通孔腔，使得每个栅极通孔腔的底表面是栅电极(152，154)的表面，并且可以形成至少一个有源区通孔腔，使得每个有源区通孔腔的底表面是有源区130的表面。在一个实施例中，可以采用光刻胶层和各向异性蚀刻工艺的多个结合，分别形成不同类型的通孔腔。可以由例如灰化，随后移除光刻胶层。
相同的光刻胶层或在示例性结构之上施加的另一个光刻胶层(未示出)可以被光刻图案化，以在接触区域300内形成开口，在该接触区域中期望形成用于导电层46的接触通孔结构。可以通过由各向异性蚀刻转移开口的图案，穿过后阶梯式的介电材料部分65形成控制栅极接触通孔腔。每个通孔腔可以垂直延伸至相应的导电层46的顶表面。
此外，相同的光刻胶层或在示例性结构之上施加的另一个光刻胶层(未示出)可以被光刻图案化，以形成上覆器件区域100中的漏极区域的阵列63的开口。可以穿过介电柱材料层73和至少一个介电帽盖层71形成漏极接触通孔腔。
由绝缘间隔层74、外围器件区域200中的各种通孔腔、接触区域300中的控制栅极接触通孔腔和器件区域100的漏极接触通孔腔100围绕的腔可以被导电材料填充，以形成各种接触通孔结构。例如，可以在由绝缘间隔层74围绕的腔中形成背侧接触通孔结构76。每个背侧接触通孔结构76可以在绝缘间隔层74的内侧壁上形成。栅极接触通孔结构8G可以在外围器件区域200中的每个栅极通孔腔中形成。有源区域通孔结构8A在外围器件区域200中的每个有源区通孔腔中形成。漏极接触通孔结构88可以在器件区域100中的漏极接触通孔腔中形成。另外，控制栅极接触通孔结构8C可以在每个接触通孔腔内形成，该接触通孔腔延伸至接触区域300中的导电层46的顶表面。
示例性结构可以包括单片三维存储器器件。单片三维存储器器件包括：衬底(9，10)，该衬底包括包含半导体材料的半导体材料层10；交替层的堆叠体，该交替层包括绝缘体层32和导电层46并且位于半导体衬底(9，10)之上；存储器开口49，该存储器开口延伸穿过堆叠体(32，46)；位于存储器开口49内的存储器膜50；以及金属-半导体合金区域14，该金属-半导体合金区域14位于半导体材料层10内并且接触位于存储器膜50内的垂直半导体沟道60。在一个实施例中，垂直半导体沟道60包括具有垂直厚度vt的垂直延伸的管状部分(参见图3H和图4F)，以及与金属-半导体合金区域14的顶表面接触且具有水平厚度ht(参见图3H和图4F)的水平部分；并且水平厚度ht小于垂直厚度vt。
在一个实施例中，半导体材料层10(或者如果省略层10，则层9)和金属-半导体合金区域14之间的侧面界面14a可以是实质上垂直的，并且可以穿过存储器膜50的水平部分50h(参见图3G和图3E)与开口的侧壁横向偏移。金属半导体合金区域14包括半导体材料和至少一个金属元素的合金。至少一个金属元素可以由单个金属元素组成，或者可以包括多个金属元素。在一个实施例中，金属-半导体合金区域14可以包括在多个金属元素之间的第一金属元素(例如W)和不同的第二金属元件(例如Ru)的可变组分。在一个实施例中，如以上关于图4A-4F的描述，第一金属元素的原子浓度随着与半导体材料层10和金属-半导体合金区域14之间的界面的距离而减小；并且第二不同的金属元素的原子浓度随着与半导体材料层10和金属-半导体合金区域14之间的界面的距离而增加。在一个实施例中，金属-半导体合金区域14可以包括至少一种金属元素的金属硅化物(或两种不同的硅化物，例如硅化钨和硅化钌)。
在一个实施例中，半导体衬底(9，10)可以包括硅衬底，并且垂直NAND存储器器件可以包括在硅衬底之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一器件级中的至少一个存储器单元可以位于单片三维NAND串的阵列的第二器件级中的另一个存储器单元之上。硅衬底可以包含包括位于其上的存储器器件的驱动器电路的集成电路。
在一个实施例中，阵列可以包括多个半导体沟道，其包括在源极区域61和垂直半导体沟道60之间的半导体材料层10的表面部分的结合。多个垂直半导体沟道(即垂直半导体沟道60)的每一个的至少一个端部部分实质上垂直于半导体衬底(9，10)的顶表面延伸。在每个存储器膜50内提供多个电荷储存元件。每个电荷储存元件可以定位为相邻于多个垂直半导体沟道中的相应的一个。提供了，如作为导电层46实现的多个控制栅电极。每个控制栅电极可以具有实质上平行于半导体衬底(9，10)的顶表面延伸的条形。在一个实施例中，多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
虽然本公开采用实施例进行描述，其中金属半导体合金区域14至少部分地被实现并且接触在位于衬底半导体层9(诸如硅晶片)之上的半导体材料层10中实现的衬底的半导体材料，但是本公开的方法的结构可以以任何其他适合的配置来实施。例如，衬底的半导体材料可以包括以下至少一个：(i)半导体晶片(例如，硅晶片)9的上部部分，(ii)位于非半导体衬底的上部部分之上的半导体材料层10(例如，在绝缘衬底上形成硅)，(iii)位于半导体晶片9中的掺杂半导体阱(例如，p阱)10，(iv)位于在半导体晶片9的上部部分之上或在非半导体衬底的上部部分之上的半导体材料层10中的掺杂半导体阱(例如，p阱)，(v)位于半导体晶片9的上部部分中的掺杂半导体源极线(例如，n阱)10，或者(vi)位于定位为半导体晶片的上部部分之上或位于非半导体衬底的上部部分之上的半导体材料层10中的掺杂半导体源极线(例如，n阱)。
本公开的半导体沟道可以提供与本领域已知的现有技术的半导体沟道相比更低的电阻。具体而言，金属-半导体合金区域14减少界面电阻，该界面电阻在半导体沟道的水平部分(例如，当半导体材料层10的部分包括在源极区域61和金属-半导体合金区域14之间的p阱时)和垂直半导体沟道60之间，或者在掺杂半导体源极线(例如，当半导体材料层10的部分包括在源极区61和金属-半导体合金区14之间的n阱源极线)和垂直半导体沟道60之间。
此外，垂直半导体沟道60可以在不采用本领域已知的两个半导体材料层的堆叠体的情况下，通过单个半导体材料沉积工艺形成。垂直半导体沟道60，其在内部没有任何垂直界面的情况下从单个半导体材料层中获得，可以具有大的平均晶粒大小、更少的晶界、在载流子输运期间更少的散射以及更高的跨导，以在垂直晶体管串打开时提供更大的开态电流(on-current)。因此，单层沟道避免了在两个硅沟道层之间的界面的出现，该界面是限制沟道迁移率的大量缺陷的来源。因此，单层沟道具有更高的迁移率，并且因此可以被制成足够薄(例如10nm或更小的厚度，诸如8-9nm)，以在其他层的存储器开口中留下空间，而不以单元电流为妥协。
虽然前述是指特定的优选实施例，但是应当理解的是，本公开不限于此。本领域普通技术人员将会想到，可以对本公开的实施例进行各种修改，并且此类修改旨在在本公开的范围内。在本公开中示出了采用特定结构和/或配置的实施例的情况下，应当理解的是，本公开可以采用功能上等同的任何其他兼容的结构和/或配置来实施，只要此类替换不是被明确禁止的或者对于本领域的普通技术人员而言是不可能的。本文所引用的所有出版物、专利申请和专利通过引用整体并入本文。

Claims (25)

1.一种单片三维存储器器件，包括：
包含半导体材料的衬底；
包括位于所述衬底的半导体材料之上的绝缘层和导电层的交替层的堆叠体；
延伸穿过所述堆叠体的存储器开口；
位于所述存储器开口内的半导体沟道；
位于所述存储器开口内的存储器膜；以及
位于所述衬底的半导体材料与所述半导体沟道之间并与两者接触的金属-半导体合金区域。
2.根据权利要求1所述的单片三维存储器器件，其中，
所述半导体沟道包括位于所述存储器膜内的垂直延伸的管状部分，和具有水平厚度并且与所述金属半导体合金区域的顶表面接触的水平部分；并且
所述衬底的半导体材料包括以下至少一个：
半导体晶片的上部部分；
位于所述半导体晶片的上部部分之上或者位于非半导体衬底的上部部分之上的半导体材料层；
在所述半导体晶片中或者在所述半导体材料层中的掺杂半导体阱；或者
位于所述半导体晶片中或者位于所述半导体材料层中的掺杂半导体源极线。
3.根据权利要求1所述的单片三维存储器器件，其中，
在所述衬底的半导体材料与所述金属半导体合金区域之间的垂直界面穿过所述存储器膜的水平部分从开口的侧壁横向偏移；并且
所述金属半导体合金区域至少部分地嵌入在所述衬底的半导体材料内。
4.根据权利要求1所述的单片三维存储器器件，其中所述金属半导体合金区域包括所述半导体材料和至少一个金属元素的合金。
5.根据权利要求4所述的单片三维存储器器件，其中至少一个金属元素从钴、钌和钨中选择，所述半导体材料包括硅，并且所述金属-半导体合金区域包括所述至少一个金属元素的金属硅化物。
6.根据权利要求4所述的单片三维存储器器件，其中至少一个金属元素包括多个金属元素。
7.根据权利要求6所述的单片三维存储器器件，其中，
所述金属-半导体合金区域包括在所述多个金属元素之中的第一金属元素和第二金属元素的可变组分；
所述第一金属元素的浓度随着与在所述衬底的半导体材料和所述金属半导体合金区域之间的界面的距离而减小；并且
所述第二金属元素的浓度随着与在所述衬底的半导体材料和所述金属半导体合金区域之间的所述界面的所述距离增大。
8.根据权利要求1所述的单片三维存储器器件，其中在所述金属半导体合金区域和所述半导体沟道之间的界面的至少部分位于所述存储器膜的底表面之上。
9.根据权利要求8所述的单片三维存储器器件，其中，
延伸穿过所述存储器膜的水平部分中的开口的所述金属半导体合金区域的第一部分具有第一宽度；
位于所述存储器膜的底表面之下的所述金属半导体合金区域的第二部分具有第二宽度；并且
所述第二宽度大于所述第一宽度。
10.根据权利要求9所述的单片三维存储器器件，其中在所述金属半导体合金区域和所述半导体沟道之间的所述界面的外围或者与所述存储器膜的水平部分中的所述开口的侧壁接触，或者位于所述存储器膜的水平部分之上。
11.根据权利要求1所述的单片三维存储器器件，其中，
所述单片三维存储器器件是垂直NAND存储器器件；
所述导电层包括所述垂直NAND存储器器件的分别的字线，或者电连接到所述垂直NAND存储器器件的分别的字线；
所述衬底包括硅衬底；
所述垂直NAND存储器器件包括在所述硅衬底之上的单片三维NAND串的阵列；
NAND串的三维阵列的第一器件级中的至少一个存储器单元可以位于所述NAND串的三维阵列的第二器件级中的另一个存储器单元之上；
所述硅衬底包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动器电路；并且
所述NAND串的三维阵列的包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分包括实质上垂直于所述衬底的顶表面延伸的半导体沟道；
多个电荷储存元件，每个电荷储存元件定位为相邻于所述多个半导体沟道中的相应的一个；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述硅衬底的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。
12.一种制造三维结构的方法，包括：
在包含半导体材料的衬底之上形成包括第一材料层和第二材料层的交替层的堆叠体；
形成延伸穿过所述堆叠体的存储器开口；
在所述存储器开口中形成存储器膜；
在所述衬底的半导体材料上形成至少一种金属材料；
在所述存储器开口中形成半导体沟道；以及
通过使至少一种金属材料与所述衬底的半导体材料的部分进行反应，来形成金属-半导体合金区域。
13.根据权利要求12所述的方法，还包括使所述衬底的半导体材料的在所述存储器开口下方的部分凹陷，以在形成所述存储器膜后形成凹陷区域。
14.根据权利要求13所述的方法，其中：
形成所述至少一种金属材料包括在所述凹陷区域中的所述衬底的半导体材料上选择性地沉积至少一种金属材料，而防止在所述堆叠体之上沉积所述至少一种金属材料；以及
形成所述半导体沟道包括在形成所述凹陷区域后和在形成所述金属半导体合金区域前进行的单个半导体材料沉积工艺。
15.根据权利要求14所述的方法，其中：
所述单个半导体材料沉积工艺包括非晶硅层沉积工艺；以及
形成所述金属半导体合金区域包括快速热退火，所述快速热退火使所述至少一种金属材料与所述衬底的半导体材料的部分进行反应，并且与所述非晶硅层进行反应，以形成包括硅化物区域的所述金属半导体合金区域，并且所述快速热退火将所述非晶硅层转换为多晶半导体沟道。
16.根据权利要求14所述的方法，其中在所述存储器开口中形成所述存储器膜包括在所述存储器开口中形成至少包含存储器材料层和隧道介电层的层堆叠体。
17.根据权利要求16所述的方法，还包括：
在所述隧道介电层的物理暴露的表面上形成牺牲介电材料层；
在所述交替层的堆叠体之上形成牺牲非保形材料层；以及
采用所述牺牲非保形材料层作为蚀刻掩模，各向异性地蚀刻在所述存储器开口的底部部分处的所述层堆叠体的水平底部部分和在所述存储器开口下方的所述衬底的半导体材料的部分，以形成所述凹陷区域。
18.根据权利要求17所述的方法，还包括在形成所述至少一种金属材料之前并且在各向异性地蚀刻的步骤后移除所述牺牲介电材料层和所述牺牲非保形材料层。
19.根据权利要求17所述的方法，其中：
在所述至少一种金属材料的选择性沉积期间，所述至少一种金属材料不会从所述隧道介电层的物理暴露的表面生长；以及
所述牺牲非保形材料层和所述牺牲介电层包括碳层。
20.根据权利要求17所述的方法，还包括在形成至少一种金属材料后并且在各向异性地蚀刻的步骤后，移除所述牺牲介电材料层和所述牺牲非保形材料层。
21.根据权利要求20所述的方法，其中：
在所述至少一种金属材料的选择性沉积期间，所述至少一种金属材料不会从所述牺牲非保形材料层和所述牺牲介电层生长；以及
所述牺牲非保形材料层和所述牺牲介电层包括碳。
22.根据权利要求21所述的方法，还包括：
在移除所述牺牲介电材料层和所述牺牲非保形材料层后并且在形成所述半导体沟道前，在所述至少一种金属材料上形成第二金属材料；以及
通过使所述至少一种金属材料与所述衬底的半导体材料的部分进行反应并且使所述第二金属材料与所述半导体沟道进行反应，来形成金属-半导体合金区域；
其中所述第二金属材料不同于所述至少一种金属材料。
23.根据权利要求17所述的方法，其中：
所述牺牲介电材料层包括从非晶碳和类金刚石碳(DLC)中选择的材料；以及
在所述存储器膜上形成所述半导体沟道发生在移除所述牺牲介电材料层后。
24.根据权利要求12所述的方法，其中：
所述至少一种金属材料包括从钴、钌和钨中选择的一种或多种金属元素；
所述半导体材料包括硅；
所述金属半导体合金区域包括所述至少一种金属元素的金属硅化物；并且
所述衬底的半导体材料包括以下中的至少一个：半导体晶片的上部部分、位于所述半导体晶片的上部部分之上或位于非半导体衬底的上部部分之上的半导体材料层、在所述半导体晶片中或在所述半导体材料层中的掺杂半导体阱、或者位于所述半导体晶片中或所述半导体材料层中的掺杂半导体源极线。
25.根据权利要求12所述的方法，其中：
所述单片三维结构包括垂直NAND存储器器件；
在所述第二材料层的级处形成导电层；
所述导电层包括所述垂直NAND存储器器件的分别的字线，或者电连接到所述垂直NAND存储器器件的分别的字线；
所述衬底包括硅衬底；
所述垂直NAND存储器器件包括在所述硅衬底之上的单片三维NAND串的阵列；
NAND串的三维阵列的第一器件级中的至少一个存储器单元可以位于所述NAND串的三维阵列的第二器件级中的另一个存储器单元之上；
所述硅衬底包含集成电路，所述集成电路包括位于其上的所述存储器器件的驱动器电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分包括实质上垂直于所述衬底的顶表面延伸的半导体沟道；
多个电荷储存元件，每个电荷储存元件定位为相邻于所述多个半导体沟道中的相应的一个；以及
多个控制栅电极，所述多个控制栅电极具有实质上平行于所述半导体衬底的顶表面延伸的条形，所述多个控制栅电极至少包括位于所述第一器件级中的第一控制栅电极和位于所述第二器件级中的第二控制栅电极。
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