CN107408559A - 三维存储器装置的金属氧化物阻挡电介质层的差分蚀刻 - Google Patents

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Abstract

制造半导体结构的方法，包含：形成包括半导体基板之上的绝缘层和间隔体材料层交替层的堆叠体，形成穿过堆叠体的存储器开口，形成具有在存储器开口的底部处的水平部分和至少在存储器开口的侧壁之上的垂直部分的铝氧化物层，其中水平部分与垂直部分的结构或组分中的至少一个不同，并且对垂直部分有选择性地选择性蚀刻水平部分。

Description

三维存储器装置的金属氧化物阻挡电介质层的差分蚀刻
相关申请的交叉引用
本申请要求提交于2015年6月24日的申请号为14/748,871的美国非临时申请的优先权，在先申请的整体内容通过引用整合于本文。
技术领域
本公开通常涉及半导体装置的领域，并且具体地涉及三维半导体装置，比如垂直NAND串，以及其制造方法。
背景技术
在T.Endoh等人的题为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”的IEDM Proc.(2001)33-36的文章中公开了具有每单元一位的三维垂直NAND串。
电介质金属氧化物材料可以用于阻挡电介质层，其提供控制栅电极与配置为存储电荷的存储器元件之间的电隔离。在电介质金属氧化物阻挡电介质层形成在存储器开口内侧的情况下，需要通过各向异性蚀刻移除电介质金属氧化物阻挡电介质层的底部部分，以在形成垂直半导体沟道之前物理地暴露基板的半导体表面。然而，阻挡电介质层的电介质金属氧化物材料的各向异性蚀刻造成挑战，因为蚀刻工艺的低选择性和相对高的阻挡电介质层的垂直部分的附带蚀刻速率。
发明内容
根据本公开的方面，制造半导体结构的方法包含：在半导体基板之上形成交替层的堆叠体，交替层包括绝缘层和间隔体材料层，穿过堆叠体形成存储器开口，形成铝氧化物层，铝氧化物层具有存储器开口的底部处的水平部分和至少在存储器开口的侧壁之上的垂直部分，其中水平部分与垂直部分的结构或组分中的至少一个不同，并且对垂直部分有选择性地选择性蚀刻水平部分。
根据本公开的另一方面，提供了单片三维装置结构，其包括交替层的堆叠体，交替层包括绝缘体层和导电层且位于半导体基板之上；延伸穿过交替层的堆叠体的存储器堆叠体结构，存储器堆叠体结构包括阻挡电介质层、存储器材料层以及隧穿电介质层；以及位于存储器堆叠体结构内的半导体沟道。阻挡电介质层至少包括铝氧化物层，铝氧化物层横向地围绕并接触存储器材料层。铝氧化物层的底表面与存储器材料层的底表面被存储器材料层的水平部分垂直地间隔开。
附图说明
图1是根据本公开的实施例的在形成包含交替的多个材料层的堆叠体和延伸穿过堆叠体的存储器开口之后的示例性结构的垂直截面图。
图2A-图2L是根据本公开的实施例的在用来形成第一示例性存储器堆叠体结构的各工艺步骤期间的示例性结构内的存储器开口的顺序的垂直截面图。
图2M-图2O是根据本公开的实施例的在用来形成第一示例性存储器堆叠体结构的变体的各工艺步骤期间的示例性结构内的存储器开口的顺序的垂直截面图。
图3A-图3F是根据本公开的实施例的在用来形成第二示例性存储器堆叠体结构的各工艺步骤期间的示例性结构内的存储器开口的顺序的垂直截面图。
图4是根据本公开的实施例的在形成存储器堆叠体结构之后的示例性结构的垂直截面图。
图5是根据本公开的实施例的在形成阶梯状台阶和倒退阶梯状电介质材料部分之后的示例性结构的垂直截面图。
图6A是根据本公开的实施例的在形成后侧接触沟槽之后的示例性结构的垂直截面图。
图6B是图6A的示例性结构的部分透视俯视图。垂直平面A-A’是图6A的垂直截面图的平面。
图7是根据本公开的实施例的在形成后侧凹陷之后的示例性结构的垂直截面图。
图8是根据本公开的实施例的在形成导电层之后的示例性结构的垂直截面图。
图9是根据本公开的实施例的在移除过量导电材料部分之后的示例性结构的垂直截面图。
图10是根据本公开的实施例的在形成各种接触通孔结构之后的示例性结构的垂直截面图。
图11A和图11B是根据本公开的实施例的两个样品的透射电子显微照片(TEM)，其上铝-碳-氧合金部分和铝氧化物层的堆叠体采用原子层沉积工艺生长在氢端基化的硅表面上。
图11C是根据本公开的实施例的样品的透射电子显微照片(TEM)，其通过原子层沉积工艺制备，以形成铝-碳-氧合金部分和铝氧化物层的堆叠体，并且之后在1000摄氏度下退火，以形成碳掺杂铝氧化合物部分。
图12是对于图11C的样品的碳、氮、氧、铬、铝以及硅信号幅度(任意单位)与样品中的深度(以纳米计)的电子能量损失谱(EELS)图。
具体实施方式
如上面所讨论的，本公开针对于三维存储器结构，比如垂直NAND串和其他三维装置，以及其制造方法，其各方面在下面描述。本公开的实施例可以用来形成各种结构，包含多级存储器结构，其非限制性示例包含半导体装置，比如包括多个NAND存储器串的三维单片存储器阵列装置。附图并非按比例绘制。其中图示元件的单个实例的情况下，可以复制元件的多个实例，除非明确描述或清楚地指示了元件的复制品的缺失。诸如“第一”“第二”以及“第三”的序号仅用来识别相似的元件，且本公开的说明书和权利要求可以采用不同的序号。如本文所用的，位于第二元件“上”的第一元件可以位于第二元件的表面的外部侧上或在第二元件的内部侧上。如本文所用的，如果存在第一元件的表面与第二元件的表面之间的物理接触，则第一元件“直接”位于第二元件“上”。
如本文所用的，“层”是指包含具有实质上均匀的厚度的区域的材料部分。层可以延伸在下层或上层结构的整体之上，或可以范围小于下层或上层结构的范围。此外，层可以为均一的或非均一的连续结构的区域，区域的厚度小于连续结构的厚度。例如，层可以位于在任意对水平平面之间，在连续结构的顶表面与底表面之间或在其上。层可以水平地、垂直地和/或沿着渐缩的表面延伸。基板可以为层，可以包含其中的一个或多个层，和/或可以具有其之上、其上方和/或其下方的一个或多个层。
单片三维存储器阵列中，多个存储器级形成在单个基板(比如半导体晶片)上方，而没有介于中间的基板。术语“单片”是指阵列中的每级的层直接沉积在阵列的每个下层级的层上。相比之下，二维阵列可以分开地形成，并且然后封装在一起，以形成非单片存储器装置。例如，已经通过在分开的基板上形成存储器级并将存储器级垂直地堆叠构建了非单片堆叠的存储器，如专利号为5,915,167、题为“Three-dimensional Structure Memory”的美国专利所描述。在接合之前可以将基板减薄或从存储器级移除，但由于存储器级初始地形成在分开的基板之上，这样的存储器不是真正的单片三维存储器阵列。本公开的各种三维存储器装置包含单片三维NAND串存储器装置，并且可以采用本文所描述的各种实施例制造。
参考图1，图示了根据本公开的实施例的示例性结构，其可以用来例如制造含有垂直NAND存储器装置的装置结构。示例性结构包含基板，其可以为半导体基板。基板可以包含基板半导体层9。基板半导体层9为半导体材料层，并且可以包含至少一个单质半导体材料、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或本领域已知的其他半导体材料。基板可以具有主表面7，其可以为例如基板半导体层9的最顶部表面。主表面7可以为半导体表面。一个实施例中，主表面7可以为单晶半导体表面。
如本文所用的，“半导体材料”是指具有从1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且一经用适当的电掺杂剂掺杂，能够产生具有从1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用的，“电掺杂剂”是指对能带结构内的价带(valence band)添加空穴的p型掺杂剂，或对能带结构内的导带(conduction band)添加电子的n型掺杂剂。如本文所用的，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用的，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。对于电导率的全部测量在标准条件下进行。可选地，基板半导体层9内可以形成至少一个掺杂阱(没有明确示出)。
用于外围电路的至少一个半导体装置可以形成在基板半导体层9的部分上。至少一个半导体装置可以包含例如场效应晶体管。例如，可以通过蚀刻基板半导体层9的部分并在其中沉积电介质材料来形成至少一个浅沟槽隔离结构120。可以在基板半导体层9之上形成栅极电介质层、至少一个栅极导体层以及栅极帽电介质层，并且之后图案化以形成至少一个栅极结构(150，152，154，158)，其中的每一个可以包含栅极电介质150、至少一个栅电极(152，154)以及栅极帽电介质。栅电极(152，154)可以包含第一栅电极部分152和第二栅电极部分154的堆叠体。可以通过沉积和各向异性地蚀刻共形电介质层来在至少一个栅极结构(150，152，154，158)周围形成至少一个栅极间隔体156。有源区域130可以形成在基板半导体层9的上部中，例如，通过采用至少一个栅极结构(150，152，154，158)作为掩模结构来引入电掺杂剂。可依所需采用附加的掩模。有源区域130可以包含场效应晶体管的源极区域和漏极区域。可以可选地形成第一电介质衬垫体161和第二电介质衬垫体162。第一和第二电介质衬垫体(161，162)中的每一个可以包括硅氧化物层、硅氮化物层和/或电介质金属氧化物层。阐述性示例中，第一电介质衬垫体161可以为硅氧化物层，并且第二电介质衬垫体162可以为硅氮化物层。用于外围电路的至少一个半导体装置可以含有后续形成的存储器装置的驱动电路，其可以包含至少一个NAND装置。
电介质材料(比如硅氧化物)可以沉积在至少一个半导体装置之上，并且可以后续地平坦化以形成平坦化电介质层170。一个实施例中，平坦化电介质层170的平坦化的顶表面可以与电介质衬垫体(161，162)的顶表面共面。后续地，可以从区域移除平坦化电介质层170和电介质衬垫体(161，162)，以物理地暴露基板半导体层9的顶表面。
可以通过单晶半导体材料的沉积(例如，通过选择性外延)，将可选半导体材料层10形成在基板半导体层9的顶表面上。沉积的半导体材料可以与基板半导体层9的半导体材料相同或不同。沉积的半导体材料可以为能够用于如上所述的半导体基板层9的任意材料。半导体材料层10的单晶半导体材料可以与基板半导体层9的单晶结构外延对准。可以例如通过化学机械平坦化(CMP)来移除沉积的半导体材料的位于平坦化电介质层170的顶表面之上的部分。此情况下，半导体材料层10可以具有顶表面，其与平坦化电介质层170的顶表面共面。
平坦电介质层31可以形成在半导体材料层10上方。平坦电介质层31可以为栅极电介质层，其将半导体材料层10的上部中的半导体沟道的水平部分与要通过取代最底部牺牲材料层42而后续形成的选择栅电极垂直地分开。平坦电介质层31可以为例如硅氧化物层、电介质金属氧化物层或其组合。平坦电介质层31的厚度可以在从1nm至10nm的范围内，尽管也可以采用更大或更小的厚度。
交替的多个第一材料层(其可以为绝缘层32)和第二材料层(其可以为牺牲材料层42)的堆叠体形成在基板的顶表面之上，其可以例如在平坦电介质层31的顶表面上。如本文所用的，“材料层”是指包含遍布其整体的材料的层。如本文所用的，交替的多个第一元件和第二元件是指其中第一元件的实例与第二元件的实例交替的结构。第一元件中的不是交替的多元的端部元件的每个实例在两侧上被两个第二元件的实例邻接，并且第二元件中的不是交替的多元的端部元件的每个实例在两端上被第一元件的两个实例邻接。第一元件可以具有其间相同的厚度，或可以具有不同的厚度。第二元件可以具有其间相同的厚度，或可以具有不同的厚度。交替的多个第一材料层和第二材料层可以开始于第一材料层的实例或开始于第二材料层的实例，并且可以终止于第一材料层的实例或终止于第二材料层的实例。一个实施例中，第一元件的实例和第二元件的实例可以形成单元，其在交替的多元内具有周期性地重复。
每个第一材料层包含第一材料，并且每个第二材料层包含与第一材料不同的第二材料。一个实施例中，每个第一材料层可以为绝缘层32，并且每个第二材料层可以为间隔体材料层，其提供绝缘体层32的垂直相邻的对之间的垂直分隔。
一个实施例中，间隔体材料层可以为永久层，其不被不同的材料后续地取代。此情况下，间隔体材料层可以包含导电材料比如掺杂半导体材料(比如掺杂多晶硅或掺杂含硅合金)。可替代地，每个第一材料层可以为绝缘层32，并且每个第二材料层可以为牺牲材料层。此情况下，堆叠体可以包含交替的多个绝缘层32和牺牲材料层42，并且构成原型交替层的堆叠体，其包括绝缘层32和牺牲材料层42。如本文所用的，“原型”结构或“处理中”结构是指临时结构，其在形状上或组分其中至少一个部件的组分上后续地改变。
交替的多元的堆叠体在本文称为交替的堆叠体(32，42)。一个实施例中，交替的堆叠体(32，42)可以包含第一材料组成的绝缘层32，和与绝缘层32的材料不同的第二材料组成的牺牲材料层42。绝缘层32的第一材料可以为至少一个绝缘材料。就其本身而言，每个绝缘层32可以为绝缘材料层。可以用于绝缘层32的绝缘材料包含但不限于硅氧化物(包含掺杂或未掺杂硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常已知为高电介质常数(高k)电介质氧化物(例如，铝氧化物、铪氧化物等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐以及有机绝缘材料。一个实施例中，绝缘层32的第一材料可以为硅氧化物。
牺牲材料层42的第二材料为可以对绝缘层32的第一材料有选择性地移除的牺牲材料。如本文所用的，如果移除工艺以第二材料的移除的速率的至少两倍来移除第一材料，则第一材料的移除为“对”第二材料“有选择性”。第一材料的移除的速率对第二材料的移除的速率在本文中称为移除工艺对于第一材料的关于第二材料的“选择性”。
牺牲材料层42可以包括绝缘材料、半导体材料或导电材料。可以用导电电极后续地取代牺牲材料层42的第二材料，导电电极可以充当例如垂直NAND装置的控制栅电极。第二材料的非限制性示例包含硅氮化物、非晶态半导体材料(比如非晶态硅)以及多晶半导体材料(比如多晶硅)。一个实施例中，牺牲材料层42可以为间隔体材料层，其包括硅氮化物或包含硅和锗中的至少一个的半导体材料。
一个实施例中，绝缘层32可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果对于绝缘层32采用硅氧化物，四乙基正硅酸盐(tetraethyl orthosilicate，TEOS)可以用作CVD工艺的前驱体材料。可以例如通过CVD或原子层沉积(ALD)形成牺牲材料层42的第二材料。
可以适当地图案化牺牲材料层42，使得要通过牺牲材料层42的取代后续地形成的导电材料部分可以充当导电电极，比如要后续地形成的单片三维NAND串存储器装置的控制栅电极。牺牲材料层42可以包括具有条形状的部分，条形状实质上平行于基板的主表面7延伸。
绝缘层32和牺牲材料层42的厚度可以在从20nm至50nm的范围内，尽管每个绝缘层32和每个牺牲材料层42可以采用更小或更大的厚度。绝缘层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42的对的重复的数目可以在从2至1024的范围内，并且典型地从8至256，尽管也可以采用更多数目的重复。堆叠体中的顶部和底部栅电极可以充当选择栅电极。一个实施例中，交替的堆叠体(32，42)中的每个牺牲材料层42可以具有均匀厚度，其在每个各自的牺牲材料层42内实质上不变。
可选地，绝缘帽层70可以形成在交替的堆叠体(32，42)之上。绝缘帽层70包含电介质材料，其与牺牲材料层42的材料不同。一个实施例中，绝缘帽层70可以包含能够用于上述绝缘层32的电介质材料。绝缘帽层70可以具有比绝缘层32中的每一个更大的厚度。可以例如通过化学气相沉积来沉积绝缘帽层70。一个实施例中，绝缘帽层70可以为硅氧化物层。
后续地，可以在绝缘帽层70和交替的堆叠体(32，42)之上形成至少包含光致抗蚀剂层的光刻材料堆叠体(未示出)，并且可以被光刻法地图案化，以形成其中的开口。可以通过至少一个各向异性蚀刻将光刻材料堆叠体中的图案转印穿过绝缘帽层70且穿过交替的堆叠体(32，42)的整体，至少一个各向异性蚀刻采用图案化的光刻材料堆叠体作为蚀刻掩模。蚀刻图案化的光刻材料堆叠体中的开口下层的交替的堆叠体(32，42)的部分，以形成存储器开口49。换而言之，图案化的光刻材料堆叠体中的图案的穿过交替的堆叠体(32，42)的转印形成存储器开口49，存储器开口49延伸穿过交替的堆叠体(32，42)。可以交替用来蚀刻穿过交替的堆叠体(32，42)的材料的各向异性蚀刻工艺的化学过程，以最优化交替的堆叠体(32，42)中的第一材料和第二材料的蚀刻。各向异性蚀刻可以为例如系列的反应离子蚀刻。可选地，平坦电介质层31可以用作交替的堆叠体(32，42)与基板之间的蚀刻终止层。存储器开口49的侧壁可以实质上垂直，或可以渐缩。可以例如通过灰化来后续地移除图案化的光刻材料堆叠体。
存储器开口49形成为穿过平坦电介质层31，使得存储器开口49在下选择栅电极之间从交替的堆叠体(32，42)的顶表面延伸到基板内的半导体材料层10的顶表面。一个实施例中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49的底部处之后，可以可选地执行到半导体材料层10中的过蚀刻。可以在光刻材料堆叠体的移除之前、或之后执行过蚀刻。换而言之，半导体材料层10的凹陷的表面可以从未处理的(undressed)半导体材料层10的顶表面垂直地偏移凹陷深度。凹陷深度可以例如在从1nm至50nm的范围内，尽管也可以采用更小或更大的凹陷深度。过蚀刻是可选的，并且可以省略。如果不执行过蚀刻，每个存储器开口49的底表面可以与半导体材料层10的最顶部表面共面。存储器开口49中的每一个可以包含侧壁(或多个侧壁)，侧壁实质上垂直于基板的最顶部表面延伸。其中形成存储器开口49的阵列的区域在本文中称为装置区域。基板半导体层9和半导体材料层10共同地构成基板(9，10)，其可以为半导体基板。可替代地，半导体材料层10可以省略，并且存储器开口49可以延伸到半导体材料层10的顶表面。
可以采用本公开的各种实施例在存储器开口的每一个中形成存储器堆叠体结构。图2A-图2L图示了根据本公开的实施例的在形成第一示例性存储器堆叠体结构间的示例性结构内的存储器开口的顺序的垂直截面图。可以在图1中所示的示例性结构中的存储器开口49中的每一个内执行示例性存储器堆叠体结构的形成。
参考图2A，在放大图中图示了图1的示例性结构中的存储器开口49。存储器开口49延伸穿过绝缘帽层70、交替的堆叠体(32，42)、平坦电介质层31并且可选地进入到半导体材料层10的上部中。关于半导体材料层10的顶表面的每个存储器开口的底表面的凹陷深度可以在0nm至30nm的范围内，尽管也可以采用更大的凹陷深度。可选地，牺牲材料层42可以部分地横向凹陷，以例如通过各向同性蚀刻来形成横向凹陷(未示出)。
参考图2B，可以在每个存储器开口49的底部部分例如通过选择性外延来形成可选外延沟道部分11。每个外延沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。一个实施例中，外延沟道部分11可以掺杂有与半导体材料层10相同导电型的电掺杂剂。一个实施例中，每个外延沟道部分11的顶表面可以形成在包含牺牲材料层42的顶表面的水平平面上方。此情况下，可以通过用各自的导电材料层取代位于包含外延沟道部分11的顶表面的水平平面下方的每个牺牲材料层42来后续地形成至少一个源极选择栅电极。
参考图2C，可以通过共形沉积方法来沉积可选外阻挡电介质层501。如果采用，外阻挡电介质层501用作阻挡电介质层的子层。如本文所用的，“子层”是指为构成层的另一结构的组成层的层。一个实施例中，外阻挡电介质层501可以包含硅氧化物、硅氮氧化物、硅氮化物、除铝氧化物之外(比如铪氧化物、镧氧化物或锆氧化物)的电介质金属氧化物或其组合。一个实施例中，外阻挡电介质层501可以包含硅氧化物(例如，SiO2)。外阻挡电介质层501可以通过共形沉积方法形成，比如低压化学气相沉积、原子层沉积或其组合。外阻挡电介质层501的厚度可以在从1nm至20nm(比如从2nm至4nm)的范围内，尽管可以采用更小或更大的厚度。可替代地，外阻挡电介质层501可以省略，并且可以在形成后侧凹陷之后形成后侧阻挡电介质层。空腔49’存在于存储器开口未被外延沟道部分11或外阻挡电介质层501填充的容积内。
参考图2D，例如通过反应离子蚀刻工艺来各向异性地蚀刻外阻挡电介质层501，以移除水平部分。外延沟道部分11的顶表面物理地暴露在空腔49’的底部处。如果省略外延沟道部分11，则层10的顶部被暴露。存储器开口49内的外阻挡电介质层501的剩余的垂直部分构成外阻挡电介质间隔体，其可以与环面(torus)同胚(homeomorphic)。如本文所用的，如果元件的形状可以不产生新的空穴或不破坏现有的空穴的情况下连续地变形为环面的形状，则元件与环面同胚。外阻挡电介质层501作为外间隔体直接形成在存储器开口49的侧壁表面上。一个实施例中，外阻挡电介质层501可以包括硅氧化物间隔体。
参考图2E，执行原子层沉积工艺，以根据表面条件沉积铝氧化物或铝-碳-氧合金。铝氧化物可以为理论计量配比的(例如，Al2O3)或非理论计量配比的(例如，具有大于或小于2：3的Al：O原子比，比如1.5：3至2.5：3)。原子层沉积工艺采用包含至少一个铝原子的有机(即，含碳)前驱体气体和氧化剂气体。在原子层沉积工艺期间，有机前驱体气体和氧化剂气体交替地流通到包含半导体基板(9，10)的处理室中。
可以选择有机前驱体气体和氧化剂气体的组合，使得铝氧化物沉积在诸如外阻挡电介质层501的内侧壁(其为电介质间隔体)的电介质表面，同时铝-碳-氧合金材料沉积在物理地暴露的半导体表面，比如外延沟道部分11的顶表面(或如果省略了外延沟道部分11，层10的顶表面)。铝-碳-氧合金部分573可以与铝氧化物层503的垂直部分沉积在存储器开口49的侧壁之上同时地沉积在存储器开口的底表面。
通过采用相同前驱体气体和相同氧化剂气体的原子层沉积工艺同时地形成铝-碳-氧合金部分573和铝氧化物层503。碳整合到铝-碳-氧合金部分573中的现象取决于外延沟道部分11的顶表面的表面条件且取决于前驱体气体和氧化剂气体的选择。换而言之，前驱体气体和氧化剂气体的选择影响铝-碳-氧合金部分573中的碳含量。因此，通过选择前驱体气体和氧化剂气体的最优化组合，可以最大化能够沉积在外延沟道部分的顶表面上的碳的总量。通常地，较高的碳浓度和较大的厚度对于铝-碳-氧合金部分573是优选的，以最大化沉积在外延沟道部分的顶表面之上的碳含量。
通常地，分子内包含至少一个铝原子的有机前驱体气体可以用来诱导具有铝-碳-氧合金部分573内的可变碳含量的铝-碳-氧合金部分573的沉积。含铝的有机前驱体中，三甲基铝(Al2(CH3)6)可以提供大量碳到铝氧化物中的整合。一些实施例中，可以实现50原子％之上的原子碳含量。氧化剂气体可以为例如氧、臭氧或水蒸气。作为氧化剂，水蒸气可以提供比氧气更高的碳含量。一个实施例中，有机前驱体气体包括三甲基铝，并且氧化剂气体包括水蒸气。
可以通过外延沟道部分11的顶表面的表面处理增强碳的整合。一个实施例中，半导体基板(9，10)包含含硅的半导体材料(比如硅或硅-锗合金)，并且存储器开口的底部处的半导体表面(即，外延沟道部分11的顶表面)可以为含硅的半导体材料的表面。此情况下，可以处理存储器开口的底部处的半导体表面，以在原子层沉积工艺之前形成氢端基化的表面。阐述性示例中，可以使用稀氢氟酸中的湿法蚀刻或HF蒸汽蚀刻来移除外延沟道部分11的顶表面上的原生(native)氧化物，并且提供外延沟道部分11的顶表面处的氢端基化的表面。
可以选择原子层沉积工艺的温度，以最大化铝-碳-氧合金部分573中的碳整合。例如，如果有机前驱体气体包括三甲基铝并且氧化剂气体包括水蒸气，沉积温度可以在从100摄氏度至250摄氏度的范围内(例如，在125摄氏度与150摄氏度之间)，尽管可以采用更低或更高的温度。还可以最优化有机前驱体气流的脉冲持续时间和氧化剂气流的脉冲持续时间，以提高碳整合。
铝-碳-氧合金部分573的厚度可以自限制，因为铝-碳-氧合金部分573的材料为铝氧化物(即，实质上不含碳的铝和氧的化合物)的沉积提供传导的表面。一个实施例中，铝-碳-氧合金部分573的厚度可以在从1单层至5单层的范围内(例如，1-1.5nm)，取决于有机前驱体气体和氧化剂气体的选择。铝-碳-氧合金部分573的平均原子碳浓度可以在从20至70at.％的范围内(比如从40至60at.％)，尽管可以采用更低或更高的原子浓度。原子组分的平衡可以为氧原子和铝原子的组合。一个实施例中，铝-碳-氧合金部分573中的铝的原子浓度可以在从5至20at.％的范围内，并且铝-碳-氧合金部分573中的氧的原子浓度可以在从10至50at.％的范围内，尽管对于铝和氧中的每一个可以采用更低或更高的原子浓度。水平铝-碳-氧合金部分573具有比铝氧化物层503的剩余部分(例如，垂直部分)更多的碳，剩余部分可以具有0至10at.％的碳。一个实施例中，水平铝-碳-氧合金部分573比铝氧化物层503的剩余部分(例如，垂直部分)更薄。例如，水平铝-碳-氧合金部分573(例如，1-1.5nm厚)比铝氧化物层503的剩余部分(例如，2-2.5nm厚)更薄百分之15-30。
参考图2F，铝-碳-氧合金部分573的形成直接进行在半导体表面上，或半导体表面的紧邻附近。原子层沉积工艺的可选的继续仅在铝-碳-氧合金部分573之上形成主要由铝和氧组成的铝氧化物。因此，随着原子层沉积工艺继续，铝氧化物层503的水平部分沉积在铝-碳-氧合金部分573之上。原子层沉积工艺可以继续，直到直接在外阻挡电介质间隔体501的内侧壁上的铝氧化物层503的垂直部分达到目标厚度，其可以在从2nm至15nm的范围内，尽管可以采用更小或更大的目标厚度。
参考2G，在升高的温度下执行退火工艺，以使铝-碳-氧合金部分573和铝氧化物层503的水平部分和/或下层硅材料(例如，部分11，或如果省略了部分11，则层10)反应。沉积到多晶铝氧化物材料中，此退火工艺将铝氧化物层503的非晶态材料结晶随着。在转化外阻挡材料层501的内侧壁上的铝氧化物层503的垂直部分的退火工艺期间，铝氧化物层503的水平部分和铝-碳-氧合金部分573的组合被转化为C、Al以及O的合金。在高至足以采用退火工艺诱导铝-碳-氧合金部分573中的碳原子的扩散以形成碳掺杂铝氧化合物部分的升高的温度下执行退火工艺。如本文所用的，“铝氧化合物”是指包含铝和氧的化合物。如本文所用的，“掺杂铝氧化合物”是指包含铝、氧以及不是铝或氧的至少另一元素(例如，碳和/或硅)的化合物。退火工艺的温度可以例如在从700摄氏度至1150摄氏度的范围内(例如，从900摄氏度至1050摄氏度，包含950至1000摄氏度，比如在惰性气氛(比如氮气氛)中执行15-60秒(比如30-45秒)的RTA工艺)，尽管也可以采用更低或更高的温度。
通过铝-碳-氧合金部分573的材料与铝氧化物层503的水平部分和/或硅基板材料(10或11)的相互扩散，将掺杂铝氧化合物部分583形成在存储器开口的底表面处。一个实施例中，硅氧化物层可以形成在硅基板材料(10或11)与部分573之间。在不期望被特定理论所约束的情况下，一些半导体原子(例如，硅)可以在退火工艺期间从硅部分11扩散到掺杂铝氧化合物部分583中。掺杂铝氧化合物部分583可以包含铝-碳-氧合金部分573中的每个元素，并且因此，包含铝、碳以及氧和可选的硅。由于碳原子的存在，掺杂铝氧化合物部分583是碳掺杂的，并且因此，是碳掺杂的铝氧化物化合物部分，比如硅和碳掺杂的铝氧化物。掺杂铝氧化合物部分583的厚度可以与铝-碳-氧合金部分573和铝氧化物层503的水平部分的堆叠体的厚度实质上相同，或由于附加的材料(比如在退火工艺期间来自外延部分11的一些半导体材料(例如，Si)和/或附加的气体，比如氧和/或氮)的整合，可以大于(例如，3-15nm，比如4-8nm)堆叠体铝-碳-氧合金部分573和铝氧化物层503的水平部分的厚度。一个实施例中，掺杂铝氧化合物部分583可以包括碳和硅掺杂的铝氧化合物部分。部分583中的碳、硅、氧和/或铝含量可以作为部分583的厚度的函数变化。在部分583的一些或全部区域中可以存在比铝更多的碳。
开口侧壁上的铝氧化物层503的垂直部分不显著地改变组分，并且可以从如沉积的非晶态相改变为多晶相。可替代地，其可以为如沉积的作为多晶铝氧化物。一个实施例中，外阻挡电介质间隔体501的内侧壁上的和绝缘帽层70之上的铝氧化物层503可以主要由铝氧化物构成。在退火期间，部分573上的层503的水平部分可以与部分573相互扩散以形成部分583。
参考图2H，具有范围从0.5nm至6nm的范围内的厚度的硅氧化物层(未示出)可以可选地沉积在铝氧化物层的内侧壁上。如果沉积硅氧化物层，硅氧化物层直接接触要后续形成的存储器材料层。可以执行选择性各向异性蚀刻，以蚀刻可选的硅氧化物层的水平部分和掺杂铝氧化合物部分583，而不显著地蚀刻外阻挡电介质间隔体501的侧壁上的铝氧化物层503的垂直部分(或硅氧化物层的垂直部分)。一个实施例中，各向异性蚀刻可以采用O2的或CF4和O2的混合物的等离子体。可替代的氟碳蚀刻剂气体和/或可替代的氯氟碳蚀刻剂气体和/或可替代的氧源可以用于各向异性蚀刻中。铝氧化合物部分583中的掺杂剂原子(即，碳原子)增强相对于铝氧化物的铝氧化合物部分583的蚀刻速率。换而言之，由于铝氧化合物部分583中掺杂剂原子的存在，铝氧化合物部分583的蚀刻速率大于铝氧化物层503中的铝氧化物的蚀刻速率。
在掺杂铝氧化合物部分583被各向异性地蚀刻之后，半导体表面(即，外延部分11的顶表面(或如果省略了部分11，层10))从空腔49’之下物理地暴露。可以可选地执行适当清洁工艺，以从外延沟道部分11的顶表面移除任何残留材料。铝氧化物层503的剩余部分构成内阻挡电介质间隔体，其可以与环面拓扑地同胚。一个实施例中，底切区域U可以形成在内阻挡电介质间隔体503之下，其可以主要由铝氧化物构成。
参考图2I，可以形成存储器材料层504。一个实施例中，存储器材料层504可以为包含电介质电荷捕捉材料的电荷捕捉材料，其可以为例如硅氮化物。可替代地，存储器材料层504可以包含导电材料(比如掺杂多晶硅或金属材料)，其例如通过在横向凹陷内形成到牺牲材料层42中而被图案化为多个电隔离的部分(例如，浮置栅极)。一个实施例中，存储器材料层504包含硅氮化物层。
存储器材料层504可以形成为均一组分的单个存储器材料层，或可以包含多个存储器材料层的堆叠体。多个存储器材料层(如果采用)可以包括多个间隔开的浮置栅极材料层，其含有导电材料(例如，金属，比如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物，比如钨硅化物、钼硅化物、钽硅化物、钛硅化物、镍硅化物、钴硅化物或其组合)和/或半导体材料(例如，多晶或非晶态半导体材料，包含至少一个单质半导体元素或至少一个化合物半导体材料)。可替代地或附加地，存储器材料层504可以包括绝缘电荷捕捉材料，比如一个或多个硅氮化物片段。可替代地，存储器材料层504可以包括诸如金属纳米颗粒的导电纳米颗粒，其可以为例如钌纳米颗粒。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任意适当沉积技术来形成存储器材料层504。存储器材料层504的厚度可以在从2nm至20nm的范围内，尽管可以采用更小或更大的厚度。
后续地，可以通过共形沉积工艺形成隧穿电介质层506。隧穿电介质层506可以包含多个子层，或可以包含均一电介质材料层。隧穿电介质层506包含至少一个电介质材料，在适当电偏压条件下穿过电介质材料可以进行电荷隧穿。根据要形成的单片三维NAND串存储器装置的运行的模式，可以通过热载流子注入或通过Fowler-Nordheim隧穿诱导的电荷转移来进行电荷隧穿。隧穿电介质层506可以包含硅氧化物、硅氮化物、硅氮氧化物、电介质金属氧化物(比如铝氧化物和铪氧化物)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。一个实施例中，隧穿电介质层506可以包含第一硅氧化物层、硅氮氧化物层以及第二硅氧化物层的堆叠体，其通常地已知为ONO堆叠体。
一个实施例中，可以通过硅氧化物层的沉积、将硅氧化物层的表面部分氮化为硅氮氧化物层以及将硅氮氧化物层的表面部分氧化为第二硅氧化物层来形成ONO堆叠体。硅氧化物层的未转化为硅氮氧化物层的部分为ONO堆叠体内的第一硅氧化物层，并且硅氮氧化物层未转化为第二硅氧化物层的部分为ONO堆叠体内的硅氮氧化物层。可替代地，可以通过由氮化形成的硅氮氧化物层的内侧壁上的硅氧化物的沉积来形成第二硅氧化物层。一个实施例中，隧穿电介质层506可以包含实质上不含碳的硅氧化物层和/或实质上不含碳的硅氮氧化物层。可选地，可以将至少一个附加的电介质材料(比如具有大于7.9的电介质常数的电介质金属氧化物(即，高k电介质))沉积为隧穿电介质层506的组分。隧穿电介质层506的厚度可以在从2nm至20nm的范围内，尽管可以采用更小或更大的厚度。
第一半导体沟道层601可以可选地沉积在隧穿电介质层506上。第一半导体沟道层601包含半导体材料，比如至少一个单质半导体材料、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或本领域已知的其他半导体材料。一个实施例中，第一半导体沟道层601包含非晶态硅或多晶硅。可以通过共形沉积方法(比如，低压化学气相沉积(LPCVD))来形成第一半导体沟道层601。第一半导体沟道层601的厚度可以在从2nm至10nm的范围内，尽管可以采用更小或更大的厚度。空腔49’存在于未填充有沉积的材料层(501，503，504，506，601)的每个存储器开口49的容积内。
参考图2J，采用至少一个各向异性蚀刻工艺来顺序地各向异性地蚀刻可选的第一半导体沟道层601、隧穿电介质层506以及存储器材料层504。可以通过至少一个各向异性蚀刻工艺来移除第一半导体沟道层601、隧穿电介质层506、存储器材料层504以及阻挡电介质层(501，503)的位于绝缘帽层70的顶表面上方的部分。此外，可以将第一半导体沟道层601、隧穿电介质层506以及存储器材料层504的在每个空腔49’的底部的水平部分移除，以在其剩余部分中形成开口。可以通过各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿电介质层506以及存储器材料层504中的每一个。
外延沟道部分11的表面可以穿过第一半导体沟道层601、隧穿电介质506以及电荷存储元件504物理地暴露在开口下方。可选地，外延沟道部分11的物理地暴露的部分可以垂直地凹陷。隧穿电介质506被电荷存储元件504围绕。电荷存储元件504可以包括电荷捕捉材料或浮置栅极材料。
每个存储器开口49内的隧穿电介质506、电荷存储元件504、内阻挡电介质层503以及外阻挡电介质层501的组整体地构成存储器膜50。一个实施例中，第一半导体沟道层601、隧穿电介质506、电荷存储元件504、内阻挡电介质层503以及外阻挡电介质层501可以具有垂直地相同的侧壁。如本文所用的，如果存在包含第一表面和第二表面两者的垂直平面，则第一表面与第二表面“垂直地相同”。这样的垂直平面可以具有水平曲率或可以不具有水平曲率，但不包含沿着垂直方向的任何曲率，即，笔直地上下延伸。
参考图2K，第二半导体沟道层602可以直接沉积在基板(9，10)之上的外延沟道部分11的半导体表面，并且直接在第一半导体沟道层601上。第二半导体沟道层602包含半导体材料，比如至少一个单质半导体材料、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或本领域已知的其他半导体材料。一个实施例中，第二半导体沟道层602包含非晶态硅或多晶硅。第二半导体沟道层602可以由共形沉积方法(比如低压化学气相沉积(LPCVD))形成。第二半导体沟道层602的厚度可以在从2nm至10nm的范围内，尽管可以采用更小或更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的空腔49’，或可以完全填充每个存储器开口中的空腔。
第一半导体沟道层601和第二半导体沟道层602的材料整体地称为半导体沟道材料。换而言之，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的全部半导体材料的组。
参考图2L，在每个存储器开口中的空腔49’没有被第二半导体沟道层602完全填充的情况下，可以在空腔49’中沉积电介质芯层，以填充每个存储器开口内的空腔49’的任何剩余部分。电介质芯层包含电介质材料，比如硅氧化物或有机硅酸盐玻璃。可以通过共形沉积方法(比如低压化学气相沉积(LPCVD))或通过自平坦化沉积工艺(比如旋涂)来沉积电介质芯层。
后续地，可以例如通过从绝缘帽层70的顶表面上方的凹陷蚀刻来移除电介质芯层的水平部分。此外，可以通过平坦化工艺来移除第二半导体沟道层602的位于绝缘帽层70的顶表面上方的的水平部分，其可以采用凹陷蚀刻或化学机械平坦化(CMP)。第二半导体沟道层602的垂直部分保留在每个存储器开口49内。
第一半导体沟道层601和第二半导体沟道层602的每个邻接的对可以整体地形成半导体沟道60，当包含半导体沟道60的垂直NAND装置导通时，电流可以穿过半导体沟道60流通。隧穿电介质506嵌入在电荷存储元件504内，并且横向地围绕半导体沟道60的部分。外阻挡电介质层501、内阻挡电介质层503、电荷存储元件504以及隧穿电介质506的每个邻接的组整体地构成存储器膜50，其能够以宏观保留时间存储电荷。如本文所用的，宏观保留时间是指适于作为永久存储器装置(比如超过24小时的保留时间)的存储器装置的操作的保留时间。
例如通过凹陷蚀刻到位于绝缘帽层70的顶表面与绝缘帽层70的底表面之间的深度，电介质芯层的剩余部分的顶表面可以进一步凹陷在存储器开口内。电介质芯层的每个剩余部分构成电介质芯62。
此外，可以通过将掺杂半导体材料沉积在电介质芯62上方的每个凹陷的区域内来形成漏极区域63。掺杂半导体材料可以为例如掺杂多晶硅。可以从绝缘帽层70的顶表面上方例如通过化学机械平坦化(CMP)或凹陷蚀刻来将沉积的半导体材料的过量部分移除，以形成漏极区域63。
形成延伸穿过交替层的堆叠体的存储器堆叠体结构55。存储器堆叠体结构55包含存储器膜50和半导体沟道60。存储器膜50包含阻挡电介质层(501，503)、存储器材料层504以及隧穿电介质层506。
参考图2M，可以改变用于形成如图2D所示的第一示例性存储器堆叠体结构的处理中的结构，以将半导体基板(9，10)的直接位于空腔49’之下的表面部分转化为掺杂半导体部分117。可以通过将掺杂剂注入到半导体基板117的表面部分中来执行半导体基板(9，10)的表面部分到掺杂半导体部分117的转化。
一个实施例中，可以选择掺杂剂以促进铝-碳-氧合金部分573在后续原子层沉积工艺中的形成。一个实施例中，掺杂剂可以包含选择一下组的至少一个元素，或选自以下组的至少一个元素的化合物：氦、氖、氩、氪、氢、碳、氮、氧以及氟。一个实施例中，掺杂剂可以包含碳。一个实施例中，可以通过选自以下的工艺来注入掺杂剂：以实质上平行于存储器开口的侧壁的注入角度来注入掺杂剂的离子注入工艺，和等离子体掺杂工艺。
参考图2N，可以执行图2E和图2F的工艺步骤。可以采用如上述相同的工艺参数。掺杂半导体部分117中的掺杂剂原子的存在可以积极地或消极地影响铝-碳-氧合金部分573中沉积的碳原子的量。可以采用掺杂剂种类的选择和注入到掺杂半导体部分117中的掺杂剂的量，以最优化铝-碳-氧合金部分573中碳的组分和总量。一个实施例中，掺杂剂种类的选择和注入到掺杂半导体部分117中掺杂剂的量可以选择为将整合到铝-碳-氧合金部分573中的碳最大化。例如，对于注入到硅部分11(或硅层10)中的碳，根据掺杂的碳的量，掺杂半导体部分包括碳掺杂硅或硅碳化物。例如，可以使用快速热退火(RTA)来退火碳掺杂硅或硅碳化物部分117，以将碳或碳和硅从部分117扩散到部分573中，以将部分573转化为碳酸铝或碳酸硅铝掺杂铝氧化合物部分583。RTA可以执行为在900至1100℃下(比如约1000至1050℃)持续15至60秒(比如约30至45秒)。
参考图2O，可以顺序地执行图2G-图2L的工艺步骤，以提供第一示例性存储器堆叠体结构的变体。如图2L和图2O所示的示例性结构包含要后续形成的最终装置结构中存在的特征。例如，包括绝缘体层32和间隔体层(如实施为牺牲材料层42，其后续地被用导电层取代)的交替层的堆叠体位于半导体基板(9，10)之上。形成延伸穿过交替层的堆叠体的存储器堆叠体结构55。存储器堆叠体结构55包含存储器膜50和半导体沟道60。存储器膜50包含阻挡电介质层(501，503)、存储器材料层504以及隧穿电介质层506。阻挡电介质层(501，503)至少包含铝氧化物层503，铝氧化物层503横向地围绕且接触存储器材料层504。铝氧化物层503的最底部表面与外延沟道部分11的半导体表面(即，最顶部表面)被存储器材料层504的与外阻挡电介质层501(即，电介质间隔体)接触的水平部分垂直地间隔开。存储器材料层504的最底部表面与外延沟道部分11的接触半导体沟道60的顶表面接触。
一个实施例中，存储器材料层504的最底部表面可以与如图2O所示包含的掺杂剂的掺杂半导体材料部分117接触。掺杂剂可以包含选自以下组的至少一个元素：氦、氖、氩、氪、氢、碳、氮、氧以及氟。一个实施例中，掺杂半导体材料部分117可以为碳掺杂半导体材料部分(例如，碳掺杂硅或硅碳化物)，并且存储器材料层117的最底部表面可以与碳掺杂半导体材料部分接触。一个实施例中，阻挡电介质层(501，503)可以包含作为外阻挡电介质层501的硅氧化物层，其接触存储器开口的侧壁，存储器堆叠体结构55位于存储器开口中。存储器材料层504可以接触硅氧化物层的内侧壁的部分(即，下部)。一个实施例中，铝氧化物层501可以接触硅氧化物层的内侧壁的另一部分(即，上部)。一个实施例中，硅氧化物层501的底表面可以与存储器材料层504的最底部表面共面(即，位于相同平面内)。
参考图3A，图示了用于形成第二示例性存储器结构的处理中的结构，其可以通过将不提供含碳化合物材料的铝氧化物层503沉积在半导体表面上(比如外延沟道部分11的顶表面)，而从图2D的处理中的第一示例性存储器结构衍生。因此，铝-碳-氧合金部分不形成在外延沟道部分11的顶表面上。反之，铝氧化物层503直接形成在外延沟道部分11的顶表面上。铝氧化物层503形成为直接在空腔49’的底表面(即，外延沟道部分11的半导体表面，或如果省略了部分11，层10)上且在存储器开口的侧壁表面之上(例如，直接在外阻挡电介质层501的内侧壁表面上)的铝氧化物的连续层。此实施例中，可以通过化学气相沉积、溅射或原子层沉积来沉积层503，并且不需要原位碳整合。铝氧化物层503形成为单个连续材料层。此实施例的一方面中，在其垂直部分591和其水平部分592中，用相同的组分和晶体结构来沉积层503。
在本实施例的另一方面中，由于开口49中的堆叠体侧壁的绝缘表面上的铝氧化物层沉积与单晶硅(11或10)表面上的沉积之间的差异，在其垂直部分591和其水平部分592中用不同的组分和/或结构来沉积层503。具体地，通过具有不同的铝对氧原子比，垂直部分591可以具有与水平部分592不同的组分。例如，部分591可以为理论计量配比，而部分592可以为非理论计量配比，或两部分可以都为非理论计量配比，具有不同的铝对氧的比例。可替代地或附加地，垂直部分591可以具有与水平部分592不同的结构，其中垂直部分591具有非晶态晶体结构，而水平部分592具有多晶结构。可替代地，部分591、592两者可以都为多晶，但部分591具有比部分592更大的平均晶粒尺寸。选择部分592的组分和/或晶体结构，使得与部分591相比，其可以选择性蚀刻。
参考图3B，通过将掺杂剂注入到连续铝氧化物层503的水平部分591中，可以将空腔49’的底表面上的连续铝氧化物层503的水平部分592可选地转化为掺杂铝氧化合物部分593。如果部分592具有与上述部分591不同的组分或结构，则可以省略部分592的掺杂。掺杂剂可以选自能够通过改变铝氧化物的组分和/或通过将结构缺陷引入到掺杂铝氧化合物部分593中来相对于铝氧化物提高掺杂铝氧化合物部分593蚀刻速率的元素。因此，掺杂铝氧化合物部分593可以形成在空腔49’的底表面处，并且主要由铝氧化物构成的铝氧化物层503的垂直部分591可以至少保留在存储器开口的侧壁之上。
一个实施例中，可以通过实质上平行于存储器开口的侧壁的注入角度下的离子注入工艺来注入掺杂剂。一个实施例中，可以沿着实质上垂直于基板的顶表面7(即，实质上垂直于铝氧化物层503与外延沟道部分11之间的水平界面)的方向来注入掺杂剂。没有注入掺杂剂的铝氧化物的连续层的垂直部分591构成铝氧化物层503的剩余部分。一个实施例中，掺杂剂可以包含选择一下组的至少一个元素，或选自以下组的至少一个元素的化合物：氦、氖、氩、氪、氢、碳、氮以及氟，其具有至少1016cm-2的剂量。可以选择离子注入工艺的能量，使得注入的掺杂剂的主要部分保留在掺杂铝氧化合物部分593中。可以选择离子注入工艺的剂量，使得注入的掺杂剂具有部分593的在从0.1％至30％的范围内的原子浓度，尽管也可以采用更高或更低的百分比。
参考图3C，可以执行各向异性蚀刻，以在不显著地蚀刻外阻挡电介质间隔体501的侧壁上的铝氧化物层503的垂直部分的情况下蚀刻掺杂铝氧化合物部分593。一个实施例中，各向异性蚀刻可以采用O2的等离子体并且可选地为O2与CF4的混合物。通常地，O2的等离子体在移除碳基材料上是有效的。在与铝氧化物相比选择性蚀刻碳酸铝的各向异性蚀刻中，可以采用可替代的氟碳蚀刻剂气体和/或可替代的氯氟碳蚀刻剂气体和/或可替代的氧源。铝氧化合物部分593中的掺杂剂原子提高相对于铝氧化物部分591的铝氧化合物部分593的蚀刻速率。换而言之，由于铝氧化合物部分593中的掺杂剂原子的存在和/或由于注入的掺杂剂原子导致部分593的晶体结构的无序，铝氧化合物部分593的蚀刻速率大于铝氧化物层的铝氧化物部分591的蚀刻速率。例如，注入的离子(比如氢或稀有气体离子)使部分593变为非晶态，并且从而允许与多晶部分591相比部分593被选择性蚀刻。可替代地，注入的离子(比如氟和碳)导致部分593的组分上的改变，其与铝氧化物部分591相比允许部分593被选择性蚀刻。例如，如上面所讨论的，碳注入可能导致碳酸铝部分593的形成，其可以关于铝氧化物部分被选择性蚀刻。氟注入可以产生易挥发三氟化铝化合物，其在后续的结晶退火(比如高于1238℃温度下的退火)期间升华。由于部分之间的组分上的差异(例如，铝含量)，三氟化铝从部分593的升华使与部分591相比部分593变得贫铝，并且允许与部分591相比部分593被选择性蚀刻。氮注入到部分593中可以减缓后续的结晶退火期间的部分593的结晶。此情况下，在结晶退火之后，氮掺杂部分593可以保持非晶态，而部分591从非晶态被转化为多晶铝氧化物。与多晶部分591相比，非晶态部分593可以被选择性蚀刻。
在各向异性地蚀刻掺杂铝氧化合物部分593之后，半导体表面(即，外延部分11的顶表面)从空腔49’下方物理地暴露。可以可选地执行适当清洁工艺，以从外延沟道部分11的顶表面移除任何残留材料。铝氧化物层503的剩余部分591构成内阻挡电介质间隔体，其可以与环面拓扑地同胚。一个实施例中，底切区域U可以形成在内阻挡电介质间隔体503下方，其可以主要由铝氧化物构成。
参考图3D，可以执行图2I的工艺步骤，以可选地沉积第一半导体沟道层601。
参考图3E，可以执行图2J和图2K的工艺步骤，以蚀刻第一半导体沟道层601、隧穿电介质层506以及存储器材料层504的水平部分，并且使外延沟道部分11的物理地暴露的水平表面凹陷。后续地，可以通过共形沉积方法来沉积第二半导体沟道层602。
参考图3F，可以执行图2L的工艺步骤，以在每个存储器开口内形成电介质芯62和漏极区域63。
第一或第二示例性存储器堆叠体结构(或其任意变体)的多个实例可以嵌入到图1所示的示例性结构中的存储器开口49中。图4图示了将图2L、图2O或图3F的示例性存储器堆叠体结构的多个实例整合的示例性结构。示例性结构包含半导体装置，其包括堆叠体(32，42)，堆叠体(32，42)包含位于半导体基板(9，10)之上的交替的多个材料层(例如，牺牲材料层42)和绝缘层32，以及延伸穿过堆叠体(32，42)的存储器开口。半导体装置还包括阻挡电介质层(501，503)，其从堆叠体的最底部层(例如，最底部牺牲材料层42)垂直地延伸到堆叠体的最顶部层(例如，最顶部牺牲材料层42)，并且接触存储器开口的侧壁和半导体基板的水平表面。尽管本公开描述为采用存储器堆叠体结构的图示的配置，本公开的方法可以应用于包含多晶半导体沟道的可替代的存储器堆叠体结构。
参考图5，可选的第一接触级电介质层71可以形成在基板(9，10)之上。作为可选的结构，可以形成或可以不形成第一接触级电介质层71。在形成了第一接触级电介质层71的情况下，第一接触级电介质层71包含电介质材料，比如硅氧化物、硅氮化物、硅氮氧化物、孔状或非孔状有机硅酸盐玻璃(OSG)或其组合。如果采用了有机硅酸盐玻璃，有机硅酸盐玻璃可以掺杂有氮或可以未掺杂氮。第一接触级电介质层71可以形成在水平平面之上，水平平面包含绝缘帽层70的顶表面和漏极区域63的顶表面。可以通过化学气相沉积、原子层沉积(ALD)、旋涂或其组合来沉积第一接触级电介质层71。第一接触级电介质层71的厚度可以在从10nm至300nm的范围内，尽管可以采用更小或更大的厚度。
一个实施例中，第一接触级电介质层71可以形成为具有通体均匀厚度的电介质材料层。第一接触级电介质层71可以形成为单个电介质材料层，或可以形成为多个电介质材料层的堆叠体。可替代地，第一接触级电介质层71的形成可以与至少一个线路集(linelevel)电介质层(未示出)的形成合并。尽管本公开描述为采用其中第一接触级电介质层71是与可选的第二接触级电介质层或要后续地沉积至少一个线路集电介质层的分开的结构的实施例，本文明确地预期其中第一接触级电介质层71和至少一个线路集电介质层在相同的工艺步骤中形成和/或形成为相同材料层的实施例。
可选地，可以例如通过施加和以开口图案化光致抗蚀剂层，并通过采用蚀刻(比如各向异性蚀刻)将开口的图案转印穿过交替的堆叠体(32，42)，来移除交替的堆叠体(32，42)的部分。延伸穿过交替的堆叠体(32，42)的整个厚度的可选的沟槽可以形成在包含外围装置区域200和接触区域300的部分的区域内，其与包含存储器堆叠体结构55的阵列的装置区域100相邻。后续地，沟槽可以填充有可选的电介质材料，比如硅氧化物。可以通过平坦化工艺(比如化学机械平坦化和/或凹陷蚀刻)，将电介质材料的过量部分从第一接触级电介质层71的顶表面上方移除。在平坦化期间，第一接触级电介质层71的顶表面可以用作终止表面。沟槽中的剩余的电介质材料构成电介质材料部分64。
阶梯状空腔可以形成在接触区域300内，其可以叉开电介质材料部分64与交替的堆叠体(32，42)的部分。可替代地，可以省略电介质材料部分64，并且阶梯状空腔69可以直接形成在堆叠体(32，42)中。阶梯状空腔可以具有各种阶梯状表面，使得阶梯状空腔的水平截面形状作为距基板(9，10)的顶表面的垂直距离的函数逐步改变。一个实施例中，可以通过重复执行工艺步骤的组来形成阶梯状空腔。工艺步骤的组可以包含例如以一个或多个级垂直地增加空腔的深度的第一型蚀刻工艺，和把要在后续的第一型蚀刻工艺中垂直地蚀刻的面积横向地扩展的第二型蚀刻工艺。如本文所用的，包含交替的多元的结构的“级”限定为结构内的第一材料层和第二材料层的对的相对位置。
在阶梯状空腔的形成之后，电介质材料部分64可以具有阶梯状表面，并且在阶梯状空腔的形成之后，交替的堆叠体(32，42)的外围部分可以具有阶梯状表面。如本文所用的，“阶梯状表面”是指表面的组，其包含至少两个水平表面和至少两个垂直表面，使得每个水平表面邻接于从水平表面的第一边缘朝上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘朝下延伸的第二垂直表面。“阶梯状空腔”是指具有阶梯状表面的空腔。
可以通过在其中沉积电介质材料，在阶梯状空腔中形成倒退阶梯状电介质材料部分65(即，绝缘填充材料部分)。电介质材料(比如硅氧化物)可以沉积在阶梯状空腔中。可以例如通过化学机械平坦化(CMP)，从第一接触级电介质层71的顶表面上方移除沉积的电介质材料的过量部分。填充阶梯状空腔的沉积的电介质材料的剩余部分构成倒退阶梯状电介质材料部分65。如本文所用的，“倒退阶梯状”元件是指具有阶梯状表面和作为距之上存在元件的基板顶表面的垂直距离的函数单调增加的水平截面积的元件。如果硅氧化物用于倒退阶梯状电介质材料部分65，倒退阶梯状电介质材料部分65的硅氧化物可以掺杂有掺杂剂(比如B，P，和/或F)或可以未掺杂掺杂剂。
参考图6A和图6B，至少一个电介质支撑柱7P可以可选地形成穿过倒退阶梯状电介质材料部分65和/或穿过第一接触级电介质层71和/或穿过交替的堆叠体(32，42)。图6B中的平面-A’对应于图6A的垂直截面图的平面。一个实施例中，至少一个电介质支撑柱7P可以形成在接触区域300中，接触区域300与装置区域100相邻。可以例如通过形成延伸穿过倒退阶梯状电介质材料部分65和/或穿过交替的堆叠体(32，42)并且至少到基板(9，10)的顶表面的开口，并且通过采用对要用来移除牺牲材料层42的蚀刻化学过程有抗性的电介质材料填充开口，来形成至少一个电介质支撑柱7P。
一个实施例中，至少一个电介质支撑柱可以包含硅氧化物和/或电介质金属氧化物，比如铝氧化物。一个实施例中，电介质材料的与至少一个电介质支撑柱7P的沉积同时地沉积在第一接触级电介质层71之上的部分可以作为第二接触级电介质层73存在于第一接触级电介质层71之上。至少一个电介质支撑柱7P和第二接触级电介质层73中的每一个是可选的结构。就其本身而言，第二接触级电介质层73可以或可以不存在于绝缘帽层70和倒退阶梯状电介质材料部分65之上。第一接触级电介质层71和第二接触级电介质层73在本文中整体地称为至少一个接触级电介质层(71，73)。一个实施例中，至少一个接触级电介质层(71，73)可以包含第一和第二接触级电介质层(71，73)两者，并且可选地包含可以后续形成的任意附加的通孔级电介质层。另一实施例中，至少一个接触级电介质层(71，73)可以仅包含第一接触级电介质层71或第二接触级电介质层73，并且可选地包含可以后续形成的任意附加的通孔级电介质层。可替代地，可以省略第一和第二接触级电介质层(71，73)的形成，并且可以后续形成至少一个通孔级电介质层，即，在后侧接触通孔结构的形成之后。
第二接触级电介质层73和至少一个电介质支撑柱7P可以形成为集成构造的单个连续结构，即，没有任何介于其间的材料。另一实施例中，可以例如通过化学机械平坦化或凹陷蚀刻，来移除电介质材料的与至少一个电介质支撑柱7P的沉积同时地沉积在第一接触级电介质层71之上的部分。此情况下，第二接触级电介质层73不存在，并且第一接触级电介质层71的顶表面可以物理地暴露。存储器接触通孔结构88可以形成为穿过第一和第二接触级电介质层(73，71)。具体地，光致抗蚀剂层可以被施加在第二接触级电介质层73之上，并且可以被光刻法地图案化，以形成上覆源极结构63的开口。可以执行各向异性蚀刻，以将光致抗蚀剂层中的图案转印穿过第一和第二接触级电介质层(73，71)，以形成延伸穿过第一和第二接触级电介质层(73，71)的存储器接触通孔空腔。存储器接触通孔空腔可以填充有至少一个导电材料。可以从包含第二接触级电介质层73的顶表面的水平平面上方移除至少一个导电材料的过量部分。至少一个导电材料的每个剩余连续部分构成存储器接触通孔结构88，其接触下层漏极区域63的顶表面。可以例如通过灰化来后续地移除光致抗蚀剂层。可替代地，可以在图10中所示的工艺中的之后的步骤处形成存储器接触通孔结构88。
另一光致抗蚀剂层(未示出)可以施加在交替的堆叠体(32，42)和/或倒退阶梯状电介质材料部分65之上，并且可选地在该另一光致抗蚀刻层上且光刻法地图案化，以在期望形成后侧接触通孔结构的区域中形成至少一个后侧接触沟槽79。可以采用各向异性蚀刻将光致抗蚀剂层中的图案转印穿过交替的堆叠体(32，42)和/或倒退阶梯状电介质材料部分65，以形成至少一个后侧接触沟槽79，其至少延伸到基板(9，10)的顶表面。一个实施例中，至少一个后侧接触沟槽79可以包含源极接触开口，其中可以后续形成源极接触通孔结构。可以通过穿过每个后侧接触沟槽将电掺杂剂注入到位于基板(9，10)上或基板(9，10)内的半导体部分中，来形成源极区域61。例如，可以通过将掺杂剂原子注入到半导体材料层10的穿过每个后侧接触沟槽79的部分来形成源极区域61。可替代地，可以通过半导体材料的沉积(例如，通过选择性外延)，并且通过将电掺杂剂注入到沉积的半导体部分中，来在基板(9，10)上形成半导体部分。
参考图7，可以例如采用蚀刻工艺，将关于绝缘层32的第一材料选择性蚀刻牺牲材料层42的第二材料的蚀刻剂引入到至少一个后侧接触沟槽79中。后侧凹陷43形成在其中牺牲材料层42被移除的容积中。牺牲材料层42的第二材料的移除可以对绝缘层32的第一材料、至少一个电介质支撑柱7P的材料、倒退阶梯状电介质材料部分65的材料、半导体材料层10的半导体材料以及存储器膜50最外层的材料有选择性。一个实施例中，牺牲材料层42可以包含硅氮化物，并且绝缘层32、至少一个电介质支撑柱7P以及倒退阶梯状电介质材料部分65的材料可以选自硅氧化物和电介质金属氧化物。另一实施例中，牺牲材料层42可以包含半导体材料(比如多晶硅)，并且绝缘层32、至少一个电介质支撑柱7P以及倒退阶梯状电介质材料部分65的材料可以选自硅氧化物、硅氮化物以及电介质金属氧化物。此情况下，可以改变至少一个后侧接触沟槽79的深度，使得至少一个后侧接触沟槽79的最底部表面位于平坦电介质层31内，即，避免半导体基板层10的顶表面的物理暴露。
对第一材料和存储器膜50的最外层有选择性地移除第二材料的蚀刻工艺可以为采用湿法蚀刻溶液的湿法蚀刻工艺，或可以为气体相(干法)蚀刻工艺，其中蚀刻剂以气相被引入到至少一个后侧接触沟槽79中。例如，如果牺牲材料层42包含硅氮化物，蚀刻工艺可以为湿法蚀刻工艺，其中第一示例性结构浸没在包含磷酸的湿法蚀刻槽内，磷酸对硅氧化物、硅以及本领域中采用的各种其他材料有选择性地蚀刻硅氮化物。至少一个电介质支撑柱7P、倒退阶梯状电介质材料部分65以及存储器堆叠体结构55提供结构支撑，同时后侧凹陷43存在于之前被牺牲材料层42占据的容积内。
每个后侧凹陷43可以为横向地延伸的空腔，其具有大于空腔的垂直范围的横向尺寸。换而言之，每个后侧凹陷43的横向尺寸可以大于后侧凹陷43的高度。多个后侧凹陷43可以形成在牺牲材料层42的第二材料被从之移除的容积中。与后侧凹陷43对比，其中形成存储器堆叠体结构55的存储器开口在本文中称为前侧凹陷或前侧空腔。一个实施例中，装置区域100包括单片三维NAND串的阵列，其具有设置在基板(9，10)上方的多个装置级。此情况下，每个后侧凹陷43可以限定用于接收单片三维NAND串的阵列的各自的字线的空间。
多个后侧凹陷43中的每一个可以与基板(9，10)的顶表面实质上平行地延伸。后侧凹陷43可以由下层绝缘层32的顶表面和上覆的绝缘层32的底表面垂直地限界。一个实施例中，每个后侧凹陷43可以具有通体均匀的高度。可选地，后侧阻挡电介质层可以形成在后侧凹陷中。
可以通过将半导体材料热转化和/或等离子体转化为电介质材料，将外延沟道部分11和源极区域61的物理地暴露的表面部分转化为电介质材料部分。例如，热转化和/或等离子体转化可以用来将每个外延沟道部分11的表面部分转化为电介质间隔体116，并且将每个源极区域61的表面部分转化为牺牲电介质部分616。一个实施例中，每个电介质间隔体116可以与环面拓扑同胚，即，大体上环形形状。如本文所用的，如果元件的形状可以在不破坏空穴或形成新的空穴的情况下连续地拉伸为环面的形状，则元件与环面拓扑同胚。电介质间隔体116包含电介质材料，其包含与外延沟道部分11相同的半导体元素且附加地包含至少一个非金属元素(比如氧和/或氮)，使得电介质间隔体116的材料为电介质材料。一个实施例中，电介质间隔体116可以包含外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样地，每个牺牲电介质部分616包含电介质材料，其包含与源极区域61相同的半导体元素并附加地包含至少一个非金属元素(比如氧和/或氮)，使得牺牲电介质部分616的材料为电介质材料。一个实施例中，牺牲电介质部分616可以包含源极区域61的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。
参考图8，可以可选地形成后侧阻挡电介质层(未示出)。后侧阻挡电介质层(如果存在)包括电介质材料，其充当要后续在后侧凹陷43中形成的控制栅极的控制栅极电介质。在阻挡电介质502存在于每个存储器开口内的情况下，后侧阻挡电介质层是可选的。在省略阻挡电介质层502的情况下，后侧阻挡电介质层存在。
至少一个金属材料可以沉积在多个后侧凹陷43中、在至少一个后侧接触沟槽79的侧壁上，以及在第二接触级电介质层73的顶表面之上。如本文所用的，金属材料是指包含至少一个金属元素的导电材料。
可以通过共形沉积方法沉积金属材料，其可以为例如化学气相沉积(CVD)、原子层沉积(ALD)、无电镀、电镀或其组合。金属材料可以为单质金属、至少两个单质金属的金属间合金、至少一个单质金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属-半导体合金比如金属硅化物、其合金以及其组合或堆叠体。可以沉积在多个后侧凹陷43中的非限制性示例性金属材料包含钨、钨氮化物、钛、钛氮化物、钽、钽氮化物、钴以及钌。一个实施例中，金属材料可以包括诸如钨的金属和/或金属氮化物。一个实施例中，用于填充多个后侧凹陷43的金属材料可以为钛氮化物层和钨填充材料的组合。一个实施例中，可以通过化学气相沉积或原子层沉积来沉积金属材料。
多个导电层46可以形成在多个后侧凹陷43中，并且连续金属材料层46L可以形成在每个后侧接触沟槽79的侧壁上和在至少一个接触级电介质层(71，73)之上。因此，可以用导电层46取代每个牺牲材料层42。后侧空腔79’存在于没有填充连续金属材料层46L的每个后侧接触沟槽79的部分中。
参考图9，从每个后侧接触沟槽79的侧壁并从第二接触级电介质层73的上方例如通过各向同性蚀刻来回蚀刻连续金属材料层46L的沉积的金属材料。后侧凹陷43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以为导电线路结构。因此，牺牲材料层42被用导电层46取代。
每个导电层46可以充当位于相同级的多个控制栅电极与将位于相同级的多个控制栅电极电互连(即，电短路)的字线的组合。每个导电层46内的多个控制栅电极为包含存储器堆叠体结构55的垂直存储器装置的控制栅电极。换而言之，每个导电层46可以为字线，其充当多个垂直存储器装置的共同控制栅电极。可选地，可以在各向异性蚀刻的最后的工艺步骤期间，从源极区域61上方移除牺牲电介质部分616。
在间隔体材料层(即，第二材料层)为形成的时间的导电材料层的情况下(即，如图1的工艺步骤处形成)，不必用导电层取代间隔体材料层。此情况下，可以省略图7-图9的工艺步骤。
参考图10，可以通过共形沉积工艺将绝缘材料层74形成在至少一个后侧接触沟槽79中且在第二接触级电介质层73之上。示例性共形沉积工艺包含但不限于化学气相沉积和原子层沉积。绝缘材料层74包含绝缘材料，比如硅氧化物、硅氮化物、电介质金属氧化物、有机硅酸盐玻璃或其组合。绝缘材料层74的厚度可以在从1.5nm至60nm范围内，尽管可以采用更小或更大的厚度。
执行各向异性蚀刻，以从第二接触级电介质层73上方移除绝缘材料层74的水平部分。绝缘材料层74L在后侧接触沟槽79内侧的每个剩余部分构成具有穿过其间的垂直空腔的垂直地延长的环状(annular)结构，其在本文中称为绝缘间隔体74。一个实施例中，绝缘间隔体74的环状底表面接触源极区域61的顶表面。
每个绝缘间隔体74可以形成在后侧接触沟槽79的侧壁之上，且直接在导电层46的侧壁上，即，直接在金属材料部分46的侧壁上。如在其底部部分测量的，每个绝缘间隔体74的厚度可以在从1.5nm至60nm范围内，尽管可以采用更小或更大的厚度。一个实施例中，绝缘间隔体74的厚度可以在从3nm至10nm的范围内。
可以穿过示例性结构的电介质材料层/部分形成各种接触通孔结构。例如，外围装置接触通孔结构(8G，8A)可以形成在外围装置区域中，以提供对外围装置的各种节点的电接触。外围装置接触通孔结构(8G，8A)可以包含例如至少一个栅极接触通孔结构8G和至少一个有源区域接触通孔结构8A。存储器接触通孔结构88也可以在与通孔结构(8G，8A)相同的步骤期间形成。同样地，到字线的字线接触通孔结构(为清晰未示出)也可以在相同步骤期间形成。
示例性结构包含单片三维存储器装置。单片三维存储器装置包括交替层的堆叠体、延伸穿过堆叠体的存储器开口的阵列以及位于各自的存储器开口内的多个存储器堆叠体结构55，交替层包括绝缘层32和导电层46且位于基板(9，10)之上。每个导电层46可以横向地围绕多个存储器堆叠体结构55。每个存储器堆叠体结构55延伸穿过交替层的堆叠体。每个存储器膜50包括存储器材料层504和隧穿电介质层506。半导体沟道60延伸穿过存储器膜50。隧穿电介质层506可以包括ONO堆叠体(如实施为隧穿电介质层506)。
一个实施例中，本公开的存储器装置可以为单片三维存储器装置，其包括位于基板(9，10)之上的垂直NAND装置，并且导电层46可以包括或电连接到垂直NAND装置的各自的字线。基板(9，10)可以包括硅基板。垂直NAND装置可以包括位于硅基板之上的单片三维NAND串的阵列。NAND串的三维阵列的第一装置级中的至少一个存储器单元位于NAND串的三维阵列的第二装置级中的另一存储器单元之上。硅基板可以含有集成电路，包括位于其上的存储器装置的驱动电路。
单片三维NAND串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个端部与基板(9，10)的顶表面实质上垂直地延伸。一个实施例中，多个半导体沟道可以包括共同水平半导体沟道层、外延沟道部分11以及垂直半导体沟道60，共同水平半导体沟道层为半导体材料层10在源极区域61与外延沟道部分11之间的部分，垂直半导体沟道60为存储器堆叠体结构55的部分。单片三维NAND串的阵列可以包括多个电荷存储元件(其可以实施为存在于每个存储器堆叠体结构55内的存储器材料层504的区段)。每个电荷存储元件可以与多个半导体沟道中的各自的一个相邻，即，与各自的垂直半导体沟道60相邻。单片三维NAND串的阵列可以包括多个控制栅电极，多个控制栅电极具有与基板(9，10)的顶表面实质上平行地延伸的条形状。多个控制栅电极至少包括位于第一装置级中的第一控制栅电极和位于第二装置级中的第二控制栅电极。
本公开提供各种方法，以消除或减少存储器堆叠体结构内侧的半导体沟道内的电荷散射阱密度。因此，本公开的方法可以用来增强三维存储器装置的导通电流(on-current)。
参考图11A和图11B，示出了两个样品的透射电子显微照片(TEM的)。两个样品中的每一个包含铝-碳-氧合金部分573和铝氧化物层503的堆叠体，其采用原子层沉积工艺生长在半导体材料层10(其为单晶硅层)的氢端基化的硅表面上，根据本公开的实施例。原子层沉积工艺分别采用三甲基铝和水蒸气作为有机前驱体和氧化剂。沉积温度为约125摄氏度。铝-碳-氧合金部分573的第一厚度t1为约1.5nm，并且铝氧化物层503的第二厚度t2为约1.5nm。为样品制备的目的而沉积第一帽层1110(包含溅射铬)和第二帽层1120(包含硅氧化物)。
图11C示出了样品的透射电子显微照片(TEM)，其由用来形成铝-碳-氧合金部分和铝氧化物层的堆叠体的原子层沉积工艺制备(以图11A和图11B中所示的样品相同方式)，并且后续地通过快速热退火(RTA)工艺在1000摄氏度下退火3秒，以形成碳掺杂铝氧化合物部分583，根据本公开的实施例。由RTA工艺形成的碳掺杂铝氧化合物部分583包含铝、硅、碳以及氧，并且具有约5nm的厚度，其大于如在半导体材料层10的氢端基化的硅表面上生长的铝-碳-氧合金部分573和铝氧化物层503的堆叠体的厚度。在不期望被特定理论所约束的情况下，相信硅原子和可能的附加的氧原子在RTA工艺期间的整合可以具有如半导体材料层10的氢端基化的硅表面上生长的铝-碳-氧合金部分573和铝氧化物层503的堆叠体的厚度之上的碳掺杂铝氧化合物部分583的诱导的增大的厚度。
图12图示了对于图11C的样品的碳、氮、氧、铬、铝以及硅信号幅度(任意单位)对样品中的深度(以纳米计)的电子能量损失谱(EELS)图。图12示出了碳原子存在于由采用有机铝前驱体和水蒸气的原子层沉积工艺形成的铝-碳-氧合金部分583内。在图12中，碳含量(曲线下的面积)大于铝含量表示部分583主要包括碳。碳含量在部分583的中央最高，但不限于如图11A和图11B中所示的在RTA结晶退火之前的小的1nm层，其认为是由于互混。
尽管前述参考特别优选的实施例，但是应当理解，本公开不限于此。本领域普通技术人员将会想到，可以对所公开的实施例进行各种修改，并且这些修改意图在本公开的范围内。在本公开中示出了采用特定结构和/或配置的实施例的情况下，应当理解，可以用功能上等同的任何其他兼容的结构和/或配置来实施本公开，只要这些替换不被明确禁止或对于本领域普通技术人员已知是不可能的。本文引用的所有出版物、专利申请以及专利通过引用其整体并入本文。

Claims (26)

1.一种制造半导体结构的方法，包括：
在半导体基板之上形成包括绝缘层和间隔体材料层的交替层的堆叠体；
形成穿过所述堆叠体的存储器开口；
形成铝氧化物层，所述铝氧化物层具有所述存储器开口的底部处的水平部分和至少在所述存储器开口的侧壁之上的垂直部分，其中所述水平部分与所述垂直部分在结构或组分的至少一个中不同；以及
对所述垂直部分有选择性地来选择性蚀刻所述水平部分。
2.根据权利要求1所述的方法，其中所述水平部分的结构与所述垂直部分的结构不同。
3.根据权利要求2所述的方法，还包括退火所述铝氧化物层，使得在所述退火之后，所述垂直部分包括多晶铝氧化物，并且所述水平部分包括非晶态铝氧化物。
4.根据权利要求1所述的方法，其中所述水平部分的组分与所述垂直部分的结构不同。
5.根据权利要求4所述的方法，其中所述水平部分的铝对氧原子比与所述垂直部分的铝对氧原子比不同。
6.根据权利要求4所述的方法，其中：
所述水平部分包括所述存储器开口的底部处的半导体表面上的掺杂铝氧化合物部分；
所述垂直部分主要包括铝氧化物；并且
所述掺杂铝氧化合物部分中的掺杂剂增强所述水平部分相对于所述垂直部分的蚀刻速率。
7.根据权利要求6所述的方法，其中所述掺杂铝氧化合物部分包括碳掺杂铝氧化合物部分或硅和碳掺杂铝氧化合物部分，其通过以下形成：
在所述半导体表面上沉积合金部分，所述合金部分包括铝-碳-氧合金；
在所述合金部分之上沉积所述铝氧化物层的第二水平部分；以及
采用退火工艺使所述合金部分与所述铝氧化物层的第二水平部分反应，以形成所述碳掺杂铝氧化合物部分或所述硅和碳掺杂铝氧化合物部分。
8.根据权利要求6所述的方法，其中：
通过原子层沉积工艺在相同时间形成所述铝氧化物层的所述垂直部分和所述水平部分，所述原子层沉积工艺采用相同前驱体气体和相同氧化剂气体；
所述原子层沉积工艺采用包含至少一个铝原子的有机前驱体气体和氧化剂气体；并且
在所述原子层沉积工艺期间，所述有机前驱体气体和所述氧化剂气体交替地流通到包含所述半导体基板的处理室中。
9.根据权利要求8所述的方法，其中：
所述有机前驱体气体包括三甲基铝；
所述氧化剂气体包括水蒸气；
所述半导体基板包括含硅的半导体材料；所述半导体表面为所述含硅的半导体材料的表面；并且
所述方法还包括在所述原子层沉积工艺之前处理所述半导体表面，以形成氢端基化的表面。
10.根据权利要求4所述的方法，还包括：
在形成所述铝氧化物层之前，将所述半导体基板的直接位于所述存储器开口之下的表面部分转化为掺杂半导体部分；以及
退火所述铝氧化物层以结晶所述铝氧化物层且将掺杂剂从所述掺杂半导体部分扩散到所述铝氧化物层的水平部分中。
11.根据权利要求10所述的方法，其中：
所述掺杂剂包括碳、氮和氟中的至少一个；
将所述半导体基板的所述表面部分转化为所述掺杂半导体部分包括，以实质上平行于所述存储器开口的侧壁的注入角度将所述掺杂剂离子注入，或等离子体掺杂所述半导体基板的表面部分。
12.根据权利要求1所述的方法，其中形成所述铝氧化物层包括：
形成所述铝氧化物层，所述铝氧化物层具有与所述存储器开口的底部处的单晶硅表面接触的所述水平部分和所述存储器开口的所述侧壁表面上的所述垂直部分；
通过将掺杂剂注入到所述连续层的水平部分，将所述铝氧化物层的水平部分转化为掺杂铝氧化合物部分，使得所述水平部分具有与所述铝氧化物层的未掺杂铝氧化物垂直部分不同的组分和不同的结构两者；以及
退火所述铝氧化物层，以至少部分地结晶所述铝氧化物层。
13.根据权利要求12所述的方法，其中通过将结构缺陷引入到所述掺杂铝氧化合物部分中或通过改变所述水平部分中的铝氧化物的组分中的至少一种，所述掺杂剂提高所述掺杂铝氧化合物部分相对于铝氧化物的蚀刻速率。
14.根据权利要求12所述的方法，其中：
所述掺杂剂包括选自以下组的至少一个元素，或选自以下组的至少一个元素的化合物：氦、氖、氩、氪、氢、碳、氮以及氟；并且
通过离子注入工艺以注入角度将所述掺杂剂注入，所述注入角度实质上平行于所述存储器开口的侧壁。
15.根据权利要求14所述的方法，其中：
所述掺杂剂包括碳；
退火所述铝氧化物层将所述水平部分转化为碳酸铝；并且
对所述垂直部分有选择性地来选择性蚀刻所述水平部分包括对所述铝氧化物垂直部分有选择性地来选择性蚀刻所述碳酸铝水平部分。
16.根据权利要求14所述的方法，其中：
所述掺杂剂包括氟；
退火所述铝氧化物层将易挥发三氟化铝化合物从所述水平部分升华，使得所述水平部分与所述垂直部分相比变得贫铝；并且
对所述垂直部分有选择性地来选择性蚀刻所述水平部分包括对所述富铝垂直部分有选择性地来选择性蚀刻所述贫铝的水平部分。
17.根据权利要求14所述的方法，其中：
所述掺杂剂包括氮；
退火所述铝氧化物层形成多晶铝氧化物垂直部分，并且留下非晶态氮掺杂铝氧化物水平部分；并且
对所述垂直部分有选择性地来选择性蚀刻所述水平部分包括对所述多晶垂直部分有选择性地来选择性蚀刻所述非晶态水平部分。
18.根据权利要求1所述的方法，还包括形成电介质间隔体，所述电介质间隔体具有直接在所述存储器开口的侧壁表面上的空腔，其中：
所述铝氧化物层直接形成在所述电介质间隔体的内侧壁上；并且
半导体表面物理地暴露在所述空腔中。
19.根据权利要求18所述的方法，还包括：
直接在所述铝氧化物层和所述半导体表面上形成存储器材料层；
在所述存储器材料层上形成隧穿电介质层；
各向异性地蚀刻所述存储器材料层和所述隧穿电介质层，以在其中形成开口，其中所述半导体表面物理地暴露；以及
在所述隧穿电介质层和所述半导体表面上形成半导体沟道。
20.根据权利要求1所述的方法，其中：
所述半导体结构包括单片三维存储器装置，所述单片三维存储器装置包括位于所述基板之上的垂直NAND装置；
所述导电层包括或电连接到所述垂直NAND装置的各自的字线；
所述基板包括硅基板；
所述垂直NAND装置包括位于所述硅基板之上的单片三维NAND串的阵列；
所述NAND串的三维阵列的第一装置级中的至少一个存储器单元位于所述NAND串的三维阵列的第二装置级中的另一存储器单元之上；
所述硅基板含有集成电路，所述集成电路包括用于位于其上的所述存储器装置的驱动电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述基板的顶表面延伸；
多个电荷存储元件，每个电荷存储元件位于与所述多个半导体沟道中的各自的一个相邻；以及
多个控制栅电极，所述多个控制栅电极具有条形状，所述条形状实质上平行于所述基板的顶表面延伸，所述多个控制栅电极至少包括位于所述第一装置级中的第一控制栅电极和位于所述第二装置级中的第二控制栅电极。
21.一种单片三维装置结构，包括：
交替层的堆叠体，所述交替层包括绝缘体层和导电层且位于半导体基板之上；
存储器堆叠体结构，所述存储器堆叠体结构延伸穿过所述交替层的堆叠体，所述存储器堆叠体结构包括阻挡电介质层、存储器材料层以及隧穿电介质层；以及
半导体沟道，所述半导体沟道位于所述存储器堆叠体结构内，
其中：
所述阻挡电介质层至少包括铝氧化物层，所述铝氧化物层横向地围绕且接触所述存储器材料层；并且
所述铝氧化物层的底表面与所述存储器堆叠体结构下方的半导体表面被所述存储器材料层的水平部分垂直地间隔。
22.根据权利要求21所述的单片三维装置结构，其中所述存储器材料层的底表面与外延沟道部分的顶表面接触，所述外延沟道部分接触所述半导体沟道。
23.根据权利要求21所述的单片三维装置结构，其中所述存储器材料层的底表面与包含掺杂剂的掺杂半导体材料部分接触，其中所述掺杂剂包括选自氦、氖、氩、氪、氢、碳、氮以及氟中的至少一个元素。
24.根据权利要求21所述的单片三维装置结构，其中所述存储器材料层的底表面与碳掺杂半导体材料部分接触。
25.根据权利要求21所述的单片三维装置结构，其中：
所述阻挡电介质层还包括与存储器开口的侧壁接触的硅氧化物层，所述存储器堆叠体结构位于所述存储器开口中；
所述存储器材料层接触所述硅氧化物层的内侧壁的部分，并且所述铝氧化物层接触所述硅氧化物层的内侧壁的另一部分；并且
所述硅氧化物层的底表面与所述存储器材料层的底表面共面。
26.根据权利要求21所述的单片三维装置结构，其中：
所述半导体基板包括硅基板；
所述三维存储器装置包括所述硅基板之上的单片三维NAND串的阵列；
所述NAND串的三维阵列的所述第一装置级中的至少一个存储器单元位于所述NAND串的三维阵列的所述第二装置级中的另一存储器单元之上；
所述硅基板含有集成电路，所述集成电路包括用于位于其上的所述存储器装置的驱动电路；并且
每个NAND串包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上平行于所述半导体基板的顶表面；
多个电荷存储元件，每个电荷存储元件位于与所述多个半导体沟道中的各自的一个相邻；以及
多个控制栅电极，所述多个控制栅电极具有条形状，所述条形状实质上平行于所述硅基板的所述顶表面延伸，所述多个控制栅电极至少包括位于所述第一装置级中的第一控制栅电极和位于所述第二装置级中的第二控制栅电极。
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