CN108140644A - 用于三维存储器器件的阵列内替换开口 - Google Patents

用于三维存储器器件的阵列内替换开口 Download PDF

Info

Publication number
CN108140644A
CN108140644A CN201680055326.1A CN201680055326A CN108140644A CN 108140644 A CN108140644 A CN 108140644A CN 201680055326 A CN201680055326 A CN 201680055326A CN 108140644 A CN108140644 A CN 108140644A
Authority
CN
China
Prior art keywords
layer
opening
subset
dimensional
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680055326.1A
Other languages
English (en)
Other versions
CN108140644B (zh
Inventor
西川昌利
M.宫本
J.卡伊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN108140644A publication Critical patent/CN108140644A/zh
Application granted granted Critical
Publication of CN108140644B publication Critical patent/CN108140644B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

牺牲材料层和绝缘层的交替堆叠形成在基底上。可以采用开口的子集来执行利用导电层替换牺牲材料层。采用开口的主要子集来在其中形成存储器堆叠结构。开口的次要子集被采用作为接入开口，用于引入蚀刻剂去除牺牲材料层以形成横向凹陷并提供用于在横向凹陷中沉积导电层的反应物。通过将接入开口分布在整个开口上并消除使用背侧沟槽来替换牺牲材料层的需要，背侧沟槽的尺寸和横向范围可以减小到足以仅容纳背侧接触通孔结构的水平。

Description

用于三维存储器器件的阵列内替换开口
相关申请
本申请要求于2015年11月25日提交的美国临时申请第62/259,750号和于2016年7月26日提交的美国非临时申请第15/219,652号的优先权权益，上述申请的全部内容通过引用并入本文。
技术领域
本公开一般涉及半导体器件领域，并且具体涉及三维非易失性存储器器件(诸如垂直NAND串和其它三维器件)以及制造这些器件的方法。
背景技术
近来，已经提出了使用有时被称为比特成本可缩放(Bit Cost Scalable，BiCS)体系结构的三维(three-dimensional，3D)堆叠存储器堆叠结构的超高密度存储器件。例如，3D NAND堆叠存储器器件可由交替的导电层与电介质层的阵列形成。通过层形成贯穿堆叠(through-stack)开口以同时定义许多存储器层。然后通过利用合适的材料填充贯穿堆叠开口来形成NAND串。直NAND串在一个贯穿堆叠开口中延伸，而管形或U形NAND串(p-BiCS)包括垂直列存储器单元对。存储器单元的控制栅极可以由导电层提供。
发明内容
根据本公开的一个方面，提供了一种三维存储器器件，其包括：位于基底上方的绝缘层和导电层的交替堆叠；延伸穿过交替堆叠的开口阵列；位于开口阵列的第一子集中的多个存储器堆叠结构，其中多个存储器堆叠结构中的每一个包括延伸穿过该交替堆叠的存储器薄膜和垂直半导体沟道；以及位于开口阵列的第二子集中的多个电介质柱结构。
根据本公开的另一方面，一种形成三维存储器器件的方法包括：在基底上形成绝缘层和牺牲材料层的交替堆叠、穿过交替堆叠形成开口阵列的第一开口子集、在该第一开口子集中的每一个中形成存储器堆叠结构(其中每个存储器堆叠结构包括延伸穿过该交替堆叠的存储器薄膜和垂直半导体沟道)、穿过交替堆叠形成开口阵列的第二开口子集；通过引入蚀刻剂穿过第二开口子集去除牺牲材料层以形成横向凹陷，以及穿过第二开口子集在横向凹陷中形成导电层。
附图说明
图1是根据本公开的实施例的形成绝缘层和间隔体材料层的交替堆叠之后的示例性结构的垂直横截面。
图2是根据本公开的实施例的在形成阶梯台面和后阶梯电介质材料部分之后的示例性结构的垂直横截面视图。
图3A是根据本公开的实施例的在穿过交替堆叠形成隔离体绝缘体结构之后的示例性结构的垂直横截面视图。
图3B是图3A的示例性结构的俯视图。垂直面A-A'对应于图3A的垂直横截面视图的平面。
图3C是沿着垂直平面A-A'的图3B的区域R的垂直横截面视图。
图3D是沿着图3C中的平面D-D'的区域R的水平横截面视图。垂直平面A-A'对应于图3C的垂直横截面视图的平面。
图4A是根据本公开的实施例的在穿过隔离体绝缘体结构形成开口之后的示例性结构的垂直横截面视图。
图4B是图4A的示例性结构的俯视图。垂直平面A-A'对应于图4A的垂直横截面视图的平面。
图4C是沿着垂直平面A-A'的图4B的区域R的垂直横截面视图。
图4D是沿着图4C中的平面D-D'的区域R的水平横截面视图。垂直平面A-A'对应于图4C的垂直横截面视图的平面。
图5A是根据本公开的实施例的在开口中形成牺牲柱结构之后的示例性结构的垂直横截面视图。
图5B是图5A的示例性结构的俯视图。垂直平面A-A'对应于图5A的垂直横截面视图的平面。
图5C是沿着垂直平面A-A'的图5B的区域R的垂直横截面视图。
图5D是沿着图5C中的平面D-D'的区域R的水平横截面视图。垂直平面A-A'对应于图5C的垂直横截面视图的平面。
图6A是根据本公开的实施例的在从第一开口子集去除牺牲柱结构的第一子集之后的示例性结构的垂直横截面视图。
图6B是图6A的示例性结构的俯视图。垂直平面A-A'对应于图6A的垂直横截面视图的平面。
图6C是沿着垂直平面A-A'的图6B的区域R的垂直横截面视图。
图6D是沿着图6C中的平面D-D'的区域R的水平横截面视图。垂直平面A-A'对应于图6C的垂直横截面视图的平面。
图7A是根据本公开的实施例的在第一开口子集中的每一个中形成存储器薄膜和第一半导体沟道层之后的示例性结构的区域R的垂直横截面视图。
图7B是沿着图7A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图7A的垂直横截面视图的平面。
图8A是根据本公开的实施例的在第一开口子集中的每一个中形成第二半导体沟道层、电介质芯和漏极区之后的示例性结构的区域R的垂直横截面视图。
图8B是沿着图8A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图8A的垂直横截面视图的平面。
图9A是根据本公开的实施例的在从第二开口子集去除牺牲柱结构之后的示例性结构的区域R的垂直横截面视图。
图9B是沿着图9A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图9A的垂直横截面视图的平面。
图10A是根据本公开的实施例的在通过去除牺牲材料层形成横向凹陷之后的示例性结构的区域R的垂直横截面视图。
图10B是沿着图10A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图10A的垂直横截面视图的平面。
图11A是根据本公开的实施例的在横向凹陷中形成导电层之后的示例性结构的区域R的垂直横截面视图。
图11B是沿着图11A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图11A的垂直横截面视图的平面。
图12A是根据本公开的实施例的在第二开口子集中形成电介质柱结构之后的示例性结构的区域R的垂直横截面视图。
图12B是沿着图12A中的平面B-B'的示例性结构的水平横截面视图。垂直平面A-A'对应于图12A的垂直横截面视图的平面。
图13是根据本公开的实施例的形成接触级电介质层之后的示例性结构的垂直横截面视图。
图14A是根据本公开的实施例的形成背侧沟槽之后的示例性结构的垂直横截面视图。
图14B是图14A的示例性结构的俯视图。垂直平面A-A'对应于图14A的垂直横截面视图的平面。
图14C是根据本公开的实施例的图14A和图14B的示例性结构的阵列区域的俯视图。
图14D是根据本公开的实施例的用于图14A和图14B的示例性结构的替代配置的阵列区域的俯视图。
图15是根据本公开实施例的在形成源极区域、绝缘间隔体和背侧接触通孔结构之后的示例性结构的垂直横截面视图。
图16是本公开的实施例的在形成根据附加接触通孔结构之后的示例性结构的垂直横截面视图。
图17是根据本公开的实施例的示出示例性器件结构的各种组件的全局形状的示例性器件结构的透视俯视图。
具体实施方式
如上所述，本公开是针对三维非易失性存储器器件，诸如垂直NAND串和其它三维器件、以及制造这些器件的方法，其各个方面在下文中描述。可以采用本公开的实施例来形成各种半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。附图没有按比例绘制。除非明确描述或清晰地指示没有元件的重复，否则元件的多个实例可以在元件的单个实例被示出的情况下被复制。诸如“第一”、“第二”和“第三”的序数仅被采用以标识相似的元件，并且在本公开的说明书和权利要求书中可以采用不同的序数。
单片三维存储器阵列是其中多个存储器级形成在诸如半导体晶片的单个基底之上而没有中间基底的阵列。术语“单片”意味着阵列的每个级的层直接沉积在阵列的每个下面的级的层上。相反，二维阵列可以单独形成，然后封装在一起以形成非单片存储器器件。例如，如美国专利第5,915,167号“三维结构存储器”中所述，已经通过在分开的基底上形成存储器级并垂直地堆叠存储器级来构建非单片堆叠存储器。在键合之前，基底可以变薄或从存储器级移除，但是由于存储器级最初在分开的基底上形成，所以这种存储器不是真正的单片三维存储器阵列。基底可以包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路。
本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文描述的各种实施例来制造。单片三维NAND串位于NAND串的单片三维阵列中，其中NAND串位于基底上方。NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一存储器单元上。
参考图1，示出了根据本公开的实施例的示例性器件结构，其可以被采用以形成3DNAND堆叠存储器器件。示例性器件结构包括基底8，其可以是半导体基底。采用本领域已知的方法可以在基底8上或上方形成各种半导体器件。例如，随后可以在存储器阵列区域100中形成存储器器件的阵列，并且可以在外围器件区域200中形成至少一个外围器件700。随后可以在接触区域300中形成到存储器阵列区域100中的器件的导电电极的导电通孔触点。
基底8可以包括基底半导体层10。基底半导体层10是半导体材料层，并且可以包括至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或本领域已知的其它半导体材料。基底8具有主表面9，其可以是例如基底半导体层10的最顶表面。主表面9可以是半导体表面。在一个实施例中，主表面9可以是单晶半导体表面。
如本文所用，“半导体材料”指的是具有在1.0x 10-6S/cm至1.0x 105S/cm范围内的电导率的材料，并且在适当地掺杂电掺杂剂时能够产生具有在1.0S/cm至1.0x 105S/cm范围内的电导率的掺杂材料。如本文所使用的，“电掺杂剂”指的是向带结构内的平衡带添加空穴的p型掺杂剂或向带结构内的导带添加电子的n型掺杂剂。如本文所用，“导电材料”指的是具有大于1.0x105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“电介质材料”指的是具有小于1.0x 10-6S/cm的电导率的材料。所有用于电导率的测量均在标准条件下进行。可选地，可以在基底半导体层10内形成至少一个掺杂阱(未明确示出)。
可选地，基底的半导体材料层10的顶表面可以凹入外围器件区域200中。可替换地，可以在外围器件区域200中的半导体材料层10的顶表面上形成半导体器件并且可以在外围器件区域外部生长外延半导体材料，以添加到存储器阵列区域100和接触区域200中的半导体材料层10的材料。
可以采用各种处理步骤来执行外围器件区域200中的半导体器件的形成。外围器件区域200中的半导体器件在本文中被称为外围器件700。可以采用至少一个可选的浅沟槽隔离结构120和/或至少一个深沟槽隔离结构(未示出)来提供基底8上的各种半导体器件当中的电隔离。在外围器件区域200中形成的外围器件700可以包括本领域已知的并且需要支持存储器阵列区域100中的半导体器件的操作的任何器件。外围器件700可以包括与存储器阵列区域100中的存储器器件的阵列相关联的驱动器电路。外围器件700可以包括驱动器电路中的晶体管器件。在一个实施例中，外围器件可以包括一个或多个场效应晶体管，场效应晶体管中的每一个可以包括有源区域160(其包括源极区域和漏极区域)、本体区域(包括位于相应的源极区域和漏极区域的对之间的半导体材料层10的一部分)、栅极堆叠(150、152、158)和栅极间隔体156。栅极堆叠(150、152、158)可以包括本领域已知的任何类型的栅极堆叠结构。例如，每个栅极堆叠(150、152、158)可以从底部到顶部包括栅极电介质150、栅电极152和可选的栅极盖电介质158。可选地，包括电介质材料的平坦化电介质层170可以被采用在外围器件区域200中以促进将随后在基底8上形成的部分材料堆叠的平坦化。在一个实施例中，平坦化电介质层170可以被平坦化，以在外围器件700形成在基底的凹陷区域内的情况下提供预先存在的半导体材料层10的顶表面。可替换地，平坦化电介质层70可以被平坦化以提供位于包括预先存在的半导体材料层10的顶表面的水平面上方的平坦顶表面，并且外延半导体材料可以从半导体材料层10的顶表面生长并且被平坦化，使得平坦化的半导体材料层10的顶表面和平坦化电介质层170的顶表面在相同的水平面内。
随后，可以在半导体基底8的顶表面上形成栅极电介质层12。栅极电介质层12可以包括本领域已知的任何栅极电介质材料。例如，栅极电介质层12可以包括氧化硅层、氧氮化硅层、电介质金属氧化物层、或其堆叠。可以通过沉积至少一种电介质材料和/或半导体材料层10的表面部分的热或等离子体转换来形成栅极电介质层12。栅极电介质层12的厚度可以在1nm到10nm的范围内，但是也可以采用更小和更大的厚度。
交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠被形成在基底的顶表面之上，其可以是例如在电介质垫层12的顶表面上。如本文所使用的，“材料层”指的是在其整体上包括材料的层。如这里所使用的，交替的多个第一元件和第二元件指的是其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的末端元件的第一元件的每个实例在两端上邻接第二元件的两个实例，并且不是交替的多个元件的末端元件的第二元件的每个实例在两端上邻接第一元件的两个实例。第一元件可以在其中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或者以第二材料层的实例开始，并且可以以第一材料层的实例或者以第二材料的实例结束。在一个实施例中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内以周期重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括不同于第一材料的第二材料。在一个实施例中，每个第一材料层可以是绝缘层32，并且每个第二材料层可以是牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所使用的，“原型”结构或“过程中”结构指的是随后在其中至少一个组件的形状或组成中进行修改的瞬态结构。
交替的多个的堆叠在这里被称为交替堆叠(32、42)。在一个实施例中，交替堆叠(32、42)可以包括由第一材料构成的绝缘层32和由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可以至少是一种绝缘材料。如此，每个绝缘层32可以是绝缘材料层。可以被采用以用于绝缘层32的绝缘材料包括，但不限于，氧化硅(包括掺杂或未掺杂的硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OrganoSilicate Glass，OSG)、旋涂电介质材料、通常称为高介电常数(high-k，高k)电介质氧化物(例如氧化铝、氧化铪等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料是可以对绝缘层32的第一材料选择性地去除的牺牲材料。如本文所使用的，如果去除过程以至少是去除第二材料的速率的两倍的速率去除第一材料，则第一材料的去除对第二材料是“选择性的”。第一材料的去除速率与第二材料的去除速率的比率在本文中被称为第一材料相对于第二材料的去除过程的“选择性”。
牺牲材料层42可以包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料随后可以被导电电极代替，导电电极例如可以用作垂直NAND器件的控制栅电极。第二材料的非限制性例子包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施例中，牺牲材料层42可以是包括氮化硅或包括硅和锗中的至少一种的半导体材料的间隔体材料层。
在一个实施例中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。例如，可以通过化学气相沉积(Chemical Vapor Deposition，CVD)沉积绝缘层32的第一材料。例如，如果氧化硅被采用用于绝缘层32，则原硅酸四乙酯(TetraEthylOrthoSilicate，TEOS)可以被采用作为用于CVD处理的前体材料。牺牲材料层42的第二材料可以例如由CVD或原子层沉积(Atomic Layer Deposition，ALD)形成。
牺牲材料层42可被适当地图案化，以便随后要通过替换牺牲材料层42而形成的导电材料部分可以用作导电电极，诸如随后要形成的单片三维NAND串存储器器件的控制栅电极。牺牲材料层42可以包括具有基本平行于基底的主表面9延伸的条形形状的部分。
绝缘层32和牺牲材料层42的厚度可以在20nm到50nm的范围内，但是对于每个绝缘层32且对于每个牺牲材料层42可以采用更小和更大的厚度。绝缘层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42的对的重复数量可以在从2到1024的范围内，并且典型地从8到256，但是也可以采用更大的重复数量。堆叠中的顶部和底部栅电极可以用作选择栅电极。在一个实施例中，交替堆叠(32、42)中的每个牺牲材料层42可以具有均匀的厚度，该厚度在每个相应的牺牲材料层42内基本是不变的。
可选地，绝缘帽层70可以形成在交替堆叠(32、42)之上。绝缘帽层70包括与牺牲材料层42的材料不同的电介质材料。在一个实施例中，绝缘帽层70可以包括可以用于如上所述的绝缘层32的电介质材料。绝缘帽层70可以具有比绝缘层32中的每一个更大的厚度。绝缘帽层70可以例如通过化学气相沉积来沉积。在一个实施例中，绝缘帽层70可以是氧化硅层。
参考图2，可以在接触区域300内形成阶梯式腔。如本文所使用的，“阶梯式腔”指的是包括阶梯表面的腔，其中阶梯表面包括连续的一组表面，其中该表面包括被邻接以提供不同的横向范围的垂直表面和水平表面。在一个实施例中，阶梯式腔的上部区域可以具有比阶梯式腔的下部区域更大的横向范围。在一个实施例中，阶梯式腔的每个上覆部分可以具有比阶梯式腔的任何下面的部分更大的横向范围。具体地，交替堆叠(32、42)可以被图案化以在接触区域300中形成阶梯式腔。阶梯式腔包括阶梯台面，其中阶梯台面是从交替堆叠(32、42)的最底层连续延伸到交替堆叠(32、42)的最顶层的一组阶梯表面。在台面区域内，交替堆叠(32、42)内除最顶部间隔体材料层以外的每个间隔体材料层42横向延伸得比交替堆叠(32、42)内的任何上覆的间隔体材料层更远。因此，最顶部的间隔体材料层42可以具有沿着水平方向的最小横向范围，从顶部向下第二个间隔体材料层42可以具有沿着水平方向的更大的横向范围，从顶部向下第三个牺牲材料层可以具有比最顶部间隔体材料层42和从顶部向下第二个间隔体材料层42更大的横向范围，等等。在一个实施例中，栅极电介质层12的侧壁和平坦化电介质层170的顶表面可以物理暴露于阶梯式腔。
在一个实施例中，阶梯式腔的水平横截面形状作为离基底8的顶表面的垂直距离的函数而逐步改变。在一个实施例中，阶梯式腔可以通过应用和初始构图可修整式掩模材料层并且通过重复执行一组处理步骤而形成。例如，该组处理步骤可以包括将腔的深度垂直地增加一个或多个级的第一类型的蚀刻工艺(诸如，各向异性反应离子蚀刻)、以及在后续的第一类型的蚀刻过程中横向扩展要被垂直蚀刻的区域的第二类型的蚀刻工艺(称为修整工艺)。如本文所使用的，包括交替多个的结构的“级”被定义为结构内的第一材料层和第二材料层的对的相对位置。
可以通过在其中沉积电介质材料而在阶梯式腔中形成后阶梯电介质材料部分65。后阶梯电介质材料部分65包括诸如氧化硅的电介质填充材料。例如，通过化学机械平坦化(Chemical Mechanical Planarization，CMP)，可以从绝缘帽层70的顶表面上方去除沉积的电介质材料的多余部分。填充阶梯式腔的沉积的电介质材料的剩余部分构成后阶梯电介质材料部分65。如本文所使用的，“后阶梯”元件指的是具有阶梯表面和水平横截面区域的元件，其中水平横截面区域作为离元件在其上存在的基底的顶表面的垂直距离的函数而单调增加。如果将氧化硅用于后阶梯电介质材料部分65，后阶梯电介质材料部分65的氧化硅可以或可以不掺杂诸如B、P和/或F的掺杂剂。后阶梯电介质材料部分65接触交替堆叠(32、42)的阶梯表面。
参考图3A至图3D，可以穿过绝缘帽层70、交替堆叠(32、42)以及可选地穿过栅极电介质层12形成隔离体沟槽，例如，通过在交替堆叠(32、42)上应用并图案化光致抗蚀剂层(未示出)，并且穿过绝缘帽层70、交替堆叠(32、42)以及可选地穿过采用各向异性蚀刻工艺的栅极电介质层12来转印光致抗蚀剂层中的图案。各向异性蚀刻工艺可以采用半导体材料层10作为停止结构。例如，各向异性蚀刻工艺的蚀刻化学物质可以被选择，以穿过交替堆叠(32、42)的第一和第二材料进行蚀刻并对于半导体材料层10的材料是选择性的。每个隔离体沟槽的底表面可以形成在半导体基底层10的最顶表面或凹陷顶表面上。随后可以例如通过灰化来去除光致抗蚀剂层。
每个隔离体沟槽可以填充有电介质材料，该电介质材料可以与绝缘层32的材料相同或不同。填充隔离体沟槽的电介质材料不同于间隔体材料层42的材料。填充隔离体沟槽的电介质材料在本文中被称为隔离体绝缘材料。例如，隔离体绝缘材料可以是未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。例如，通过化学机械平坦化(CMP)、凹陷蚀刻或其组合，可以从交替堆叠(32、42)的顶表面上方去除隔离体绝缘材料的多余部分。沉积的隔离体绝缘材料的剩余部分构成隔离体绝缘体结构47，其中隔离体绝缘体结构47是包括绝缘材料的隔离体结构。如本文所使用的，隔离体结构指的是物理分隔材料层的至少两个部分的结构。在一个实施例中，隔离体绝缘体结构47可以横向地分隔交替堆叠(32、42)内的每个层以将交替堆叠(32、42)分成多个区域，其中所述多个区域包括其中交替堆叠(32、42)内的每个材料层的指状物(fingers)沿着第一水平方向hd1延伸、并且相邻的指状物沿着垂直于第一水平方向hd1的第二水平方向hd2彼此横向间隔开的交叉指状结构。隔离体绝缘体结构47延伸穿过交替堆叠。
例如，通过形成穿过其中的开口并且用电介质材料填充开口，穿过整组间隔体材料层42和绝缘层32可以形成至少一个电介质柱结构(未示出)。
参考图4A-图4D，可以在绝缘帽层70和后阶梯电介质材料部分65上方形成至少包括光致抗蚀剂层的光刻材料堆叠(未示出)，并且可以被光刻图案化以在其中形成开口。通过采用图案化的光刻材料堆叠作为蚀刻掩模的至少一个各向异性蚀刻，可以穿过绝缘帽层70并穿过交替堆叠(32、42)来转印光刻材料堆叠中的图案。蚀刻图案化的光刻材料堆叠中的开口下方的交替堆叠(32、42)的部分以形成贯穿堆叠开口49。换句话说，穿过交替堆叠(32、42)的图案化的光刻材料堆叠中的图案的转印形成延伸穿过交替堆叠(32、42)的贯穿堆叠开口49。用于蚀刻穿过交替堆叠(32、42)的材料的各向异性蚀刻工艺的化学物质可以交替以优化交替堆叠(32、42)中的第一和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。贯穿堆叠开口49的侧壁可以是基本垂直的，或者可以是锥形的。随后可以例如通过灰化去除图案化的光刻材料堆叠。
在一个实施例中，可以穿过隔离体绝缘体结构47来形成贯穿堆叠开口49。在隔离体绝缘体结构47包括沿着第一水平方向hd1水平延伸的部分的情况下，贯穿堆叠开口49可以包括沿第一水平方向hd1布置的成行的贯穿堆叠开口49。换句话说，贯穿堆叠开口49的每行可以沿第一水平方向hd1延伸，使得每行中的贯穿堆叠开口49将隔离体绝缘体结构47的相应交叉指状部分分成多个隔离体绝缘体结构47。贯穿堆叠开口49的每行可以沿第二水平方向hd2彼此横向地间隔开。在一个实施例中，可以穿过相应的隔离体绝缘体结构47的一部分来形成每个贯穿堆叠开口49。当形成贯穿堆叠开口49时，隔离体绝缘体结构47中的每一个可以被分成多段。
在一个实施例中，每个贯穿堆叠开口49沿着第二水平方向hd2的横向方向可以大于隔离体绝缘体结构47沿着第二水平方向hd2的相应部分(其被贯穿堆叠开口分割)的宽度。此配置使得在围绕每个贯穿堆叠开口49的交替堆叠(32、42)内每个材料层的两个不同指状物暴露。
穿过栅极电介质层12形成贯穿堆叠开口49，以便贯穿堆叠开口49从交替堆叠(32、42)的顶表面延伸至至少半导体材料层10的顶表面。在一个实施例中，在半导体材料层10的顶表面在每个贯穿堆叠开口49的底部处物理暴露之后，可以可选地执行到半导体材料层10中的过蚀刻。可以在去除光刻材料堆叠之前或之后执行过蚀刻。换句话说，半导体材料层10的凹陷表面可以从半导体材料层10的未加工顶表面垂直偏移凹陷深度。凹陷深度可以例如在1nm至50nm的范围内，但也可以采用更小和更大的凹陷深度。过蚀刻是可选的，并且可以省略。如果没有执行过蚀刻，则每个贯穿堆叠开口49的底表面可以与半导体材料层10的最顶表面共面。贯穿堆叠开口49中的每一个可以包括基本垂直于基底的最顶表面而延伸的侧壁(或多个侧壁)。贯穿堆叠开口49的阵列形成在存储器阵列区域100中。
在一个实施例中，每个贯穿堆叠开口49可以具有相同的水平横截面形状和相同的垂直高度。在这种情况下，每个贯穿堆叠开口49可以具有相同的体积和相同的形状。在一个实施例中，贯穿堆叠开口49的阵列可以形成为包括成行的贯穿堆叠开口49的二维周期性阵列。在一个实施例中，贯穿堆叠开口49的阵列可以穿过隔离体绝缘体结构47来被形成并且将隔离体绝缘体结构47中的每一个分成多个分开的隔离体绝缘体结构47，其中该隔离体绝缘体结构47被贯穿堆叠开口49的相应子集彼此间隔开。
参考图5A-图5D，可以在贯穿堆叠开口49的表面上和绝缘帽层70上形成可选的牺牲衬垫151。可选的牺牲衬垫151包括蚀刻停止材料，其中蚀刻停止材料可以在去除随后将在贯穿堆叠开口49的剩余体积中形成的牺牲柱结构期间用作停止结构。在一个实施例中，可选的牺牲衬垫151可以包括诸如氧化硅、氮化硅或电介质金属氧化物的电介质材料。可选的牺牲衬垫151可以通过诸如化学气相沉积或原子层沉积的保形沉积工艺沉积。可选牺牲衬垫151的厚度可以在1nm至6nm的范围内，但也可以采用更小和更大的厚度。在说明性示例中，可选牺牲衬垫151可以包括具有约2nm厚度的氧化硅。
牺牲填充材料被沉积在贯穿堆叠开口49的剩余体积中以完全填充贯穿堆叠开口49。牺牲填充材料的多余部分通过平坦化工艺从包括绝缘帽层70的顶表面的水平面上去除，该平坦化工艺可以采用凹陷蚀刻和/或化学机械平坦化(CMP)。随后可以通过蚀刻工艺(其可以是各向同性蚀刻工艺或各向异性蚀刻工艺)来去除位于包括绝缘帽层70的顶表面的水平面上方的可选的牺牲衬垫151的水平部分。贯穿堆叠开口49中的牺牲填充材料的每个剩余部分构成牺牲柱结构153。
在采用牺牲衬垫151的情况下，牺牲柱结构153包括可以对于牺牲衬垫151的材料选择性地被去除的材料。例如，牺牲衬垫151可以包括氧化硅或氮化硅，并且牺牲柱结构153可以包括诸如硅或硅锗合金的半导体材料、或诸如多孔或无孔有机硅酸盐玻璃或碳的电介质材料。在不采用牺牲衬垫151的情况下，牺牲柱结构153包括可以对于交替堆叠(32、42)和半导体材料层10的材料选择性地被去除的材料。例如，牺牲柱结构153可以包括诸如多晶硅、非晶硅的半导体材料、或者诸如多孔或无孔有机硅酸盐玻璃的电介质材料。每个牺牲柱结构153延伸穿过交替堆叠(32、42)，并且可以具有圆柱形形状。
参考图6A-图6D，光致抗蚀剂层157可以被应用在绝缘帽层70上，并且可以被光刻图案化以覆盖牺牲柱结构153的子集并且不覆盖牺牲柱结构153的互补子集。未被图案化的光致抗蚀剂层157覆盖的牺牲柱结构153的子集在本文中被称为牺牲柱结构153的第一子集。被图案化的光致抗蚀剂层覆盖的牺牲柱结构153的子集在本文中被称为牺牲柱结构153的第二子集。在光致抗蚀剂层157的区域之外的所有贯穿堆叠开口49的子集(即，包括牺牲柱结构153的第一子集内的任何牺牲柱结构153)在本文中被称为贯穿堆叠开口49的第一子集。贯穿堆叠开口49的第一子集内的每个贯穿堆叠开口49是在其中随后形成存储器堆叠结构的存储器开口。被光致抗蚀剂层157覆盖的所有贯穿堆叠开口49的子集(即，包括第二子集内的牺牲柱结构153)在本文中被称为贯穿堆叠开口49的第二子集。在贯穿堆叠开口的第二子集内的每个贯穿堆叠开口49是随后用于提供对蚀刻剂的接入以使得能够去除牺牲材料层42的开口，并且在本文中被称为接入开口。
可以选择牺牲柱结构153的第二子集，使得牺牲柱结构153的第一子集(没有被图案化的光致抗蚀剂层157覆盖)内的每个牺牲柱结构153位于距离第二子集内最近的牺牲柱结构153预定的最大距离内。例如，如果贯穿堆叠开口49以间距p排列成沿着第一水平方向hd1延伸的行，则第一子集内的任何牺牲柱结构153和第二子集中最接近的牺牲柱结构153(其位于图案化的光致抗蚀剂层157下方)的垂直中心轴线之间的最大距离可以小于20倍的间距p，并且可以小于10倍的间距p。在一个实施例中，第二子集中的牺牲柱结构153的数量可以小于25％，诸如小于牺牲柱结构153的总数的15％。
牺牲柱结构153的第一子集通过蚀刻工艺(其可以是各向同性蚀刻工艺或各向异性蚀刻工艺)对于牺牲衬垫151选择性地(或在牺牲衬垫151未被采用的情况下对于交替堆叠(32、42)和半导体材料层10的材料选择性地)被去除。在说明性示例中，如果牺牲柱结构153包括诸如硅的半导体材料并且如果牺牲衬垫151包括氧化硅，则牺牲柱结构153的第一子集可以对于牺牲衬垫151选择性地被去除。例如，如果牺牲柱结构153包括半导体材料，则牺牲柱结构153的第一子集可以通过采用KOH溶液或硝酸和氟化铵的混合物的湿蚀刻工艺、或者通过采用HCl的干蚀刻工艺来被去除。随后，可以去除牺牲衬垫151。牺牲衬垫151的去除可以例如通过采用稀氢氟酸(如果牺牲衬垫151包括氧化硅)的湿蚀刻工艺或通过采用磷酸或稀氢氟酸和氟化铵的混合物(如果牺牲衬垫151包括氮化硅)的湿蚀刻工艺来实现。
贯穿堆叠开口49的侧壁和半导体材料层10的顶表面的部分可以通过去除牺牲柱结构153的第一子集和贯穿叠堆开口49的第一子集内的牺牲衬垫151而被物理暴露。随后可以例如通过灰化去除图案化的光致抗蚀剂层157。因此，牺牲柱结构153的第一子集从贯穿堆叠开口49的第一子集被去除，而牺牲柱结构153的第二子集保留在贯穿堆叠开口49的第二子集中。
参考图7A和图7B，例如通过选择性外延，可以在贯穿堆叠开口49的第一子集内的每个贯穿堆叠开口49的底部处形成可选的外延沟道部分11(例如，外延基座)。每个外延沟道部分11可以包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，外延沟道部分11可以掺杂有与半导体材料层10相同导电类型的电掺杂物。在一个实施例中，每个外延沟道部分11的顶表面可以形成在绝缘层32的级别处。在牺牲柱结构153的第二子集(其为在该处理步骤中唯一剩余的牺牲柱结构153的集合)包括半导体材料的情况下，可以在牺牲柱结构153的第二子集的每个牺牲柱结构153的顶表面上形成多晶半导体材料部分(未示出)。在随后执行的平坦化工艺中去除这样的多晶半导体材料部分。
外延沟道部分11可以是晶体管沟道的一部分，其在随后要形成在基底8中的源极区域与随后要形成在贯穿堆叠开口49的第一子集内的每个贯穿堆叠开口49的上部中的漏极区域之间延伸。在相应外延沟道部分11上方的贯穿堆叠开口49的第一子集内的贯穿堆叠开口49的未填充部分中存在腔49'。在一个实施例中，外延沟道部分11可以包括单晶硅。在一个实施例中，外延沟道部分11可以具有第一导电类型的掺杂，其中第一导电类型与外延沟道部分接触的半导体材料层10的导电类型相同。
包括阻挡电介质层52、存储器材料层54、隧穿电介质层56和可选的第一半导体沟道层601的层的堆叠可以顺序地沉积在贯穿堆叠开口49的第一子集内的贯穿堆叠开口49中。在一个实施例中，阻挡电介质层52可以包括电介质金属氧化物。如本文所用，电介质金属氧化物指的是包括至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由至少一种金属元素和氧组成，或者可以基本上由至少一种金属元素、氧和诸如氮的至少一种非金属元素组成。在一个实施例中，阻挡电介质层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的电介质金属氧化物。电介质金属氧化物的非限制性实例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。例如，可以通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(pulsed laser deposition，PLD)、液体源雾化化学沉积或其组合来沉积阻挡电介质层52。在一个实施例中，阻挡电介质层52包括氧化铝。
可替换或额外地，阻挡电介质层52可以包括与阻挡电介质层52的电介质材料不同的电介质材料。例如，阻挡电介质层52可以包括氧化硅、氮氧化硅、氮化硅、或其组合。在一个实施例中，阻挡电介质层52可以包括包含氧化铝层和氧化硅层的堆叠。阻挡电介质层52可以通过诸如低压化学气相沉积、原子层沉积或其组合的保形沉积方法来形成。阻挡电介质层52的厚度可以在从1nm到20nm的范围内，但是也可以采用更小和更大的厚度。阻挡电介质层52可以随后用作阻挡存储的电荷泄漏以控制栅电极的电介质材料部分。可替换地，可以省略阻挡电介质层52，并且可以在随后要形成的存储器薄膜的表面上形成横向凹陷之后形成阻挡电介质层。
随后，可以形成存储器材料层54。在一个实施例中，存储器材料层54可以是包括电介质电荷捕获材料(其可以是例如氮化硅)的电荷捕获材料的连续层或图案化离散部分。可替换地，存储器材料层54可以包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化离散部分(其被图案化到多个电隔离部分(例如，浮置栅极)中，例如，通过在横向凹陷内被形成到间隔体材料层42中)。在一个实施例中，存储器材料层54包括氮化硅层。在一个实施例中，间隔体材料层42和绝缘体层32可以具有垂直重合的侧壁，并且存储器材料层54可以形成为单个连续层。
在另一实施例中，间隔体材料层42可以相对于绝缘体层32的侧壁横向凹陷，并且可以采用沉积工艺和各向异性蚀刻工艺的组合来形成存储器材料层54作为多个垂直间隔开的存储器材料部分。尽管采用其中存储器材料层54是单个连续层的实施例描述了本公开，但是本文清楚地预期了其中存储器材料层54被垂直间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施例。
存储器材料层54可以形成为均匀组成的单电荷存储层，或者可以包括多个电荷存储层的堆叠。多个电荷存储层(如果采用)可以包括多个间隔开的浮置栅极材料层，其中浮置栅极材料层包含导电材料(例如，诸如钨、钼、钽、钛、铂、钌及其合金的金属或诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合的金属硅化物)和/或半导体材料(例如，包括至少一种元素半导体元素或至少一种化合物半导体材料的多晶或非晶半导体材料)。可替换或额外地，存储器材料层54可以包括绝缘电荷捕获材料，诸如一个或多个氮化硅段。可替换地，存储器材料层54可以包括诸如金属纳米颗粒的导电纳米颗粒，其可以是例如钌纳米颗粒。存储器材料层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术来形成。存储器材料层54的厚度可以在从2nm到20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿电介质层56包括电介质材料，通过该电介质材料可以在合适的电偏压条件下执行电荷隧穿。取决于要形成的单片三维NAND串存储器器件的操作模式，可以通过热载流子注入或通过福勒-诺德海姆隧穿诱导电荷转移来执行电荷隧穿。隧穿电介质层56可以包括氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(诸如氧化铝和氧化铪)、电介质金属氧氮化物、电介质金属硅酸盐、它们的合金和/或它们的组合。在一个实施例中，隧穿电介质层56可以包括通常称为ONO堆叠的第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠。在一个实施例中，隧穿电介质层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿电介质层56的厚度可以在从2nm到20nm的范围内，但是也可以采用更小和更大的厚度。
可选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料、或本领域已知的其它半导体材料。在一个实施例中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可以通过诸如低压化学气相沉积(Low PressureChemical Vapor Deposition，LPCVD)的保形沉积方法形成。第一半导体沟道层601的厚度可以在2nm到10nm的范围内，但是也可以采用更小和更大的厚度。在没有被沉积材料层(52、54、56、601)填充的贯穿堆叠开口49的第一子集内的每个贯穿堆叠开口49的体积中形成腔49'。
可选的第一半导体沟道层601、隧穿电介质层56L、存储器材料层54、阻挡电介质层52采用至少一种各向异性蚀刻工艺被顺序地各向异性地蚀刻。第一半导体沟道层601、隧穿电介质层56、存储器材料层54和位于绝缘帽层70的顶表面上方的阻挡电介质层52的部分可以通过至少一个各向异性蚀刻工艺去除。此外，每个腔49'的底部处的第一半导体沟道层601、隧穿电介质层56、存储器材料层54和阻挡电介质层52的水平部分可以被去除以在其剩余部分中形成开口。第一半导体沟道层601、隧穿电介质层56、存储器材料层54和阻挡电介质层52中的每一个可以通过各向异性蚀刻工艺来蚀刻。
存储器材料层54可以包括电荷捕捉材料或浮置栅极材料。在一个实施例中，每个存储器材料层54可以包括在编程时存储电荷的电荷存储区域的垂直堆叠。在一个实施例中，存储器材料层54可以是电荷存储层，在电荷存储层中与间隔体材料层42相邻的每个部分构成电荷存储区域。
外延沟道部分11的表面(或者在不采用外延沟道部分11的情况下的半导体基底层10的表面)可以穿过第一半导体沟道层601、隧穿电介质层56、存储器材料层54和阻挡电介质层52物理暴露在开口下方。可选地，每个腔49'的底部处的物理暴露的半导体表面可以垂直地凹陷，以便腔49'下方的凹陷的半导体表面垂直偏离外延沟道部分11的最顶表面(或在没有采用外延沟道部分11的情况下的半导体基底层10的最顶表面)凹陷距离。隧穿电介质层56位于存储器材料层54上方。在每个贯穿堆叠开口49中(在贯穿堆叠开口49的第一子集内)的阻挡电介质层52、存储器材料层54和隧穿电介质层56的组构成存储器薄膜50，其中存储器薄膜50包括通过阻挡电介质层52和隧穿电介质层56与周围材料绝缘的多个电荷存储区域(如具体化为存储器材料层54)。在一个实施例中，第一半导体沟道层601、隧穿电介质层56、存储器材料层54、阻挡电介质层52和阻挡电介质层52可以具有垂直重合的侧壁。
参考图8A和图8B，可以将第二半导体沟道层602直接沉积在外延沟道部分11的半导体表面上(或者如果省略了外延沟道部分11，则在半导体基底层10上)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其它半导体材料的半导体材料。在一个实施例中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法形成。第二半导体沟道层602的厚度可以在2nm到10nm的范围内，但也可以采用更小和更大的厚度。第二半导体沟道层602可以部分地填充贯穿堆叠开口49的第一子集内的每个贯穿堆叠开口49中的腔49'，或者可以完全填充贯穿堆叠开口49的第一子集内的每个贯穿堆叠开口49中的腔49'。
第一半导体沟道层601和第二半导体沟道层602的材料统称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的全部半导体材料的集合。
在贯穿堆叠开口49的第一子集中的每个贯穿堆叠开口49中的腔49'未被第二半导体沟道层602完全填充的情况下，则电介质芯层可以被沉积在腔49'中，以填充贯穿堆叠开口49的第一子集内的每个贯穿堆叠开口49内的腔49'的任何剩余部分。电介质芯层包括电介质材料，诸如氧化硅或有机硅酸盐玻璃。可以通过诸如低压化学气相沉积(LPCVD)的保形沉积方法、或通过诸如旋涂的自平坦沉积工艺来沉积电介质芯层。
电介质芯层的水平部分可以例如通过从绝缘帽层70的顶表面之上的凹陷蚀刻而被去除。电介质芯层的每个剩余部分构成电介质芯62。此外，位于绝缘帽层70的顶表面上方的第二半导体沟道层602的水平部分可以通过平坦化工艺去除，其可以采用凹陷蚀刻或化学机械平坦化(CMP)。
第一半导体沟道层601和第二半导体沟道层602的每个邻接的对可以共同形成垂直半导体沟道60，其中当包括垂直半导体沟道60的垂直NAND器件导通时，电流可通过该垂直半导体沟道60流动。隧穿电介质层56被存储器材料层54围绕，并且横向地围绕垂直半导体沟道60的一部分。阻挡电介质层52、存储器材料层54和隧穿电介质层56的每个邻接的组共同构成存储器薄膜50，其中存储器薄膜50可以存储具有宏观保留时间的电荷。在一些实施例中，阻挡电介质层52可以在该步骤处不存在于存储器薄膜50中，并且可以在形成横向凹陷之后随后形成阻挡电介质层。如本文所使用的，宏观保留时间指的是适于将存储器器件操作为永久性存储器器件的保留时间，诸如超过24小时的保留时间。
例如通过凹陷蚀刻至位于绝缘帽层70的顶表面和绝缘帽层70的底表面之间的深度，每个电介质芯62的顶表面可以进一步在贯穿堆叠开口49的第一子集内的每个贯穿堆叠开口49内凹陷。漏极区域63可以通过在电介质芯62上方的每个凹陷区域内沉积掺杂半导体材料来形成。掺杂半导体材料可以例如是掺杂多晶硅。例如通过化学机械平坦化(CMP)或凹陷蚀刻以形成漏极区域63，可以从绝缘帽层70的顶表面上方去除沉积的半导体材料的多余部分。
垂直半导体沟道60和存储器薄膜50的每个邻接的组构成存储器堆叠结构55，其中存储器堆叠结构55包括存储器元件的垂直堆叠，存储器元件的垂直堆叠可以体现为位于间隔体材料层42的级别处的存储器材料层54的部分。外延沟道部分11可以提供在贯穿堆叠开口49的第一子集内的每个贯穿堆叠开口49的底部。每个存储器堆叠结构55可以提供在相应的外延沟道部分11上方。
参考图9A和图9B，可以在绝缘帽层70上应用另一光致抗蚀剂层(未示出)以覆盖所有存储器堆叠结构55，同时物理暴露牺牲柱结构153的第二子集。牺牲柱结构153的第二子集可以对于牺牲衬垫151选择性地被去除。
通过可以是各向同性蚀刻工艺或各向异性蚀刻工艺的蚀刻工艺，牺牲柱结构153的第二子集对于牺牲衬垫151选择性地(或者在不采用牺牲衬垫151的情况下对于交替堆叠(32、42)和半导体材料层10的材料选择性地)被去除。与先前在图6A至图6D的处理步骤中用于去除牺牲柱结构153的第一子集的蚀刻工艺相同的蚀刻工艺可以用于去除牺牲柱结构153的第二子集。随后，可以去除牺牲衬垫151。可以采用与在图6A至图6D的处理步骤中用于去除牺牲衬垫151的蚀刻工艺相同的蚀刻工艺。随后可以例如通过灰化去除光致抗蚀剂层。
牺牲柱结构153和牺牲衬垫151从贯穿堆叠开口49的第二子集内去除。贯穿堆叠开口49的第二子集内的每个贯穿堆叠开口49可以完全被腔占用，并且在本文中被称为接入开口59。每个接入开口59可以具有与贯穿堆叠开口49的第二子集内的相应的贯穿堆叠开口49相同的体积。因此，接入开口59可以具有与贯穿堆叠开口49的第二子集相同的体积，并且与填充贯穿堆叠开口49的第一子集的体积的存储器堆叠结构55交错。
在图4A至图4D的实施例中，在相同的蚀刻步骤期间，形成第一开口子集和第二开口子集同时发生。如图5A至图9B中所示，第二开口子集填充有牺牲柱结构153，同时存储器堆叠结构55形成在第一开口子集中。
在一个替代实施例中，形成第一开口子集和形成第二开口子集在不同的蚀刻步骤期间发生，使得在形成第一开口子集之后形成第二开口子集。在这个替代实施例中，在图4A至图4D所示的蚀刻步骤期间仅形成存储器开口49。图5A至图6D和图9A至图9B的牺牲衬垫151和牺牲柱结构153的形成和去除被省略。如图7A至图8B所示，存储器堆叠结构55形成在存储器开口49中。然后，在形成存储器堆叠结构55之后，使用单独的光刻法(例如，抗蚀剂形成和图案化)和蚀刻步骤在开口阵列中形成接入开口59以达到图9A至图9B中所示的结构。
参考图10A和图10B，例如采用蚀刻工艺将相对于绝缘层32的第一材料选择性蚀刻间隔体材料层42的第二材料的蚀刻剂引入接入开口59中。横向凹陷43形成在间隔体材料层42从其中被去除的体积中。间隔体材料层42的第二材料的去除可以对于绝缘层32的第一材料、至少一个电介质柱结构的材料、后阶梯电介质材料部分65的材料、栅极电介质层12的材料以及存储器薄膜50的最外层的材料是选择性的。在一个实施例中，间隔体材料层42可以包括从氮化硅、锗和包括原子浓度大于40％的锗的硅锗合金中选择的材料，并且绝缘层32、至少一个电介质柱结构、后阶梯电介质材料部分65以及栅极电介质层12的材料可以从氧化硅和电介质金属氧化物中选择。
对于存储器薄膜50的第一材料和最外层选择性地去除第二材料的蚀刻工艺可以是采用湿蚀刻溶液的湿蚀刻工艺，或者可以是其中蚀刻剂以气相被引入接入开口59中的气相(干)蚀刻工艺。例如，如果间隔体材料层42包括氮化硅，则蚀刻工艺可以是其中第一示例性结构被浸没在包括磷酸的湿蚀刻箱内的湿蚀刻工艺，其对于氧化硅、硅以及本领域中采用的各种其它材料选择性地蚀刻氮化硅。至少一个电介质柱结构、后阶梯电介质材料部分65和存储器堆叠结构55提供结构支撑，并且横向凹陷43存在于先前由间隔体材料层42占用的体积内。
因此，去除牺牲柱结构153的第二子集形成接入开口59(其是贯穿堆叠开口49的第二子集)。当贯穿堆叠开口49的第一子集填充有存储器堆叠结构55时，通过由接入开口59(其是贯穿堆叠开口49的第二子集)引入蚀刻剂来去除牺牲材料层42。去除牺牲材料层42形成横向凹陷43。
每个横向凹陷43可以是横向延伸的腔，其具有大于腔的垂直范围的横向尺寸。换句话说，每个横向凹陷43的横向尺寸可以大于横向凹陷43的高度。可以在间隔体材料层42的第二材料从其中被去除的体积中形成多个横向凹陷43。与横向凹陷43相比，其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔。在一个实施例中，存储器阵列区域100包括具有布置在基底8上方的多个器件级的单片三维NAND串的阵列。在这种情况下，每个横向凹陷43可以限定用于接收单片三维NAND串阵列的相应字线的空间。
多个横向凹陷43中的每一个可以基本上平行于基底8的顶表面延伸。横向凹陷43可以被下面的绝缘层32的顶表面和上覆的绝缘层32的底表面垂直地界定。在一个实施例中，每个横向凹陷43可以始终具有一致的高度。可替换地，横向凹陷43可以具有高度变化。
可选的外延沟道部分11的物理暴露的表面部分可以通过热转换和/或等离子转换(诸如，氧化或氮化)为电介质材料来被转化为电介质材料部分。例如，可以采用热转换和/或等离子转换来将每个外延沟道部分11的表面部分转换成管状电介质间隔体116。在一个实施例中，每个管状电介质间隔体116可以拓扑同形成圆环(即，一般为环形的)。如本文所使用的，如果元件的形状可以连续拉伸而不破坏孔或不形成圆环形状的新孔，则元件被拓扑同形成圆环。管状电介质间隔体116包括电介质材料，其中该电介质材料包括与外延沟道部分11相同的半导体元素并且额外包括至少一种非金属元素(诸如氧和/或氮)，使得管状电介质间隔体116的材料是电介质材料。在一个实施例中，管状电介质间隔体116可以包括外延沟道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。电介质半导体化合物区域616可以在接入开口59的物理暴露的表面上形成，同时通过半导体材料层10的表面部分的氧化或氮化来形成管状电介质间隔体116。
可选地，背侧阻挡电介质层(未示出)可以形成在横向凹陷43中。背侧阻挡电介质层(如果存在)包括电介质材料，该电介质材料用作用于随后要形成在横向凹陷43中的控制栅极的控制栅极电介质的一部分。在每个存储器开口内存在阻挡电介质层52的情况下，背侧阻挡电介质层是可选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层。背侧阻挡电介质层可以基本上由氧化铝组成。背侧阻挡电介质层的厚度可以在从1nm到15nm的范围内，诸如2nm到6nm，但是也可以采用更小和更大的厚度。
参考图11A和图11B，至少一种金属材料可以沉积在多个横向凹陷43中、在接入开口59的侧壁上以及在绝缘帽层70的顶表面上。如本文所使用的，金属材料指的是包括至少一种金属元素的导电材料。
金属材料可以通过保形沉积方法来沉积，保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、无电镀、电镀或其组合。金属材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元件金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、诸如金属硅化物及其合金的导电金属-半导体合金、以及它们的组合或堆叠。可沉积在多个横向凹陷43中的非限制的示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。在一个实施例中，金属材料可以包括诸如钨和/或金属氮化物的金属。在一个实施例中，用于填充多个横向凹陷43的金属材料可以是氮化钛层和钨填充材料的组合。在一个实施例中，金属材料可以通过化学气相沉积来沉积。
可以在多个横向凹陷43中形成多个导电层46，并且可以在每个接入开口59的侧壁上和在绝缘帽层70上形成连续的金属材料层。因此，每个间隔体材料层42可以由导电层46代替。在未被背侧阻挡电介质层和连续金属材料层填充的每个接入开口59的部分中存在背侧腔。
例如通过各向同性湿蚀刻、各向异性干蚀刻或它们的组合，连续导电材料层的沉积的金属材料从每个接入开口59的侧壁以及从绝缘帽层70上方被回蚀刻。在横向凹陷43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，间隔体材料层42被导电层46代替。绝缘层32和牺牲材料层42的交替堆叠(32、42)被绝缘层32和导电层46的交替堆叠(32、46)代替。
位于相应的源极选择栅级的导电层46的第一子集可以用作至少一个源极侧选择栅电极。位于字线级的导电层46的第二子集可以用作位于相同级别的多个控制栅电极和电连接(即，电短路)位于相同级别的多个控制栅电极的字线的组合。位于相应的漏极选择栅级的导电层46的第三子集可以用作至少一个漏极侧选择栅电极。导电层46的第二子集内的多个控制栅电极可以是用于包括存储器堆叠结构55的垂直存储器器件的控制栅电极。换句话说，位于相应字线级的每个导电层46可以用作用于多个垂直存储器器件的公共控制栅电极。
每个存储器堆叠结构55包括布置在垂直串中的多个存储器单元(如体现为位于导电层46的级别的存储器材料层的部分)，该垂直串沿着基本垂直于基底8的顶表面的方向延伸。多个存储器单元位于导电层46的级别处。
参考图12A和图12B，通过保形沉积工艺将电介质材料沉积在接入开口59中。电介质材料可以包括例如掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃或有机硅酸盐玻璃。掺杂硅酸盐玻璃材料的示例包括硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃和氟硅酸盐玻璃。可选地，在沉积电介质材料之前，可以在接入开口59中形成包括扩散屏障材料(诸如氮化硅)的电解质衬垫(未示出)。沉积的电介质材料的多余部分可以通过平坦化工艺从包括绝缘帽层70的顶表面的水平面上去除。例如，可以执行凹陷蚀刻或化学机械平坦化(CMP)以去除沉积的电介质材料的多余部分。接入开口59中的电介质材料的每个剩余部分构成电介质柱结构66。
在一个实施例中，接入开口59(其是贯穿堆叠开口49的第二子集内的贯穿堆叠开口49)可以具有与贯穿堆叠开口49的第一子集内的每个贯穿堆叠开口49相同的体积。在这种情况下，每个电介质柱结构66可以具有与外延沟道部分11、存储器薄膜50、半导体沟道60、电介质芯62和漏极区域63的组合基本相同的体积。如本文所用，如果两个元件的体积与两个元件的体积的平均相差小于5％，则两个元件具有基本相同的体积。在一个实施例中，可以在每个电介质柱结构66与半导体材料层10之间提供包括半导体材料层10中的半导体材料的电介质化合物(诸如，氧化硅或氮化硅)的电介质半导体化合物区域616。在一个实施例中，电介质柱结构66可以具有与电介质半导体化合物区域616不同的成分。例如，电介质柱结构66可以包括掺杂硅酸盐玻璃材料，并且电介质半导体化合物区域616可以基本上由热氧化硅(即，SiO2)组成。
参考图13，可以在绝缘帽层70、存储器堆叠结构55、电介质柱结构66和后阶梯电介质材料部分65上形成接触级电介质层80。在一个实施例中，接触级电介质层80可以在形成电介质柱结构66之后形成为单独的结构，并且可以具有与电介质柱结构66不同的成分。在另一实施例中，接触级电介质层80和至少一个电介质柱结构66可以形成为整体构造的单个连续结构，即，它们之间没有任何材料接口。在这种情况下，接触级电介质层80可以通过不从绝缘帽层70上方平坦化电介质柱结构66的沉积的电介质材料而形成。接触级电介质层80可以包括可以用于电介质柱结构66的任何其它材料。例如，电介质柱结构66可以包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任何一种。
参考图14A至图14D，源电极(或源局部互连)开口79可以穿过可选的接触级电介质层80、绝缘帽层70、交替堆叠(32、42)和栅极电介质层12形成。开口79可以具有任何合适的形状，诸如圆形、矩形或伸长的沟槽形状。例如，在一个实施例中，开口79可以包括背侧沟槽79。图14A是示例性结构的垂直横截面视图，并且图14B是图14A的示例性结构的俯视图。图14C和图14D提供了用于与图14A和图14B中所示的示例性结构兼容的电介质柱结构66的布置的两种不同配置的额外的俯视图。换句话说，图14C示出了用于存储器堆叠结构55和电介质柱结构66的第一配置，并且图14D示出了用于存储器堆叠结构55和电介质柱结构66的第二配置。图14C和图14D示出了示例性结构的两个示例性配置中的存储器阵列区域100的一部分。
背侧沟槽79中的每一个可以沿第一水平方向hd1水平延伸。交替堆叠(32、46)内的每个层被背侧沟槽79沿着垂直于第一水平方向hd1的第二水平方向hd2分成多个部分。
例如，光致抗蚀剂层(未示出)可以应用在间隔体材料层42和绝缘层32的整个组上，并且可以被光刻图案化以形成至少一个沿着第一水平方向hd1伸长的伸长的开口。可以采用各向异性蚀刻穿过可选的接触级电介质层80、绝缘帽层70、交替堆叠(32、46)、栅极电介质层12和后阶梯电介质材料部分65来转印光致抗蚀剂层中的图案，以形成至少延伸到基底8的顶部表面的背侧沟槽79。在一个实施例中，背侧沟槽79可以包括在其中随后可形成背侧接触通孔结构的源极接触开口。半导体材料层10的顶表面可以在每个背侧沟槽79的底部物理暴露。
在形成电介质柱结构66之后形成背侧沟槽79。在一个实施例中，贯穿堆叠开口49的阵列可以形成为包括多行贯穿堆叠开口49的二维周期性阵列，并且每行贯穿堆叠开口49可以沿着第一水平方向hd1延伸，并且可以沿着垂直于第一水平方向hd1的第二水平方向hd2与相邻行的贯穿堆叠开口49横向间隔开。在这种情况下，多个电介质柱结构66可以布置为具有比开口阵列的单位单元更大的单位单元间距的另一周期性二维阵列。
例如，沿着第一水平方向hd1的每第N个贯穿堆叠开口49可以被每行内的相应的电介质柱结构66填充，而同一行内的其余贯穿堆叠开口49可以被相应的存储器堆叠结构55填充。数量N可以在从3到20的范围内，并且可以在从5到12的范围内。在图14C和图14D所示的配置中，数量N是9。数量N对于每行可以是相同的。行的每个相邻的对中的电介质柱结构66可以如图14C所示位于彼此附近，或者可以如图14D所示沿着第一水平方向hd1偏移以提供最大分离。还可以采用电介质柱结构66的其它布置方案，只要存储器开口(即，贯穿堆叠开口49的第一子集内的贯穿堆叠开口49)和最接近的接入开口59之间的最大距离不超过预定的最大横向距离，该预定的最大横向距离可以是接近于沿着第一水平方向的贯穿堆叠开口49的间距p的N/2倍。
参考图15，可以通过保形沉积工艺在每个背侧沟槽79中和接触级电介质层80上形成绝缘材料层。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括诸如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合的绝缘材料。在一个实施例中，绝缘材料层可以包括氧化硅。例如，可以通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)来形成绝缘材料层。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
执行各向异性蚀刻以从接触级电介质层80上方和在每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔体74。背侧腔存在于由每个绝缘间隔体74围绕的体积内。半导体材料层10的顶表面可以物理地暴露在每个背侧沟槽79的底部处。
通过将电掺杂物注入到半导体材料层10的物理暴露的表面部分中，可以在每个背侧腔下方的半导体材料层10的表面部分处形成源极区域61。每个源极区域61形成在基底8的表面部分中，该表面部分位于穿过绝缘间隔体74的相应开口的下方。由于在注入工艺期间注入的掺杂剂原子散开并且在随后的激活退火工艺期间注入的掺杂剂原子横向扩散，所以每个源极区域61可以具有大于穿过绝缘间隔体74的开口的横向范围的横向范围。
在源极区域61和多个外延沟道部分11之间延伸的半导体材料层10的上部构成多个场效应晶体管的水平半导体沟道180。水平半导体沟道180穿过相应的外延沟道部分11连接到多个垂直半导体沟道60。水平半导体沟道180接触源极区域61和多个外延沟道部分11。最底部导电层46可以用作场效应晶体管的选择栅电极。
背侧接触通孔结构76可以形成在每个腔内。每个背侧接触通孔结构76可以填充相应的腔。可以通过在背侧沟槽79的剩余的未填充体积(即，背侧腔)中沉积至少一种导电材料来形成接触通孔结构76。例如，该至少一种导电材料可以包括导电衬垫和导电填充材料部分。导电衬垫可以包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分可以包括金属或金属合金。例如，导电填充材料部分可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
采用上覆的导电层46和绝缘层32的接触级电介质层80作为停止层，可以平坦化至少一种导电材料。如果采用化学机械平坦化(CMP)工艺，则接触级电介质层80可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。每个背侧接触通孔结构76可以直接形成在源极区域61的顶表面上。每个背侧接触通孔结构76延伸穿过交替堆叠(32、46)和栅极电介质层12，并且接触源极区域61的顶表面。
参考图16，可以穿过接触级电介质层80并且可选地穿过后阶梯电介质材料部分65形成附加接触通孔结构(86、87、88)。例如，可以穿过每个漏极区域63上的接触级电介质层80形成漏极接触通孔结构88。控制栅极接触通孔结构86可以穿过接触级电介质层80并穿过后阶梯电介质材料部分65形成在导电层46上。外围器件接触通孔结构87可以直接在外围器件的相应节点上穿过后阶梯电介质材料部分65而形成。
图17是透视俯视图，其中为了清楚起见已经省略了上覆最上面的导电层46的电介质材料层。可以在每个漏极接触通孔结构88(图17中未示出，参见图16)上形成沿第二水平方向hd2伸长的伸长的接触通孔结构92。尽管出于说明的目的仅将伸长的接触通孔结构92示出在四个存储器堆叠结构55上，但应理解的是，可以在每个存储器堆叠结构55上(例如，在每个漏极接触通孔结构88上)形成伸长的接触通孔结构92。沿着第二水平方向hd2延伸的位线92可以直接形成在每个伸长的接触通孔结构92上。每个漏极区域63电短接到相应的位线92。伸长的接触通孔结构92可以不提供在电介质柱结构66上。
存储器堆叠结构55的第一行155和第二行255以及至少一个电介质柱结构66延伸穿过相应的第一和第二隔离体绝缘体结构(47A、47B)。连续的第一控制栅电极461在第一隔离体结构47A和第二隔离体结构47B之间延伸。控制栅电极461位于与第一隔离体结构47A的第一(右)侧相邻处、位于与存储器堆叠结构的第一行155的第一(右)侧相邻处、位于与第二隔离体结构47B的第一(左)侧相邻处、并且位于与存储器堆叠结构的第二行255的第一(左)侧相邻处。第二控制栅电极462位于与第一隔离体结构47A的第二(左)侧相邻处、并且位于与存储器堆叠结构的第一行155的第二(左)侧相邻处。第三控制栅电极463位于与存储器堆叠结构的第二行255的第二(右)侧相邻处、并且位于与第二隔离体结构47B的第二(右)侧相邻处。电极462和463可以包括相同梳状字线46B的指状部分，而电极461可以包括不同梳状字线46A的指状部分。
在交替堆叠(32、46)内形成的每个导电层46(即，字线级导电层46中的每一个)包括背侧沟槽(其填充有绝缘间隔体74和背侧接触结构76)的每个可选的相邻的对之间的两个物理上分开的部分(46A、46B)，背侧沟槽通过存储器堆叠结构55的子集和隔离体绝缘体结构47的部分彼此横向间隔开。每个导电层46的两个物理分开的部分(46A、46B)包括两个交叉指状导电部分，该交叉导电部分包括沿着第一水平方向hd1延伸的多个指状物(461、462、463、464、465)。两个交叉指状导电部分(46A、46B)中的每一个包括接触相应的存储器堆叠结构55并且通过沿第一水平方向hd1延伸的平坦的垂直侧壁752相互邻接的凹垂直侧壁751。单位结构(unit structure)US的多个实例可以沿着第二水平方向hd2以周期性重复。
共同参考图16和图17，本公开的示例性结构可以包括三维存储器器件。三维存储器器件可以包括位于基底8上的绝缘层32和导电层46的交替堆叠(32、46)；延伸穿过交替堆叠(32、46)的开口阵列49；位于开口阵列49的第一子集中的多个存储器堆叠结构55，其中多个存储器堆叠结构55中的每一个包括以沿着基本垂直于基底8的顶表面的方向延伸的垂直串布置的多个存储器单元(例如，在导电层46的级别处的存储器材料层54的部分)，并且多个存储单元位于导电层46的级别处；以及位于开口阵列49的第二子集(其为接入开口59)中的多个电介质柱结构66。
在一个实施例中，多个电介质柱结构66中的每一个延伸穿过整个交替堆叠(32、46)。在一个实施例中，多个存储器堆叠结构55中的每一个包括延伸穿过交替堆叠(32、46)的垂直半导体沟道60，并且漏极区域63位于垂直半导体沟道60中的每一个的上端。在一个实施例中，每个漏极区域63在包括多个电介质柱结构66(其可以是绝缘帽层70的顶表面)的顶表面的水平面内具有顶表面。
在一个实施例中，开口阵列49中的所有开口可以具有基本相同的形状和基本相同的体积。在一个实施例中，电介质柱结构66中的每一个可以接触交替堆叠(32、46)内的导电层46的侧壁。
在一个实施例中，三维存储器器件可以包括垂直延伸穿过交替堆叠(32、46)的隔离体绝缘体结构47。多个存储器堆叠结构55和多个电介质柱结构66中的每一个接触隔离体绝缘体结构47的相应子集的侧壁。在一个实施例中，交替堆叠(32、46)中的导电层46中的每一个可以包括包含沿着第一水平方向hd1延伸的多个指状物(461、462、263、264、265)的相应的一组交叉指状导电部分(46A、46B)。隔离体绝缘体结构47、多个存储器层叠结构55和多个电介质柱状结构66共同分隔交叉指状导电部分(46A、46B)的指状物(461、462、263、264、265)的每个相邻的对。
如果图17的单位结构US沿着第二水平方向hd2重复，则交叉指状导电部分(46A、46B)的组可以位于背侧接触通孔结构76的每个相邻的对之间。在一个实施例中，三维存储器器件包括沿着第一水平方向hd1横向延伸的背侧接触通孔结构76，并且沿垂直于第一水平方向hd1的第二水平方向hd2横向分隔两组交叉指状导电部分(46A、46B)。在这种情况下，一组交叉指状导电部分(46A、46B)可以布置在背侧接触通孔结构76的一侧上，并且另一组交叉指状导电部分(46A，46B)可以位于背侧接触通孔结构76的另一侧。
在一个实施例中，多个存储器堆叠结构55中的每一个可以接触相应的一对隔离体绝缘体结构47的侧壁，并且多个电介质柱结构66中的每一个可以接触相应的一对隔离体绝缘体结构47的侧壁。
在一个实施例中，三维存储器器件中的多个电介质柱结构66的总数量可以在三维存储器器件中的存储器堆叠结构55的总数量的1％至20％的范围内。
在一个实施例中，开口阵列49可以是二维周期性阵列，其包括成行的贯穿堆叠开口49。每行开口可以沿着第一水平方向hd1延伸并且沿垂直于第一水平方向hd1的第二水平方向hd2与相邻行贯穿堆叠开口49横向间隔开。在一个实施例中，多个电介质柱结构66可以布置为另一周期性二维阵列，所述另一周期性二维阵列具有对于其单位单元的比开口阵列49的单位单元更大的间距。
在一个实施例中，交替堆叠(32、42)可以包括台面区域，在台面区域中除了交替堆叠(32、46)内的最顶层的导电层46之外的每个导电层46横向地延伸得比交替堆叠(32、46)内的任何上覆的导电层46更远。台面区域可以包括从交替堆叠(32、46)内的最底层连续延伸到交替堆叠(32、46)内的最顶层的交替堆叠(32、46)的阶梯表面。
在一个实施例中，三维存储器器件包括位于基底8上方的垂直NAND器件。导电层46包括(或电连接到)NAND器件的相应字线。至少一个下选择栅极级导电层包括垂直NAND器件的选择栅极。基底8可以包括硅基底。垂直NAND器件可以包括硅基底上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一器件级中的至少一个存储器单元可以位于单片三维NAND串的阵列的第二器件级中的另一存储器单元的上方。硅基底可以包含集成电路，该集成电路包括用于位于其上的存储器器件的驱动器电路。
在一个实施例中，单片三维NAND串的阵列包括多个半导体沟道(180、11、60)。所述多个半导体沟道(180、11、60)中的每一个的至少一个端部(例如，垂直半导体沟道60)基本上垂直于基底8的顶表面延伸。单片三维NAND串的阵列包括多个电荷存储元件(如具体化为位于导电层46的每个层上的存储器材料层54的部分)，每个电荷存储元件位于与多个半导体沟道中的相应的一个半导体沟道相邻处。单片三维NAND串的阵列包括具有基本上平行于基底8的顶表面延伸的条形形状的多个控制栅电极(如具体化为导电层46的部分)。多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
在一个实施例中，通过不使用存储器开口来替换具有导电层的牺牲材料层，可以避免位于存储器开口中的存储器开口和存储器堆叠结构的金属污染。在另一实施例中，通过将接入开口分布在整个开口上，消除了采用可选的背侧沟槽来替换牺牲材料层的需要。如果存在背侧沟槽，则背侧沟槽的大小和横向范围可以减小到足以仅容纳背侧接触通孔结构的级别。此外，如果存在背侧沟槽，则与如果采用背侧沟槽来替换牺牲材料层相比，可以在每对相邻的背侧沟槽之间形成更多行开口。
尽管前文提及特定实施例，但应理解，本公开不限于此。本领域的普通技术人员将会想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中示出采用特定结构和/或配置的实施例的情况下，应该理解的是，本公开可以用功能上等同的任何其它兼容结构和/或配置来实践，只要这些替换没有明确禁止或者对于本领域普通技术人员而言是不可能的。本文引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (27)

1.一种三维存储器器件，包括：
位于基底上的绝缘层和导电层的交替堆叠；
延伸穿过所述交替堆叠的开口阵列；
位于所述开口阵列的第一子集中的多个存储器堆叠结构，其中所述多个存储器堆叠结构中的每一个包括延伸穿过所述交替堆叠的存储器薄膜和垂直半导体沟道；以及
位于开口阵列的第二子集中的多个电介质柱结构。
2.如权利要求1所述的三维存储器器件，其中所述多个电介质柱结构中的每一个延伸穿过整个所述交替堆叠。
3.如权利要求1所述的三维存储器器件，还包括位于所述垂直半导体沟道中的每一个的上端的漏极区域。
4.如权利要求3所述的三维存储器器件，其中每个漏极区域在包括所述多个电介质柱结构的顶表面的水平面内具有顶表面。
5.如权利要求1所述的三维存储器器件，其中所述开口阵列中的所有开口具有基本相同的形状和基本相同的体积。
6.如权利要求1所述的三维存储器器件，其中所述电介质柱结构中的每一个接触所述交替堆叠内的导电层的侧壁。
7.如权利要求1所述的三维存储器器件，其中还包括垂直延伸穿过所述交替堆叠的隔离体绝缘体结构，其中所述多个存储器堆叠结构和所述多个电介质柱结构中的每一个接触所述隔离体绝缘体结构的相应子集的侧壁。
8.如权利要求7所述的三维存储器器件，其中所述交替堆叠中的导电层中的每一个包括相应组交叉指状导电部分，所述交叉指状导电部分包括沿第一水平方向延伸的多个指状物，其中所述隔离体绝缘体结构、所述多个存储器堆叠结构以及所述多个电介质柱结构共同地分隔交叉指状导电部分的指状物的每个相邻的对。
9.如权利要求8所述的三维存储器器件，还包括背侧接触通孔结构，所述背侧接触通孔结构沿第一水平方向横向延伸并且沿垂直于第一水平方向的第二水平方向横向分隔两组交叉指状导电部分。
10.如权利要求7所述的三维存储器器件，其中：
所述多个存储器堆叠结构中的每一个接触相应对隔离体绝缘体结构的侧壁；并且
所述多个电介质柱结构中的每一个接触相应对隔离体绝缘体结构的侧壁。
11.如权利要求1所述的三维存储器器件，其中，所述三维存储器器件中的多个电介质柱结构的总数量在所述三维存储器件中的存储器堆叠结构的总数量的1％到20％的范围内。
12.如权利要求1所述的三维存储器器件，其中所述开口阵列是二维周期性阵列，所述二维周期性阵列包括成行的贯穿堆叠开口，其中每一行开口沿第一水平方向延伸并且沿着垂直于第一水平方向的第二水平方向与相邻行贯穿堆叠开口横向间隔开。
13.如权利要求12所述的三维存储器器件，其中，所述多个电介质柱结构被布置为另一周期性二维阵列，所述另一周期性二维阵列具有对于其单位单元的、比所述开口阵列的单位单元大的间距。
14.如权利要求1所述的三维存储器器件，其中所述交替堆叠包括台面区域，在所述台面区域中除所述交替堆叠内的最顶层导电层以外的每个导电层横向延伸得比所述交替堆叠内的任何上覆的导电层更远，并且所述台面区域包括从所述交替堆叠内的最底层连续地延伸到所述交替堆叠内的最顶层的、交替堆叠的阶梯表面。
15.如权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括位于所述基底之上的垂直NAND器件；
所述导电层包括或电连接到NAND器件的相应字线；
所述基底包括硅基底；
所述垂直NAND器件包括所述硅基底上的单片三维NAND串的阵列；
单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串的阵列的第二器件级中的另一存储器单元之上；
所述硅基底包含集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；以及
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分基本垂直于所述基底的顶表面延伸；
多个电荷存储元件，每个电荷存储元件位于与所述多个半导体沟道的相应的一个半导体沟道相邻处；以及
多个控制栅电极，其具有基本平行于所述基底的顶表面延伸的条形形状，所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
16.一种形成三维存储器器件的方法，包括：
在基底上形成绝缘层和牺牲材料层的交替堆叠；
穿过所述交替堆叠形成开口阵列的第一开口子集；
在第一开口子集中的每一个中形成存储器堆叠结构，其中每个存储器堆叠结构包括延伸穿过所述交替堆叠的存储器薄膜和垂直半导体沟道；
穿过所述交替堆叠形成开口阵列的第二开口子集；
通过引入蚀刻剂穿过第二开口子集去除牺牲材料层以形成横向凹陷；以及
穿过第二开口子集在所述横向凹陷中形成导电层。
17.如权利要求16所述的方法，还包括：
从第二开口子集中去除导电层；以及
在第二开口子集中的每一个中形成电介质柱结构。
18.如权利要求17所述的方法，其中所述牺牲材料层通过引入蚀刻剂穿过所述第二开口子集来被去除，同时所述第一开口子集填充有所述存储器堆叠结构，其中所述蚀刻剂对于绝缘层有选择性地去除牺牲材料层。
19.如权利要求16所述的方法，其中形成所述第一开口子集和形成所述第二开口子集在相同的蚀刻步骤期间同时发生。
20.如权利要求19所述的方法，还包括：
利用牺牲柱结构填充开口阵列；以及
从第一开口子集中去除牺牲柱结构的第一子集，同时牺牲柱结构的第二子集保留在第二开口子集中。
21.如权利要求20所述的方法，其中：
形成所述存储器堆叠结构包括在所述第一开口子集中形成所述存储器堆叠结构，同时所述牺牲柱结构的第二子集保留在所述第二开口子集中；并且
在形成所述导电层之后在第二开口子集中形成电介质柱结构发生。
22.如权利要求21所述的方法，还包括在形成所述存储器堆叠结构之后并在去除所述牺牲材料层之前，从所述第二开口子集去除所述牺牲柱结构的第二子集。
23.如权利要求16所述的方法，其中：
形成第一开口子集和形成第二开口子集在不同的蚀刻步骤期间发生；并且
在形成第一开口子集之后形成第二开口子集发生。
24.如权利要求16所述的方法，还包括：
在形成所述电介质柱结构之后，形成沿着第一水平方向水平延伸穿过所述交替堆叠到所述基底的顶表面的背侧沟槽；
在形成所述背侧沟槽之后，在所述背侧沟槽下面的基底的部分中形成源极区域；以及
在背侧沟槽中的源极区域上形成背侧接触通孔结构。
25.如权利要求16所述的方法，还包括形成延伸穿过所述交替堆叠的隔离体绝缘体结构，其中所述开口阵列穿过所述隔离体绝缘体结构来被形成并且通过所述贯穿堆叠开口的相应子集将所述隔离体绝缘体结构中的每一个划分为彼此间隔开的多个分开的隔离体绝缘体结构。
26.如权利要求16所述的方法，其中：
开口阵列是二维周期性阵列，其包括成行的贯穿堆叠开口；
每行开口沿着第一水平方向延伸并且沿着垂直于第一水平方向的第二水平方向与相邻行贯穿堆叠开口横向间隔开；以及
所述多个电介质柱结构被布置为另一周期性二维阵列，所述另一周期性二维阵列具有对于其单位单元的、比所述开口阵列的单位单元大的间距。
27.如权利要求16所述的方法，其中：
所述三维存储器器件包括位于基底之上的垂直NAND器件；
所述导电层包括或者电连接到所述NAND器件的相应字线；
所述基底包括硅基底；
所述垂直NAND器件包括硅基底上的单片三维NAND串的阵列；
所述单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串的阵列的第二器件级中的另一存储器单元之上；
所述硅基底包含集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分基本垂直于所述基底的顶表面延伸；
多个电荷存储元件，每个电荷存储元件位于与所述多个半导体沟道中相应的一个半导体沟道相邻处；以及
多个控制栅电极，其具有基本平行于所述基底的顶表面延伸的条形形状，所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
CN201680055326.1A 2015-11-25 2016-09-06 用于三维存储器器件的阵列内替换开口 Active CN108140644B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562259750P 2015-11-25 2015-11-25
US62/259,750 2015-11-25
US15/219,652 2016-07-26
US15/219,652 US9935123B2 (en) 2015-11-25 2016-07-26 Within array replacement openings for a three-dimensional memory device
PCT/US2016/050427 WO2017091274A1 (en) 2015-11-25 2016-09-06 Within array replacement openings for a three-dimensional memory device

Publications (2)

Publication Number Publication Date
CN108140644A true CN108140644A (zh) 2018-06-08
CN108140644B CN108140644B (zh) 2022-03-29

Family

ID=58721162

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680055326.1A Active CN108140644B (zh) 2015-11-25 2016-09-06 用于三维存储器器件的阵列内替换开口

Country Status (3)

Country Link
US (2) US9935123B2 (zh)
CN (1) CN108140644B (zh)
WO (2) WO2017091275A1 (zh)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109314118A (zh) * 2018-08-21 2019-02-05 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
CN109411479A (zh) * 2018-10-30 2019-03-01 长江存储科技有限责任公司 一种半导体器件及其制造方法
CN109686703A (zh) * 2018-09-25 2019-04-26 成都皮兆永存科技有限公司 可编程存储器的制备方法
CN109860197A (zh) * 2019-02-27 2019-06-07 长江存储科技有限责任公司 三维存储器及形成三维存储器的方法
CN110047839A (zh) * 2019-03-29 2019-07-23 长江存储科技有限责任公司 3d nand闪存及制备方法
US10453860B1 (en) 2018-06-28 2019-10-22 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing
CN110506334A (zh) * 2019-07-08 2019-11-26 长江存储科技有限责任公司 具有深隔离结构的三维存储器件
WO2020000289A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Staircase structures for three-dimensional memory device double-sided routing
CN110783311A (zh) * 2019-11-11 2020-02-11 合肥恒烁半导体有限公司 一种闪存电路及其制备方法
CN111276486A (zh) * 2018-12-07 2020-06-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
CN111326524A (zh) * 2018-12-17 2020-06-23 爱思开海力士有限公司 制造三维非易失性存储器装置的方法
CN111341787A (zh) * 2018-10-08 2020-06-26 长江存储科技有限责任公司 利用自然氧化层形成具有沟道结构的三维存储器件的方法
TWI701803B (zh) * 2018-07-23 2020-08-11 日商東芝記憶體股份有限公司 半導體記憶體及其製造方法
CN112635489A (zh) * 2019-08-02 2021-04-09 长江存储科技有限责任公司 三维存储器器件及其制造方法
WO2021072700A1 (en) * 2019-10-17 2021-04-22 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with backside isolation structures
CN112750840A (zh) * 2019-10-29 2021-05-04 美光科技公司 形成微电子装置的方法以及相关微电子装置和电子系统
CN113206101A (zh) * 2018-11-27 2021-08-03 长江存储科技有限责任公司 3d存储器件及其制造方法
WO2021203897A1 (zh) * 2020-04-08 2021-10-14 成都皮兆永存科技有限公司 高密度三维可编程存储器的制备方法
CN113764431A (zh) * 2020-06-05 2021-12-07 爱思开海力士有限公司 制造半导体器件的方法
CN113795918A (zh) * 2019-06-18 2021-12-14 美光科技公司 存储器阵列以及用于形成存储器阵列和导电阵列通孔(tav)的方法
CN114649327A (zh) * 2022-05-13 2022-06-21 成都皮兆永存科技有限公司 低阻互联高密度三维存储器件及制备方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9893080B2 (en) * 2016-03-04 2018-02-13 Toshiba Memory Corporation Semiconductor device having a diverse shaped columnar portion
US9972640B1 (en) 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain side select gate electrodes and method of making thereof
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
US10224372B2 (en) 2017-05-24 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device with vertical bit lines and replacement word lines and method of making thereof
US9953992B1 (en) * 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof
US10381364B2 (en) 2017-06-20 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including vertically offset drain select level layers and method of making thereof
US11552094B2 (en) 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11037943B2 (en) 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10297610B2 (en) 2017-07-18 2019-05-21 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10381229B2 (en) 2017-08-24 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device with straddling drain select electrode lines and method of making thereof
JP2019047093A (ja) * 2017-09-07 2019-03-22 東芝メモリ株式会社 半導体装置およびその製造方法
KR102414294B1 (ko) 2017-09-08 2022-06-28 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US10192878B1 (en) 2017-09-14 2019-01-29 Sandisk Technologies Llc Three-dimensional memory device with self-aligned multi-level drain select gate electrodes
CN107863351B (zh) * 2017-11-21 2019-03-19 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
US10217761B1 (en) * 2017-11-22 2019-02-26 Macronix International Co., Ltd. Semiconductor structure and manufacturing method thereof
US10373969B2 (en) 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
US10546870B2 (en) * 2018-01-18 2020-01-28 Sandisk Technologies Llc Three-dimensional memory device containing offset column stairs and method of making the same
US10290650B1 (en) 2018-02-05 2019-05-14 Sandisk Technologies Llc Self-aligned tubular electrode portions inside memory openings for drain select gate electrodes in a three-dimensional memory device
US10580783B2 (en) 2018-03-01 2020-03-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing differential etch rate field oxides and method of making the same
CN111276484B (zh) * 2018-03-14 2021-06-29 长江存储科技有限责任公司 三维存储器件及在其沟道孔中形成外延结构的方法
KR102416099B1 (ko) * 2018-03-28 2022-07-01 에스케이하이닉스 주식회사 반도체 메모리 소자, 이의 구동 방법 및 이의 제조 방법
US10593692B2 (en) 2018-04-30 2020-03-17 Sandisk Technologies Llc Three-dimensional nor-type memory device and method of making the same
JP2019212687A (ja) * 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
US10446577B1 (en) * 2018-07-06 2019-10-15 Micron Technology, Inc. Integrated assemblies having thicker semiconductor material along one region of a conductive structure than along another region
KR20200020332A (ko) * 2018-08-17 2020-02-26 삼성전자주식회사 3차원 반도체 소자
US11121146B2 (en) * 2018-10-15 2021-09-14 Micron Technology, Inc. Forming terminations in stacked memory arrays
EP3827461B1 (en) * 2018-10-18 2023-08-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having zigzag slit structures and method for forming the same
KR102653939B1 (ko) * 2018-11-27 2024-04-02 삼성전자주식회사 수직형 메모리 장치의 제조 방법
US10700128B1 (en) 2018-12-21 2020-06-30 Micron Technology, Inc. Three-dimensional memory array
US10847535B2 (en) * 2018-12-24 2020-11-24 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
US11380699B2 (en) * 2019-02-28 2022-07-05 Micron Technology, Inc. Memory array and methods used in forming a memory array
CN111863814A (zh) * 2019-04-24 2020-10-30 王振志 动态随机存取存储器元件及其制造方法
JP7247355B2 (ja) 2019-04-30 2023-03-28 長江存儲科技有限責任公司 屈曲裏側ワード線を有する３次元メモリデバイスを形成するための方法
JP2022520174A (ja) 2019-04-30 2022-03-29 長江存儲科技有限責任公司 屈曲裏側ワード線を有する３次元メモリデバイス
KR102649964B1 (ko) * 2019-08-02 2024-03-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
US11043412B2 (en) * 2019-08-05 2021-06-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
KR20210102983A (ko) * 2019-09-20 2021-08-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
CN110914988A (zh) 2019-10-17 2020-03-24 长江存储科技有限责任公司 用于半导体器件阵列的后侧深隔离结构
US10910402B1 (en) * 2019-10-18 2021-02-02 Macronix International Co., Ltd. Three-dimensional and flash memory and manufacturing method thereof
US10950627B1 (en) 2019-12-09 2021-03-16 Sandisk Technologies Llc Three-dimensional memory device including split memory cells and methods of forming the same
TWI758962B (zh) * 2019-12-18 2022-03-21 美商美光科技公司 垂直3d記憶體裝置及其製造方法
US11121153B1 (en) 2020-02-25 2021-09-14 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
US11127759B2 (en) * 2020-02-25 2021-09-21 Sandisk Technologies Llc Three-dimensional memory devices containing structures for controlling gate-induced drain leakage current and method of making the same
US11903213B2 (en) * 2020-07-29 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for making same
JP2022049543A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体記憶装置
US11903190B2 (en) 2020-12-11 2024-02-13 Sandisk Technologies Llc Three-dimensional memory device with plural channels per memory opening and methods of making the same
US11626418B2 (en) 2020-12-11 2023-04-11 Sandisk Technologies Llc Three-dimensional memory device with plural channels per memory opening and methods of making the same
US11482531B2 (en) 2021-02-08 2022-10-25 Sandisk Technologies Llc Three-dimensional memory device including multi-bit charge storage elements and methods for forming the same
US11631686B2 (en) 2021-02-08 2023-04-18 Sandisk Technologies Llc Three-dimensional memory array including dual work function floating gates and method of making the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034760A (zh) * 2009-09-29 2011-04-27 三星电子株式会社 三维半导体存储器器件及其制造方法
US20110151667A1 (en) * 2009-12-18 2011-06-23 Sung-Min Hwang Methods of Manufacturing Three-Dimensional Semiconductor Devices and Related Devices
US20120205722A1 (en) * 2011-02-16 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US20140042519A1 (en) * 2012-08-13 2014-02-13 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same
CN203760476U (zh) * 2014-02-26 2014-08-06 唐棕 半导体器件
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
US20150236038A1 (en) * 2014-02-20 2015-08-20 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
CN104979313A (zh) * 2014-04-08 2015-10-14 三星电子株式会社 具有导电衬垫的半导体器件及三维半导体器件

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
EP2988331B1 (en) 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7575973B2 (en) 2007-03-27 2009-08-18 Sandisk 3D Llc Method of making three dimensional NAND memory
JP4468433B2 (ja) 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
US7906392B2 (en) 2008-01-15 2011-03-15 Sandisk 3D Llc Pillar devices and methods of making thereof
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
KR101551901B1 (ko) 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
JP2010192569A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101532366B1 (ko) 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
KR101624980B1 (ko) 2009-06-19 2016-05-27 삼성전자주식회사 비휘발성 메모리 소자
KR101045073B1 (ko) 2009-08-07 2011-06-29 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
JP4922370B2 (ja) 2009-09-07 2012-04-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
JP2012009512A (ja) 2010-06-22 2012-01-12 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8237213B2 (en) 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
JP2012227326A (ja) 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
US8722525B2 (en) 2011-06-21 2014-05-13 Micron Technology, Inc. Multi-tiered semiconductor devices and associated methods
KR20130019644A (ko) 2011-08-17 2013-02-27 삼성전자주식회사 반도체 메모리 장치
KR20130024303A (ko) 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US9023719B2 (en) 2013-09-17 2015-05-05 Sandisk Technologies Inc. High aspect ratio memory hole channel contact formation
US9449983B2 (en) 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9209031B2 (en) 2014-03-07 2015-12-08 Sandisk Technologies Inc. Metal replacement process for low resistance source contacts in 3D NAND
US9524779B2 (en) 2014-06-24 2016-12-20 Sandisk Technologies Llc Three dimensional vertical NAND device with floating gates
US9620514B2 (en) 2014-09-05 2017-04-11 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9666594B2 (en) 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
KR20160056243A (ko) 2014-11-11 2016-05-19 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034760A (zh) * 2009-09-29 2011-04-27 三星电子株式会社 三维半导体存储器器件及其制造方法
US20110151667A1 (en) * 2009-12-18 2011-06-23 Sung-Min Hwang Methods of Manufacturing Three-Dimensional Semiconductor Devices and Related Devices
US20120205722A1 (en) * 2011-02-16 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US20140042519A1 (en) * 2012-08-13 2014-02-13 SK Hynix Inc. Nonvolatile memory device and method for fabricating the same
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
US20150236038A1 (en) * 2014-02-20 2015-08-20 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
CN203760476U (zh) * 2014-02-26 2014-08-06 唐棕 半导体器件
CN104979313A (zh) * 2014-04-08 2015-10-14 三星电子株式会社 具有导电衬垫的半导体器件及三维半导体器件

Cited By (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847534B2 (en) 2018-06-28 2020-11-24 Yangtze Memory Technologies Co., Ltd. Staircase structures for three-dimensional memory device double-sided routing
WO2020000289A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Staircase structures for three-dimensional memory device double-sided routing
US10453860B1 (en) 2018-06-28 2019-10-22 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing
TWI701803B (zh) * 2018-07-23 2020-08-11 日商東芝記憶體股份有限公司 半導體記憶體及其製造方法
US11581322B2 (en) 2018-08-21 2023-02-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
US10879254B2 (en) 2018-08-21 2020-12-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
CN109314118B (zh) * 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
US11532636B2 (en) 2018-08-21 2022-12-20 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
US11690219B2 (en) 2018-08-21 2023-06-27 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
TWI683423B (zh) * 2018-08-21 2020-01-21 大陸商長江存儲科技有限責任公司 具有貫穿陣列接觸的三維記憶體元件及其形成方法
US11049866B2 (en) 2018-08-21 2021-06-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
US10566336B1 (en) 2018-08-21 2020-02-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having through array contacts and methods for forming the same
CN109314118A (zh) * 2018-08-21 2019-02-05 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
CN109686703A (zh) * 2018-09-25 2019-04-26 成都皮兆永存科技有限公司 可编程存储器的制备方法
CN109686703B (zh) * 2018-09-25 2020-11-20 成都皮兆永存科技有限公司 可编程存储器的制备方法
CN111341787B (zh) * 2018-10-08 2021-08-27 长江存储科技有限责任公司 利用自然氧化层形成具有沟道结构的三维存储器件的方法
US10854626B2 (en) 2018-10-08 2020-12-01 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory device having channel structures with native oxide layer
CN111341787A (zh) * 2018-10-08 2020-06-26 长江存储科技有限责任公司 利用自然氧化层形成具有沟道结构的三维存储器件的方法
CN109411479A (zh) * 2018-10-30 2019-03-01 长江存储科技有限责任公司 一种半导体器件及其制造方法
CN113206101A (zh) * 2018-11-27 2021-08-03 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111276486A (zh) * 2018-12-07 2020-06-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
CN111276486B (zh) * 2018-12-07 2021-03-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
CN111326524B (zh) * 2018-12-17 2023-11-28 爱思开海力士有限公司 制造三维非易失性存储器装置的方法
CN111326524A (zh) * 2018-12-17 2020-06-23 爱思开海力士有限公司 制造三维非易失性存储器装置的方法
CN109860197A (zh) * 2019-02-27 2019-06-07 长江存储科技有限责任公司 三维存储器及形成三维存储器的方法
CN109860197B (zh) * 2019-02-27 2020-04-21 长江存储科技有限责任公司 三维存储器及形成三维存储器的方法
CN110047839B (zh) * 2019-03-29 2020-05-19 长江存储科技有限责任公司 3d nand闪存及制备方法
CN110047839A (zh) * 2019-03-29 2019-07-23 长江存储科技有限责任公司 3d nand闪存及制备方法
CN113795918A (zh) * 2019-06-18 2021-12-14 美光科技公司 存储器阵列以及用于形成存储器阵列和导电阵列通孔(tav)的方法
CN110506334A (zh) * 2019-07-08 2019-11-26 长江存储科技有限责任公司 具有深隔离结构的三维存储器件
TWI729470B (zh) * 2019-07-08 2021-06-01 大陸商長江存儲科技有限責任公司 三維記憶體元件及其製作方法
US11031282B2 (en) 2019-07-08 2021-06-08 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with deep isolation structures
CN112635489A (zh) * 2019-08-02 2021-04-09 长江存储科技有限责任公司 三维存储器器件及其制造方法
WO2021072700A1 (en) * 2019-10-17 2021-04-22 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with backside isolation structures
US11177343B2 (en) 2019-10-17 2021-11-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with backside isolation structures
CN112750840A (zh) * 2019-10-29 2021-05-04 美光科技公司 形成微电子装置的方法以及相关微电子装置和电子系统
CN110783311B (zh) * 2019-11-11 2021-04-27 合肥恒烁半导体有限公司 一种闪存电路及其制备方法
CN110783311A (zh) * 2019-11-11 2020-02-11 合肥恒烁半导体有限公司 一种闪存电路及其制备方法
WO2021203897A1 (zh) * 2020-04-08 2021-10-14 成都皮兆永存科技有限公司 高密度三维可编程存储器的制备方法
CN113764431A (zh) * 2020-06-05 2021-12-07 爱思开海力士有限公司 制造半导体器件的方法
US11839074B2 (en) 2020-06-05 2023-12-05 SK Hynix Inc. Method of manufacturing semiconductor device
CN114649327A (zh) * 2022-05-13 2022-06-21 成都皮兆永存科技有限公司 低阻互联高密度三维存储器件及制备方法
WO2023216632A1 (zh) * 2022-05-13 2023-11-16 成都皮兆永存科技有限公司 低阻互联高密度三维存储器件及制备方法

Also Published As

Publication number Publication date
CN108140644B (zh) 2022-03-29
WO2017091274A1 (en) 2017-06-01
US9935124B2 (en) 2018-04-03
US20170148808A1 (en) 2017-05-25
WO2017091275A1 (en) 2017-06-01
US20170148809A1 (en) 2017-05-25
US9935123B2 (en) 2018-04-03

Similar Documents

Publication Publication Date Title
CN108140644A (zh) 用于三维存储器器件的阵列内替换开口
US11121149B2 (en) Three-dimensional memory device containing direct contact drain-select-level semiconductor channel portions and methods of making the same
CN108431961B (zh) 用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管
CN108934183B (zh) 含有分开形成的漏极侧选择晶体管的三维存储器器件及其制造方法
US10453798B2 (en) Three-dimensional memory device with gated contact via structures and method of making thereof
CN109075175B (zh) 三维存储装置中的阶梯区域之间的直通存储级通孔结构及其制备方法
CN108431955A (zh) 具有虚设电介质层堆叠体下方的外围器件的三维存储器器件及其制造方法
CN109863597A (zh) 具有比字线更厚的选择栅极电极的三维存储器器件及其制造方法
CN110088905A (zh) 用于三维存储器器件中直接源极接触的灯泡形存储器堆叠结构
CN109791931A (zh) 在存储叠层结构之间具有非均匀间距的三维存储器器件及其制造方法
CN111386607A (zh) 具有高迁移率通道的三维平坦nand存储器装置及其制造方法
CN108012567A (zh) 用于存储器结构中的控制栅极电极的钴和钴-半导体合金的横向堆叠体
CN109791932A (zh) 具有漏极选择级隔离结构的三维存储器器件及其制造方法
US20200051993A1 (en) Three-dimensional memory device including liner free molybdenum word lines and methods of making the same
CN110770905A (zh) 具有跨越漏极选择电极线的三维存储器器件及其制造方法
CN109075190A (zh) 阵列内穿存储器级通孔结构及其制备方法
CN111466023B (zh) 包含三维位线放电晶体管的三维存储器装置及其制造方法
CN108028223A (zh) 包含垂直共享位线的多层级三维存储器器件
CN108475682A (zh) 字线开关与字线接触通孔结构的集成
CN107996000A (zh) 用于3d存储器器件中的垂直晶体管的均匀阈值电压的外延源极区
CN110364536A (zh) 三维存储器的制造方法以及三维存储器
US10756110B1 (en) Method of forming seamless drain-select-level electrodes for a three-dimensional memory device and structures formed by the same
KR102618204B1 (ko) 복수의 일함수 워드 라인들을 포함하는 3차원 메모리 디바이스 및 그 형성 방법
US20210358941A1 (en) Three-dimensional memory device containing auxilliary support pillar structures and method of making the same
US20240121959A1 (en) Multi-tier memory device with different width central staircase regions in different vertical tiers and methods for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant