CN113764431A - 制造半导体器件的方法 - Google Patents

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Abstract

本技术提供一种制造半导体器件的方法。所述方法包括：形成初始源极结构；在所述初始源极结构上形成层叠结构，所述层叠结构包括第一材料层和第二材料层；形成贯通所述层叠结构的初始存储层；形成穿过所述层叠结构的沟槽；通过对所述第二材料层的被所述沟槽暴露的部分进行表面处理来形成第一缓冲图案；以及形成覆盖所述第一缓冲图案的保护层。

Description

制造半导体器件的方法
技术领域
本公开涉及一种制造半导体器件的方法，更具体地说涉及一种制造三维半导体器件的方法。
背景技术
半导体器件包括由金属氧化物半导体场效应晶体管(MOSFET)配置成的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的按比例缩减也逐渐加速。
然而，MOSFET的尺寸缩小可能会导致短沟道效应等，从而导致半导体器件的操作特性劣化。因此，在克服由于半导体器件的高集成度而造成的局限性的同时，研发了形成性能更优异的半导体器件的各种方法。
此外，这样的集成电路的目的是提高操作的可靠性，并降低功耗。因此，在较小的空间内制造出具有更高可靠性和更低功耗的器件的方法也在研发中。
发明内容
根据本公开的一个实施方式的制造半导体器件的方法可以包括：形成初始源极结构；在所述初始源极结构上形成层叠结构，所述层叠结构包括第一材料层和第二材料层；形成贯通所述层叠结构的初始存储层；形成贯通所述层叠结构的沟槽；通过对所述第二材料层的被所述沟槽暴露的部分进行表面处理来形成第一缓冲图案；以及形成覆盖所述第一缓冲图案的保护层。
根据本公开的一个实施方式的制造半导体器件的方法可以包括：形成初始源极结构；在所述初始源极结构上形成层叠结构，所述层叠结构包括第一材料层和第二材料层；形成贯通所述层叠结构的初始存储层；形成贯通所述层叠结构的沟槽；形成与所述第一材料层重叠的缓冲图案；以及形成覆盖所述缓冲图案的保护层。
根据本公开的一个实施方式的制造半导体器件的方法可以包括：形成源极牺牲层；形成其中第一材料层和第二材料层交替层叠的层叠结构；形成贯通所述层叠结构的沟道结构；形成贯通所述层叠结构的沟槽；通过对所述第一材料层的被所述沟槽暴露的侧壁进行表面处理来形成缓冲图案；在所述沟槽中形成覆盖所述缓冲图案的保护层；通过选择性地去除所述源极牺牲层形成腔；以及在所述腔中形成连接到所述沟道结构的源极层。
附图说明
图1A是根据本公开的一个实施方式的半导体器件的平面图。
图1B是沿图1A的线A-A'剖切的剖视图。
图2A至图2M是用于描述制造根据图1A和图1B的半导体器件的方法的剖视图。
图3A至图3K是用于描述根据本公开的一个实施方式的制造半导体器件的方法的剖视图。
图4是示出根据本公开的一个实施方式的存储系统的配置的框图。
图5是示出根据本公开的一个实施方式的计算系统的配置的框图。
具体实施方式
根据本说明书或本申请中公开的概念的实施方式的具体结构或功能描述仅用于描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可以以各种形式实施，并且不应解释为限于本说明书或本申请中描述的实施方式。
可以理解的是，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。因此，一些实施方式中的第一元件在其它实施方式中可以被称为第二元件，而不偏离本公开的教导。
此外，将理解的是，当一个元件被称为与另一个元件“连接”或“联接”时，该元件可以直接与另一个元件连接或联接，或者可以存在中间元件。相反，当一个元件被称为与另一个元件“直接连接”或“直接联接”时，不存在中间元件。
本公开的实施方式提供了一种能够制造提高操作可靠性的半导体器件的方法。
图1A是根据本公开的一个实施方式的半导体器件的平面图。图1B是沿图1A的线A-A'剖切的剖视图。
参照图1A和图1B，半导体器件可以包括源极结构SOS。源极结构SOS可以具有板的形状，沿着由第一方向D1和第二方向D2限定的平面延伸。第一方向D1和第二方向D2可以彼此相交。例如，第一方向D1和第二方向D2可以彼此正交。
例如，源极结构SOS可以设置在物理支撑源极结构SOS的基板上。例如，该基板可以是半导体基板或绝缘体基板。
例如，源极结构SOS和基板之间可以设置有具有晶体管和布线的外围电路结构。
源极结构SOS可以包括第一源极层SL1、第二源极层SL2和第三源极层SL3。第一源极层SL1、第二源极层SL2和第三源极层SL3可以沿第三方向D3依次层叠。第三方向D3可以与第一方向D1和第二方向D2相交。例如，第三方向D3可以与第一方向D1以及第二方向D2正交。
第一源极层SL1、第二源极层SL2和第三源极层SL3可以包括相同的材料。第一源极层SL1、第二源极层SL2和第三源极层SL3可以包括半导体材料。例如，第一源极层SL1、第二源极层SL2和第三源极层SL3可以包括掺杂的多晶硅。
源极结构SOS上可以设置有层叠结构STA。层叠结构STA可以包括在第三方向D3上交替层叠的导电图案CP和绝缘层IL。层叠结构STA的最下绝缘层IL可以设置在源极结构SOS的第三源极层SL3上，并且导电图案CP和绝缘层IL可以交替层叠在最下绝缘层IL上。
绝缘层IL可以包括绝缘材料。例如，绝缘层IL可以包括氧化物。导电图案CP可以包括导电层。例如，导电层可包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种。导电层可以用作连接到存储单元的字线或连接到选择晶体管的选择线。导电图案CP还可以包括覆盖导电层表面的屏障层。屏障层可以形成在导电层和绝缘层IL之间。例如，屏障层可以包括氮化钛和氮化钽中的至少一种。
可以设置有穿过层叠结构STA、第三源极层SL3和第二源极层SL2的沟道结构CS。沟道结构CS可以穿过层叠结构STA的绝缘层IL和导电图案CP。沟道结构CS可以沿第三方向D3延伸。沟道结构CS的最下部可以设置在第一源极层SL1中。沟道结构CS可以与源极结构SOS的第二源极层SL2电连接。
每个沟道结构CS均可以包括填充层FI和围绕填充层FI的沟道层CL。填充层FI和沟道层CL可以穿过层叠结构STA、第三源极层SL3和第二源极层SL2。填充层FI和沟道层CL可以沿第三方向D3延伸。沟道层CL可以接触第二源极层SL2。沟道层CL可以与源极结构SOS的第二源极层SL2电连接。
填充层FI可以包括绝缘材料。例如，填充层FI可以包括氧化物。沟道层CL可以包括半导体材料。例如，沟道层CL可以包括多晶硅。
可以设置有围绕沟道结构CS的第一存储层ML1和第二存储层ML2。第一存储层ML1可以围绕沟道结构CS的上部和中部。第二存储层ML2可以围绕沟道结构CS的下部。第一存储层ML1可以穿过层叠结构STA和第三源极层SL3。第二存储层ML2可以设置在第一源极层SL1中。
第一存储层ML1和第二存储层ML2可以在第三方向D3上相互间隔开。第二源极层SL2的一部分可以设置在第一存储层ML1和第二存储层ML2之间。第二源极层SL2的一部分可以接触沟道层CL。第一存储层ML1和第二存储层ML2可以借助第二源极层SL2相互间隔开。
第一存储层ML1可以包括：围绕沟道层CL的上部和中部的第一隧道绝缘层TL1；围绕第一隧道绝缘层TL1的第一数据存储层DL1；以及围绕第一数据存储层DL1的第一阻挡层BKL1。第二存储层ML2可以包括：围绕沟道层CL下部的第二隧道绝缘层TL2；围绕第二隧道绝缘层TL2的第二数据存储层DL2；以及围绕第二数据存储层DL2的第二阻挡层BKL2。
第一隧道绝缘层TL1和第二隧道绝缘层TL2可以在第三方向D3上相互间隔开。第二源极层SL2的一部分可以设置在第一隧道绝缘层TL1和第二隧道绝缘层TL2之间。第一数据存储层DL1和第二数据存储层DL2可以在第三方向D3上相互间隔开。第二源极层SL2的一部分可以设置在第一数据存储层DL1和第二数据存储层DL2之间。第一阻挡层BKL1和第二阻挡层BKL2可以在第三方向D3上相互间隔开。第二源极层SL2的一部分可以设置在第一阻挡层BKL1和第二阻挡层BKL2之间。
第一隧道绝缘层TL1和第二隧道绝缘层TL2可以包括能够进行电荷隧穿的材料。例如，第一隧道绝缘层TL1和第二隧道绝缘层TL2可以包括氧化物。例如，第一数据存储层DL1和第二数据存储层DL2可以包括可以捕获电荷的氮化物。包括在第一数据存储层DL1和第二数据存储层DL2中的材料不限于氮化物，并且可以基于数据存储方法进行各种变型。例如，第一数据存储层DL1和第二数据存储层DL2可以包括硅、相变材料或纳米点。第一阻挡层BKL1和第二阻挡层BKL2可以包括能够阻挡电荷移动的材料。例如，第一阻挡层BKL1和第二阻挡层BKL2可以包括氧化物。
可以设置有穿过层叠结构STA、第三源极层SL3和第二源极层SL2的狭缝结构SLS。狭缝结构SLS可以沿第二方向D2和第三方向D3延伸。狭缝结构SLS可以沿第三方向D3延伸，并可穿过层叠结构STA、第三源极层SL3和第二源极层SL2。狭缝结构SLS的最下部可以位于第一源极层SL1中。
狭缝结构SLS可以包括间隔件SP和源极触头SC。间隔件SP可以布置在源极触头SC的两侧。间隔件SP和源极触头SC可以在第二方向D2和第三方向D3上延伸。间隔件SP和源极触头SC可以在第三方向D3上延伸，并且可以穿过层叠结构STA、第三源极层SL3和第二源极层SL2。
间隔件SP可以在第一方向D1上相互间隔开，源极触头SC位于其间。源极触头SC可以借助间隔件SP与层叠结构STA、第三源极层SL3和第二源极层SL2间隔开。源极触头SC可以与源极结构SOS的第一源极层SL1接触。源极触头SC的最下部可以布置在第一源极层SL1中。源极触头SC可以与源极结构SOS的第一源极层SL1电连接。源极触头SC可以借助间隔件SP与导电图案CP电隔离。
间隔件SP可包括绝缘材料。例如，间隔件SP可以包括氧化物。源极触头SC可以包括导电材料。例如，源极触头SC可以包括多晶硅和钨中的至少一种。
半导体器件的宽度可以在狭缝结构SLS的第一方向D1上相对较小。因此，彼此相邻的两个狭缝结构SLS的中心之间在第一方向D1上的距离L可以相对较小，并且可以提高半导体器件的集成度。
图2A至2M是用于描述制造根据图1A和图1B的半导体器件的方法的剖视图。
为了描述的简洁性，对于参照图1A和图1B描述的部件使用相同的附图标记，并将省略重复性的描述。
下面描述的制造方法仅仅是制造根据图1A和图1B的半导体存储器装置的方法的一个实施方式，并且制造根据图1A和图1B的半导体存储器装置的方法不限于下面描述的制造方法。
参照图2A，可以形成初始源极结构pSOS。初始源极结构pSOS可以包括沿第三方向D3依次层叠的第一源极层SL1、第一源极保护层SPL1、源极牺牲层SFL、第二源极保护层SPL2和第三源极层SL3。可以依次形成第一源极层SL1、第一源极保护层SPL1、源极牺牲层SFL、第二源极保护层SPL2和第三源极层SL3以形成初始源极结构pSOS。第一源极保护层SPL1和第二源极保护层SPL2可以布置在第一源极层SL1和第三源极层SL3之间，并且源极牺牲层SFL可以布置在第一源极保护层SPL1和第二源极保护层SPL2之间。
源极牺牲层SFL可以包括半导体材料。例如，源极牺牲层SFL可以包括多晶硅。第一源极保护层SPL1和第二源极保护层SPL2可以包括相对于第一源极层SL1和第三源极层SL3以及源极牺牲层SFL具有蚀刻选择性的材料。例如，第一源极保护层SPL1和第二源极保护层SPL2可以包括氧化物。
初始源极结构pSOS上可以形成有层叠结构STA。层叠结构STA可以包括绝缘层IL和牺牲层FL。绝缘层IL可以被定义为第一材料层。牺牲层FL可以被定义为第二材料层。绝缘层IL和牺牲层FL可以在第三方向D3上交替层叠。可以通过在初始源极结构pSOS上形成层叠结构STA的最下绝缘层IL，并在最下绝缘层IL上交替形成牺牲层FL和绝缘层IL，从而形成层叠结构STA。牺牲层FL可以包括不同于绝缘层IL的材料。例如，牺牲层FL可以包括氮化物。
参照图2B，可以形成沟道结构CS和初始存储层pML。沟道结构CS可以穿过层叠结构STA、第三源极层SL3、第二源极保护层SPL2、源极牺牲层SFL和第一源极保护层SPL1。沟道结构CS可以沿第三方向D3延伸。沟道结构CS的最下部可以布置在第一源极层SL1中。初始存储层pML可以围绕沟道结构CS。初始存储层pML可以穿过层叠结构STA、第三源极层SL3、第二源极保护层SPL2、源极牺牲层SFL和第一源极保护层SPL1。初始存储层pML可以沿第三方向D3延伸。初始存储层pML的最下部可以布置在第一源极层SL1中。
沟道结构CS可以包括沟道层CL以及沟道层CL中的填充层FI。初始存储层pML可以包括：包围沟道结构CS的初始隧道绝缘层pTL；围绕初始隧道绝缘层pTL的初始数据存储层pDL；以及围绕初始数据存储层pDL的初始阻挡层pBKL。
沟道结构CS和初始存储层pML的形成可以包括：形成穿过层叠结构STA、第三源极层SL3、第二源极保护层SPL2、源极牺牲层SFL和第一源极保护层SPL1的第一孔HO1；并且在第一孔HO1中依次形成初始阻挡层pBKL、初始数据存储层pDL、初始隧道绝缘层pTL、沟道层CL和填充层FI。
初始隧道绝缘层pTL可以包括能够进行电荷隧穿的材料。初始数据存储层pDL可以包括可以捕获电荷的材料。初始阻挡层pBKL可以包括能够阻挡电荷移动的材料。
参照图2C，可以形成穿过层叠结构STA和第三源极层SL3的第一沟槽TR1。第一沟槽TR1可以在第二方向D2和第三方向D3上延伸。第一沟槽TR1可以形成在沟道结构CS之间。
可以基于第一沟槽TR1的形成来暴露绝缘层IL、牺牲层FL和第三源极层SL3。基于第一沟槽TR1的形成而暴露的绝缘层IL的侧壁可以被定义为第一侧壁SW1。基于第一沟槽TR1的形成而暴露的牺牲层FL的侧壁可以被定义为第二侧壁SW2。基于第一沟槽TR1的形成而暴露的第三源极层SL3的侧壁可以被定义为第三侧壁SW3。因为形成了第一沟槽TR1，所以可以暴露第二源极保护层SPL2的上表面。第一沟槽TR1可以由绝缘层IL的第一侧壁SW1、牺牲层FL的第二侧壁SW2、第三源极层SL3的第三侧壁SW3以及第二源极保护层SPL2的上表面来限定。
第一沟槽TR1的中心可以由第一中心线C1-C1'限定。第一中心线C1-C1'可以是描绘第一沟槽TR1在第一方向D1上的中心的虚拟线。换句话说，第一中心线C1-C1'可以指示第一沟槽TR1在第一方向D1上的中心。
参照图2D，可以对由第一沟槽TR1暴露的牺牲层FL和第三源极层SL3进行表面处理。可以对层叠结构STA的第二材料层进行表面处理。例如，表面处理可以是氧化工艺，并且牺牲层FL和第三源极层SL3的在形成第一沟槽TR1之后暴露的部分可以被氧化。可以对第三源极层SL3的被第一沟槽TR1暴露的部分进行表面处理以形成第一缓冲图案BP1。可以对与第三源极层SL3的第三侧壁SW3(参照图2C)相邻的部分进行表面处理以形成第一缓冲图案BP1。可以对第三源极层SL3的一部分进行表面处理，并因此第三源极层SL3的所述一部分可以成为第一缓冲图案BP1。
第三源极层SL3的所述一部分可以在通过对其进行的表面处理而改变成第一缓冲图案BP1的同时向第一沟槽TR1的中心延伸。第一缓冲图案BP1的一部分可以布置在绝缘层IL和第二源极保护层SPL2之间。第一缓冲图案BP1的下表面可以接触第二源极保护层SPL2的上表面，并且第一缓冲图案BP1的上表面可以接触绝缘层IL的下表面。第一缓冲图案BP1可以包括与绝缘层IL相同的材料。例如，第一缓冲图案BP1可以包括氧化物。
可以对牺牲层FL的被第一沟槽TRl暴露的部分进行表面处理，以形成第二缓冲图案BP2。可以对与牺牲层FL的第二侧壁SW2(参照图2C)相邻的部分进行表面处理以形成第二缓冲图案BP2。牺牲层FL的一部分可以改变成第二缓冲图案BP2。第二缓冲图案BP2可以布置在绝缘层IL之间。第二缓冲图案BP2可以与绝缘层IL重叠。例如，第二缓冲图案BP2可以与绝缘层IL竖向重叠。
牺牲层FL的所述一部分可以在通过对其进行的表面处理而改变成第二缓冲图案BP2的同时向第一沟槽TR1的中心延伸。第二缓冲图案BP2的一部分可以布置在绝缘层IL之间。第二缓冲图案BP2的所述一部分可以与绝缘层IL重叠。例如，第二缓冲图案BP2的所述一部分可以与绝缘层IL竖向重叠。第二缓冲图案BP2的下表面可以接触绝缘层IL的上表面。第二缓冲图案BP2的上表面可以接触绝缘层IL的下表面。第二缓冲图案BP2可以包括与绝缘层IL相同的材料。例如，第二缓冲图案BP2可以包括氧化物。
牺牲层FL的与第二缓冲图案BP2接触的侧壁可以被定义为第四侧壁SW4，并且第二缓冲图案BP2的与第一中心线C1-C1'相邻的侧壁可以被定义为第五侧壁SW5。第三源极层SL3的与第一缓冲图案BP1接触的侧壁可以被定义为第六侧壁SW6，并且第一缓冲图案BP1的与第一中心线C1-C1'相邻的侧壁可以被定义为第七侧壁SW7。
绝缘层IL的第一侧壁SWl与第一中心线C1-C1'之间的距离可以被定义为第一距离Ll。牺牲层FL的第四侧壁SW4与第一中心线C1-C1'之间的距离可以被定义为第二距离L2。第二缓冲图案BP2的第五侧壁SW5与第一中心线C1-C1'之间的距离可以被定义为第三距离L3。第三源极层SL3的第六侧壁SW6与第一中心线C1-C1'之间的距离可以被定义为第四距离L4。第一缓冲图案BP1的第七侧壁SW7与第一中心线C1-C1'之间的距离可以被定义为第五距离L5。
第三距离L3和第五距离L5可以小于第一距离L1。换句话说，第一缓冲图案BP1与第一沟槽TR1的中心之间的最短距离以及第二缓冲图案BP2与第一沟槽TR1的中心之间的最短距离可以小于绝缘层IL与第一沟槽TR1的中心之间的最短距离。
第二距离L2和第四距离L4可以大于第一距离L1。换句话说，牺牲层FL与第一沟槽TR1的中心之间的最短距离以及第三源极层SL3与第一沟槽TR1的中心之间的最短距离可以大于绝缘层IL与第一沟槽TR1的中心之间的最短距离。
参照图2E，可以在第一沟槽TR1中形成第一保护层PL1。第一保护层PL1可以覆盖绝缘层IL、第一缓冲图案BP1、第二缓冲图案BP2和第二源极保护层SPL2。第一保护层PL1可以覆盖绝缘层IL的第一侧壁SW1、第一缓冲图案BP1的第七侧壁SW7、第二缓冲图案BP2的第五侧壁SW5以及第二源极保护层SPL2的上表面。
第一保护层PL1可以共形地形成在绝缘层IL的第一侧壁SW1、第一缓冲图案BP1的第七侧壁SW7和第二缓冲图案BP2的第五侧壁SW5上，并因此第一保护层PL1的内侧壁可以包括相对靠近第一中心线C1-C1'的部分和相对远离第一中心线C1-C1'的部分。换句话说，第一保护层PL1的内侧壁与第一中心线C1-C1'之间的距离可能不均匀。
第一保护层PL1可以包括插设部PL1a和凹进部PL1b。第一保护层PL1的插设部PL1a可以布置在第二缓冲图案BP2之间。第一保护层PL1的插设部PL1a的上表面可以接触第二缓冲图案BP2的下表面。第一保护层PL1的插设部PL1a的下表面可以接触第二缓冲图案BP2的上表面。可以通过使第一保护层PL1的内侧壁朝向第一保护层PL1的插设部PL1a和绝缘层IL凹进来形成第一保护层PL1的凹进部PL1b。第一保护层PL1的凹进部PL1b以与第一保护层PL1的插设部PL1a和绝缘层IL相同的水平形成。
第一保护层PL1可以是单层。换句话说，第一保护层PL1可以由一种材料构成。第一保护层PL1可以包括能与初始数据存储层同时被蚀刻的材料。例如，第一保护层PL1可以包括与初始数据存储层pDL相同的材料。例如，第一保护层PL1可以包括氮化物。
参照图2F，可以借助第一沟槽TR1去除第一保护层PL1的下部的一部分、第二源极保护层SPL2的一部分和源极牺牲层SFL的一部分。因此，第一沟槽TR1可以被扩展。第一沟槽TR1可以被扩展并且可以穿过第二源极保护层SPL2。
第一沟槽TR1可以被扩展，并且第一沟槽TR1的最下部可以布置在源极牺牲层SFL中。源极牺牲层SFL可以被第一沟槽TR1暴露。在扩展第一沟槽TR1时，第一保护层PL1可以保护第一缓冲图案BP1、第二缓冲图案BP2和绝缘层IL。
参照图2G，可以去除源极牺牲层SFL(参照图2F)。去除源极牺牲层SFL可以包括借助第一沟槽TR1插入能够蚀刻源极牺牲层SFL的材料。在去除源极牺牲层SFL时，第一保护层PL1可以保护第一缓冲图案BP1、第二缓冲图案BP2和绝缘层IL。在去除源极牺牲层SFL时，第一源极保护层SPL1和第二源极保护层SPL2可以不被蚀刻。
可以去除源极牺牲层SFL，从而可以形成第一腔CA1。通过去除源极牺牲层SFL形成的空的空间可以被定义为第一腔CA1。第一腔CA1可以是第一源极保护层SPL1和第二源极保护层SPL2之间的空的空间。
可以去除作为初始源极结构pSOS的一部分的源极牺牲层SFL，并因此可以暴露初始存储层pML的初始阻挡层pBKL的一部分。可以去除源极牺牲层SFL，并因此可以暴露第一源极保护层SPL1的上表面和第二源极保护层SPL2的下表面。
参照图2H，可以去除初始阻挡层pBKL(参照图2G)的被第一腔CA1暴露的部分。可以去除初始阻挡层pBKL的这一部分，并因此初始阻挡层pBKL可以被分为第一阻挡层BKL1和第二阻挡层BKL2。第一阻挡层BKL1和第二阻挡层BKL2可以在第三方向D3上彼此间隔开。可以去除初始阻挡层pBKL的所述一部分，并因此第一腔CA1可以被扩展，并且可以暴露初始数据存储层pDL的一部分。
可以在去除初始阻挡层pBKL的所述一部分的同时或通过单独的工艺去除第一源极保护层SPL1和第二源极保护层SPL2(参照图2G)。例如，当同时去除初始阻挡层pBKL的所述一部分以及第一源极保护层SPL1和第二源极保护层SPL2时，可以借助插入第一沟槽中TR1以及第一腔CA1中的第一蚀刻材料同时去除初始阻挡层pBKL的所述一部分以及第一源极保护层SPL1和第二源极保护层SPL2。第一蚀刻材料可以是能够蚀刻初始阻挡层pBKL以及第一源极保护层SPL1和第二源极保护层SPL2的材料。
在去除初始阻挡层pBKL的所述一部分以及第一源极保护层SPL1和第二源极保护层SPL2的同时，第一保护层PL1可以保护第一缓冲图案BP1、第二缓冲图案BP2以及绝缘层IL。
参照图2I，可以去除初始数据存储层pDL的由第一腔CA1暴露的部分(参照图2H)。可以去除初始数据存储层pDL的这一部分，并因此初始数据存储层pDL可以被分为第一数据存储层DL1和第二数据存储层DL2。第一数据存储层DL1和第二数据存储层DL2可以在第三方向D3上彼此间隔开。可以去除初始数据存储层pDL的所述一部分，并因此第一腔CA1可以被扩展并且可以暴露初始隧道绝缘层pTL的一部分。
可以在去除初始数据存储层pDL的一部分的同时或通过单独的工艺去除第一保护层PL1(参照图2H)。例如，当同时去除初始数据存储层pDL的所述一部分以及第一保护层PL1时，可以借助插入第一沟槽中TR1以及第一腔CA1中的第二蚀刻材料同时去除初始数据存储层pDL的所述一部分以及第一保护层PL1。第二蚀刻材料可以是能够蚀刻初始数据存储层pDL以及第一保护层PL1的材料。可以去除第一保护层PL1，并因此可以暴露绝缘层IL、第一缓冲图案BP1和第二缓冲图案BP2。
参照图2J，可以去除初始隧道绝缘层pTL的由第一腔CA1暴露的部分(参照图2I)。可以去除初始隧道绝缘层pTL的这一部分，并因此初始隧道绝缘层pTL可以被分为第一隧道绝缘层TL1和第二隧道绝缘层TL2。第一隧道绝缘层TL1和第二隧道绝缘层TL2可以在第三方向D3上彼此间隔开。可以去除初始隧道绝缘层pTL的所述一部分，并且因此可以扩展第一腔CA1，并且可以暴露沟道层CL的一部分。
可以在去除初始隧道绝缘层pTL的所述一部分的同时去除绝缘层IL的一部分、第一缓冲图案BP1以及第二缓冲图案BP2。例如，可以借助插入第一沟槽TR1和第一腔CA1中的第三蚀刻材料去除初始隧道绝缘层pTL的所述一部分、绝缘层IL的所述一部分、第一缓冲图案BP1以及第二缓冲图案BP2。第三蚀刻材料可以包括能够蚀刻初始隧道绝缘层pTL、第一缓冲图案BP1、第二缓冲图案BP2和绝缘层IL的材料。
可以去除第一缓冲图案BP1，并因此可以暴露第三源极层SL3的侧壁。可以去除第二缓冲图案BP2，并因此可以暴露牺牲层FL的侧壁。
可以去除绝缘层IL的所述一部分，并因此可以限定绝缘层IL的被第一沟槽TRl暴露的第八侧壁SW8。可以去除第二缓冲图案BP2，并因此可以限定牺牲层FL的被第一沟槽TR1暴露的第九侧壁SW9。可以去除第一缓冲图案BP1，并因此可以限定第三源极层SL3的被第一沟槽TR1暴露的第十侧壁SW10。
第九侧壁SW9与第一中心线C1-C1'之间的距离以及第十侧壁SW10与第一中心线C1-C1'之间的距离可以相同。第八侧壁SW8与第一中心线C1-C1'之间的距离可以大于第九侧壁SW9和第十侧壁SW10与第一中心线C1-C1'之间的距离。
参照图2K，可以在第一腔CA1和第一沟槽TR1中形成初始源极层pSL。初始源极层pSL可以填充第一腔CA1的一部分和第一沟槽TR1的一部分。初始源极层pSL可以覆盖第一源极层SL1的上表面、第三源极层SL3的下表面、第三源极层SL3的第十侧壁SW10、牺牲层FL的第九侧壁SW9和绝缘层IL的第八侧壁SW8。初始源极层pSL可以接触沟道结构CS的沟道层CL。初始源极层pSL可以包括半导体材料。例如，初始源极层pSL可以包括多晶硅。
参照图2L，可以去除初始源极层pSL(参照图2K)的一部分。可以去除覆盖初始源极层pSL的第三源极层SL3的第十侧壁SW10(参照图2K)、牺牲层FL的第九侧壁SW9以及绝缘层IL的第八侧壁SW8的部分。可以去除形成在初始源极层pSL的第一沟槽TR1中的部分。可以将去除了该部分的初始源极层pSL定义为第二源极层SL2。第三源极层SL3的一部分可以与初始源极层pSL的一部分一起被去除。
随着去除初始源极层pSL的所述一部分，第一沟槽TR1可以被打开，并且牺牲层FL和绝缘层IL可以再次被暴露。随着去除初始源极层pSL的所述一部分，可以在源极结构SOS中形成第二腔CA2。第二腔CA2可以是被第二源极层SL2围绕的空的空间。第二腔CA2可以连接到第一沟槽TR1。
参照图2M，可以用导电图案CP来代替牺牲层FL(参照图2L)。用导电图案CP来代替牺牲层FL的操作可以包括去除通过第一沟槽TR1暴露的牺牲层FL并形成导电图案CP。
随后，可以在第一沟槽TR1和第二腔CA2中形成间隔件SP。间隔件SP的形成可以包括在第一沟槽TR1和第二腔CA2中共形地形成间隔件层并通过各向异性蚀刻工艺去除间隔件层的下部。例如，第一源极层SL1的一部分可以与间隔件层的下部一起被去除。第一源极层SL1可以在间隔件SP之间暴露。
随后，可以在间隔件SP之间形成源极触头SC(参照图1B)。
在制造半导体器件的方法中，在去除源极牺牲层SFL以及去除初始阻挡层pBKL的一部分的过程中，第一保护层PL1可以保护层叠结构STA的绝缘层IL和第二缓冲图案BP2。另外，在去除初始数据存储层pDL的一部分的过程中，第二缓冲图案BP2可以保护层叠结构STA的牺牲层FL。在去除初始数据存储层pDL的所述一部分的过程中，可以一起去除第一保护层PL1。
因此，可以在不存在覆盖层叠结构STA的绝缘层IL和牺牲层FL的侧壁的单独层的状态下形成初始源极层pSL，并因此第一沟槽TR1的宽度可以设计为相对较小。因为第一沟槽TR1的宽度设计为相对较小，所以可以提高半导体器件的集成度。
另外，由于在不存在覆盖层叠结构STA的绝缘层IL和牺牲层FL的侧壁的单独层的状态下形成第二腔CA2，因此可以防止基于第二腔CA2的形成的过验证失败(OVF)。
图3A至图3K是用于描述根据本公开的一个实施方式制造半导体器件的方法的剖视图。
除了下面描述的以外，根据图3A至图3K的制造半导体器件的方法可以类似于根据图2A至图2M的制造半导体器件的方法。
参照图3A，类似于参照图2A至图2C所描述的，可以形成初始源极结构pSOS、层叠结构STA、初始存储层pML、沟道结构CS和第一沟槽TR1。可以将层叠结构STA的绝缘层IL定义为第一材料层，并且可以将层叠结构STA的牺牲层FL定义为第二材料层。
随后，可以对被第一沟槽TRl暴露的绝缘层IL进行表面处理。可以对层叠结构STA的第一材料层进行表面处理。例如，表面处理可以是氮化工艺，并且可以使由第一沟槽TR1暴露的绝缘层IL氮化。可以对绝缘层IL的被第一沟槽TR1暴露的部分进行表面处理以形成第三缓冲图案BP3。绝缘层IL的一部分可以变为第三缓冲图案BP3。第三缓冲图案BP3可以布置在牺牲层FL之间。第三缓冲图案BP3可以与牺牲层FL重叠。第三缓冲图案BP3可以包括与牺牲层FL相同的材料。例如，第三缓冲图案BP3可以包括氮化物。
参照图3B，第一沟槽TR1中可以形成有第二保护层PL2。第二保护层PL2可以覆盖牺牲层FL、第三缓冲图案BP3、第三源极层SL3和第二源极保护层SPL2。第二保护层PL2可以包括插设在第三缓冲图案BP3之间的部分。
第二保护层PL2可以具有多个层。第二保护层PL2可以包括第一保护部分PL2a和第二保护部分PL2b。第一保护部分PL2a可以是覆盖牺牲层FL、第三缓冲图案BP3、第三源极层SL3和第二源极保护层SPL2的层。第二保护部分PL2b可以是覆盖第一保护部分PL2a的层。第一保护部分PL2a和第二保护部分PL2b可以包括不同的材料。第一保护部分PL2a可以包括与绝缘层IL相同的材料。第二保护部分PL2b可以包括与牺牲层FL相同的材料。例如，第一保护部分PL2a可以包括氧化物，并且第二保护部分PL2b可以包括氮化物。
参照图3C，可以借助第一沟槽TR1去除第二保护层PL2的下部、第二源极保护层SPL2的一部分以及源极牺牲层SFL的一部分。在去除第二源极保护层SPL2的所述一部分和源极牺牲层SFL的所述一部分的同时，第二保护层PL2可以保护第三缓冲图案BP3和牺牲层FL。
参照图3D，可以去除源极牺牲层SFL(参照图3C)。在去除源极牺牲层SFL的同时，第二保护层PL2可以保护第三缓冲图案BP3、牺牲层FL和第三源极层SL3。在去除源极牺牲层SFL的同时，可以不蚀刻第一源极保护层SPL1和第二源极保护层SPL2。可以去除源极牺牲层SFL，并因此可以形成第一腔CA1。可以去除源极牺牲层SFL，并因此可以暴露初始存储层pML的初始阻挡层pBKL的一部分。
参照图3E，可以去除初始阻挡层pBKL(参照图3D)的由第一腔CA1暴露的所述一部分。可以去除初始阻挡层pBKL的这一部分，并因此初始阻挡层pBKL可以被分为第一阻挡层BKL1和第二阻挡层BKL2。可以去除初始阻挡层pBKL的所述一部分，并因此初始数据存储层pDL的一部分可以被暴露。
可以在去除初始阻挡层pBKL的所述一部分的同时或者通过单独的工艺去除第一源极保护层SPL1和第二源极保护层SPL2(参照图3D)。
在去除初始阻挡层pBKL的所述一部分以及第一源极保护层SPL1和第二源极保护层SPL2的同时，第二保护层PL2可以保护第三缓冲图案BP3、牺牲层FL和第三源极层SL3。
参照图3F，可以去除初始数据存储层pDL(参照图3E)的由第一腔CA1暴露的部分。可以去除初始数据存储层pDL的这一部分，并因此初始数据存储层pDL可以被分为第一数据存储层DL1和第二数据存储层DL2。可以去除初始数据存储层pDL的所述一部分，从而可以暴露初始隧道绝缘层pTL的一部分。
可以在去除初始数据存储层pDL的所述一部分的同时或通过单独的工艺去除第二保护层PL2(参照图3E)的第二保护部分PL2b(参照图3E)。例如，当同时去除初始数据存储层pDL的所述一部分和第二保护部分PL2b时，可以借助插入到第一沟槽TR1和第一腔CA1中的第四蚀刻材料同时去除初始数据存储层pDL的所述一部分以及第二保护部分PL2b。第四蚀刻材料可以是能够蚀刻初始数据存储层pDL和第二保护层PL2的第二保护部分PL2b的材料。可以去除第二保护层PL2的第二保护部分PL2b，并因此第二保护层PL2的第一保护部分PL2a可以被暴露。
参照图3G，可以去除初始隧道绝缘层pTL(参照图3F)的由第一腔CA1暴露的部分。可以去除初始隧道绝缘层pTL的这一部分，并因此初始隧道绝缘层pTL可以被分为第一隧道绝缘层TL1和第二隧道绝缘层TL2。可以去除初始隧道绝缘层pTL的所述一部分，并因此可以暴露沟道层CL的一部分。
可以在去除初始隧道绝缘层pTL的所述一部分的同时或通过单独的工艺去除第二保护层PL2(参照图3F)的第一保护部分PL2a。例如，当同时去除初始隧道绝缘层pTL的所述一部分以及第二保护层PL2的第一保护部分PL2a时，可以借助插入到第一沟槽TR1和第一腔CA1中的第五蚀刻材料同时去除初始隧道绝缘层pTL的所述一部分以及第二保护层PL2的第一保护部分PL2a。第五蚀刻材料可以是能够蚀刻初始隧道绝缘层pTL和第二保护层PL2的第一保护部分PL2a的材料。可以去除第二保护层PL2的第一保护部分PL2a，并因此第三缓冲图案BP3、牺牲层FL和第三源极层SL3可以被暴露。
参照图3H，可以在第一腔CA1和第一沟槽TR1中形成初始源极层pSL。初始源极层pSL可以覆盖第三缓冲图案BP3、牺牲层FL、第三源极层SL3和第一源极层SL1。初始源极层pSL可以接触沟道结构CS的沟道层CL。
参照图3I，可以去除初始源极层pSL的一部分(参照图3H)。可以去除初始源极层pSL的覆盖第三缓冲图案BP3、牺牲层FL和第三源极层SL3的部分。可以将去除了这一部分的初始源极层pSL定义为第二源极层SL2。可以将第三源极层SL3的一部分与初始源极层pSL的所述一部分一起去除。
随着去除初始源极层pSL的所述一部分，第一沟槽TR1可以被打开，并且牺牲层FL和第三缓冲图案BP3可以再次被暴露。随着去除初始源极层pSL的所述一部分，可以在源极结构SOS中形成第二腔CA2。
参照图3J，可以去除第三缓冲图案BP3和牺牲层FL。可以同时去除第三缓冲图案BP3和牺牲层FL。可以借助插入到第一沟槽TR1中的第六蚀刻材料来去除第三缓冲图案BP3和牺牲层FL。
参照图3K，可以在去除了牺牲层FL的空的空间中形成导电图案CP。随后，可以在第一沟槽TR1和第二腔CA2中形成间隔件SP。随后，可以在间隔件SP之间形成源极触头。
在制造半导体器件的方法中，第二保护层PL2可以在去除源极牺牲层SFL的过程中、去除初始阻挡层pBKL的一部分的过程中以及去除初始数据存储层pDL的一部分的过程中保护层叠结构STA的牺牲层FL、第三缓冲图案BP3和第三源极层SL3。另外，在去除初始隧道绝缘层pTL的一部分的过程中，第三缓冲图案BP3可以保护层叠结构STA的绝缘层IL。可以在去除初始数据存储层pDL的一部分的过程中和去除初始隧道绝缘层pTL的过程中去除第二保护层PL2。
因此，可以在没有覆盖层叠结构STA的绝缘层IL和牺牲层FL的侧壁的单独层的状态下形成初始源极层pSL，并因此第一沟槽TR1的宽度可以设计为相对较小。因为第一沟槽TR1的宽度被设计为相对较小，所以可以提高半导体器件的集成度。
另外，因为在没有覆盖层叠结构STA的绝缘层IL和牺牲层FL的侧壁的单独层的状态下形成第二腔CA2，所以可以防止基于第二腔CA2的形成的过验证失败(OVF)。
图4是示出根据本公开的一个实施方式的存储系统的配置的框图。
参照图4，存储系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括参照图1A和图1B描述的结构。存储器装置1120可以是由多个闪存芯片配置成的多芯片封装。
存储器控制器1110可以配置成控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113和错误校正码(ECC)电路1114以及存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112进行用于交换存储器控制器1110的数据的各种控制操作，并且主机接口1113包括连接到存储系统1100的主机的数据交换协议。另外，ECC电路1114检测并校正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115进行与存储器装置1120的对接。另外，存储器控制器1110还可以包括用于存储用于与主机对接的代码数据的只读存储器(ROM)等。
上述存储系统1100可以是存储卡或固态磁盘(SSD)，其中存储器装置1120和存储器控制器1110相互组合。例如，当存储系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)、多媒体卡(MMC)，外设部件互连Express(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小盘接口(ESDI)和集成驱动电子设备(IDE)之类的各种接口协议中的至少一种与外部(例如，主机)进行通信。
图5是示出根据本公开的一个实施方式的计算系统的配置的框图。
参照图5，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储系统1210。另外，当计算系统1200是移动装置时，可以进一步包括用于向计算系统1200提供操作电压的电池，并且可以进一步包括应用芯片组、相机图像处理器(CIP)、移动DRAM等。
存储系统1210可以由与参照图4描述的类似的存储器装置1212和存储器控制器1211构成。
相关申请的交叉引用
本申请要求2020年6月5日在韩国知识产权局提交的10-2020-0068100的韩国专利申请优先权，该专利申请的全部公开内容通过引用并入本文中。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
形成初始源极结构；
在所述初始源极结构上形成层叠结构，所述层叠结构包括第一材料层和第二材料层；
形成贯通所述层叠结构的初始存储层；
形成贯通所述层叠结构的沟槽；
通过对所述第二材料层的被所述沟槽暴露的部分进行表面处理来形成第一缓冲图案；以及
形成覆盖所述第一缓冲图案的保护层。
2.根据权利要求1所述的方法，其中，所述表面处理是氧化工艺，并且
其中，所述第一缓冲图案包括氧化物。
3.根据权利要求1所述的方法，其中，所述初始源极结构包括由所述沟槽暴露的第一源极层，并且
所述方法还包括通过氧化所述第一源极层的一部分来形成第二缓冲图案。
4.根据权利要求3所述的方法，其中，所述保护层覆盖所述第二缓冲图案。
5.根据权利要求1所述的方法，其中，所述初始存储层包括：初始隧道绝缘层；围绕所述初始隧道绝缘层的初始数据存储层；以及围绕所述初始数据存储层的初始阻挡层，并且
其中，所述保护层包括与所述初始数据存储层相同的材料。
6.根据权利要求1所述的方法，其中，所述第一缓冲图案的侧壁与所述沟槽的中心之间的距离小于所述第一材料层的侧壁与所述沟槽的中心之间的距离。
7.根据权利要求1所述的方法，其中，所述第一缓冲图案的上表面与所述第一材料层的下表面接触。
8.根据权利要求1所述的方法，所述方法还包括：
通过去除所述初始源极结构的源极牺牲层形成腔；以及
通过在所述腔中形成第二源极层来形成源极结构。
9.一种制造半导体器件的方法，所述方法包括：
形成初始源极结构；
在所述初始源极结构上形成层叠结构，所述层叠结构包括第一材料层和第二材料层；
形成贯通所述层叠结构的初始存储层；
形成贯通所述层叠结构的沟槽；
形成与所述第一材料层重叠的缓冲图案；以及
形成覆盖所述缓冲图案的保护层。
10.根据权利要求9所述的方法，其中，所述保护层包括在所述缓冲图案之间的插设部。
11.根据权利要求10所述的方法，其中，所述插设部接触所述缓冲图案中的一者的上表面和所述缓冲图案中的另一者的下表面。
12.根据权利要求9所述的方法，其中，所述保护层包括通过使所述保护层的内侧壁凹进而形成的凹进部。
13.根据权利要求9所述的方法，其中，所述初始存储层包括：初始隧道绝缘层；围绕所述初始隧道绝缘层的初始数据存储层；以及围绕所述初始数据存储层的初始阻挡层，并且
所述方法还包括：
去除所述初始源极结构的一部分以暴露所述初始阻挡层；
去除所述初始阻挡层的一部分；以及
同时去除所述初始数据存储层的一部分和所述保护层。
14.根据权利要求13所述的方法，所述方法还包括：
同时去除所述初始隧道绝缘层的一部分和所述缓冲图案。
15.根据权利要求9所述的方法，所述方法还包括：
同时去除所述缓冲图案和所述第一材料层。
16.根据权利要求9所述的方法，所述方法还包括：
去除所述保护层以暴露所述缓冲图案；
去除所述缓冲图案以暴露所述第二材料层；以及
用导电图案代替所述第二材料层。
17.一种制造半导体器件的方法，所述方法包括：
形成源极牺牲层；
形成其中第一材料层和第二材料层交替层叠的层叠结构；
形成贯通所述层叠结构的沟道结构；
形成贯通所述层叠结构的沟槽；
通过对所述第一材料层的被所述沟槽暴露的侧壁进行表面处理来形成缓冲图案；
在所述沟槽中形成覆盖所述缓冲图案的保护层；
通过选择性地去除所述源极牺牲层形成腔；以及
在所述腔中形成连接到所述沟道结构的源极层。
18.根据权利要求17所述的方法，其中，所述保护层包括覆盖所述缓冲图案的第一保护部分和覆盖所述第一保护部分的第二保护部分，并且
其中，所述第一保护部分和所述第二保护部分包括不同的材料。
19.根据权利要求18所述的方法，所述方法还包括：
形成包括初始隧道绝缘层、初始数据存储层和初始阻挡层的初始存储层；以及
同时去除所述初始数据存储层的一部分和所述第二保护部分。
20.根据权利要求18所述的方法，所述方法还包括：
形成包括初始隧道绝缘层、初始数据存储层和初始阻挡层的初始存储层；以及
同时去除所述初始隧道绝缘层的一部分和所述第一保护部分。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11792983B2 (en) * 2020-08-28 2023-10-17 Micron Technology, Inc. Integrated circuitry comprising a memory array comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11683932B2 (en) * 2020-08-28 2023-06-20 Micron Technology, Inc. Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
US11641737B2 (en) 2021-01-29 2023-05-02 Micron Technology, Inc. Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130115761A1 (en) * 2010-06-24 2013-05-09 Jung Ho Kim Methods of Forming a Semiconductor Device
CN103594423A (zh) * 2012-08-13 2014-02-19 爱思开海力士有限公司 制造非易失性存储器件的方法
US20150179662A1 (en) * 2010-06-30 2015-06-25 Sandisk Technologies Inc. Cobalt-containing conductive layers for control gate electrodes in a memory structure
US20150249093A1 (en) * 2014-03-03 2015-09-03 Jeonggil Lee Semiconductor devices
US20160148947A1 (en) * 2014-11-20 2016-05-26 Jun-Ho SEO Memory devices and methods of manufacturing the same
US20160343729A1 (en) * 2015-05-21 2016-11-24 Hyun-Jin Shin Method of manufacturing a semiconductor device
CN106328657A (zh) * 2015-06-29 2017-01-11 爱思开海力士有限公司 半导体器件及制造其的方法
CN106856198A (zh) * 2015-12-08 2017-06-16 爱思开海力士有限公司 半导体器件的制造方法
CN106856197A (zh) * 2015-12-03 2017-06-16 爱思开海力士有限公司 半导体器件及其制造方法
US20170186766A1 (en) * 2015-12-29 2017-06-29 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
CN106992184A (zh) * 2016-01-18 2017-07-28 爱思开海力士有限公司 半导体器件
US9741737B1 (en) * 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US20170271358A1 (en) * 2016-03-18 2017-09-21 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
CN107968091A (zh) * 2017-11-16 2018-04-27 长江存储科技有限责任公司 一种共源极钨墙与钨栅极之间高质量间隙层的3d nand制备方法
CN108140644A (zh) * 2015-11-25 2018-06-08 桑迪士克科技有限责任公司 用于三维存储器器件的阵列内替换开口
US20180175053A1 (en) * 2016-12-19 2018-06-21 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20190019806A1 (en) * 2017-07-11 2019-01-17 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN110600476A (zh) * 2018-06-12 2019-12-20 三星电子株式会社 半导体器件及制造该半导体器件的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101807247B1 (ko) 2011-09-23 2017-12-11 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR102606822B1 (ko) * 2016-06-30 2023-11-29 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102549967B1 (ko) 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10720445B1 (en) * 2018-02-08 2020-07-21 Sandisk Technologies Llc Three-dimensional memory device having nitrided direct source strap contacts and method of making thereof
KR20210015343A (ko) * 2019-08-01 2021-02-10 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11587796B2 (en) * 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130115761A1 (en) * 2010-06-24 2013-05-09 Jung Ho Kim Methods of Forming a Semiconductor Device
US20150179662A1 (en) * 2010-06-30 2015-06-25 Sandisk Technologies Inc. Cobalt-containing conductive layers for control gate electrodes in a memory structure
CN103594423A (zh) * 2012-08-13 2014-02-19 爱思开海力士有限公司 制造非易失性存储器件的方法
US20150249093A1 (en) * 2014-03-03 2015-09-03 Jeonggil Lee Semiconductor devices
US20160148947A1 (en) * 2014-11-20 2016-05-26 Jun-Ho SEO Memory devices and methods of manufacturing the same
US20160343729A1 (en) * 2015-05-21 2016-11-24 Hyun-Jin Shin Method of manufacturing a semiconductor device
CN106328657A (zh) * 2015-06-29 2017-01-11 爱思开海力士有限公司 半导体器件及制造其的方法
CN108140644A (zh) * 2015-11-25 2018-06-08 桑迪士克科技有限责任公司 用于三维存储器器件的阵列内替换开口
CN106856197A (zh) * 2015-12-03 2017-06-16 爱思开海力士有限公司 半导体器件及其制造方法
CN106856198A (zh) * 2015-12-08 2017-06-16 爱思开海力士有限公司 半导体器件的制造方法
US20170186766A1 (en) * 2015-12-29 2017-06-29 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
CN106992184A (zh) * 2016-01-18 2017-07-28 爱思开海力士有限公司 半导体器件
US20170271358A1 (en) * 2016-03-18 2017-09-21 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US9741737B1 (en) * 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US20180175053A1 (en) * 2016-12-19 2018-06-21 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20190019806A1 (en) * 2017-07-11 2019-01-17 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN107968091A (zh) * 2017-11-16 2018-04-27 长江存储科技有限责任公司 一种共源极钨墙与钨栅极之间高质量间隙层的3d nand制备方法
CN110600476A (zh) * 2018-06-12 2019-12-20 三星电子株式会社 半导体器件及制造该半导体器件的方法

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