KR20210151373A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 기술은 예비 소스 구조체를 형성하는 단계; 상기 예비 소스 구조체 상에 제1 물질막 및 제2 물질막을 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하는 예비 메모리막을 형성하는 단계; 상기 적층체를 관통하는 트렌치를 형성하는 단계; 상기 트렌치에 의해 노출된 상기 제2 물질막의 일부를 표면 처리하여 제1 버퍼 패턴을 형성하는 단계; 및 상기 제1 버퍼 패턴을 덮는 보호막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다.
모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
나아가 이러한 집적 회로는 동작의 신뢰성과 낮은 전력소모를 지향한다. 따라서, 더 작은 공간에 더 높은 신뢰성과 낮은 전력을 소모하는 장치를 위한 방법도 연구되고 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 예비 소스 구조체를 형성하는 단계; 상기 예비 소스 구조체 상에 제1 물질막 및 제2 물질막을 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하는 예비 메모리막을 형성하는 단계; 상기 적층체를 관통하는 트렌치를 형성하는 단계; 상기 트렌치에 의해 노출된 상기 제2 물질막의 일부를 표면 처리하여 제1 버퍼 패턴을 형성하는 단계; 및 상기 제1 버퍼 패턴을 덮는 보호막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 예비 소스 구조체를 형성하는 단계; 상기 예비 소스 구조체 상에 제1 물질막들 및 제2 물질막들 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하는 예비 메모리막을 형성하는 단계; 상기 적층체를 관통하는 트렌치를 형성하는 단계; 상기 제1 물질막들과 중첩되는 버퍼 패턴들을 형성하는 단계; 및 상기 버퍼 패턴들을 덮는 보호막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 소스 희생막을 형성하는 단계; 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층체를 형성하는 단계; 상기 적층체를 관통하는 채널 구조체를 형성하는 단계; 상기 적층체를 관통하는 트렌치를 형성하는 단계; 상기 트렌치에 의해 노출된 상기 제1 물질막들의 측벽들을 표면 처리하여 버퍼 패턴들을 형성하는 단계; 상기 트렌치 내에 상기 버퍼 패턴들을 덮는 보호막을 형성하는 단계; 상기 소스 희생막을 선택적으로 제거하여 캐비티를 형성하는 단계; 및 상기 캐비티 내에 상기 채널 구조체와 연결되는 소스막을 형성하는 단계를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 장치의 제조 방법은 희생막을 도전 패턴으로 대체하기 위한 트렌치의 폭을 상대적으로 작게 설계할 수 있고, 반도체 장치의 집적도가 향상될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 2a 내지 2m은 도 1a 및 1b에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 3k는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1a 및 1b를 참조하면, 본 발명의 실시예에 따른 반도체 장치는 소스 구조체(SOS)를 포함할 수 있다. 소스 구조체(SOS)는 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다.
일 예로, 소스 구조체(SOS)는 소스 구조체(SOS)를 물리적으로 지지하는 기판 위에 제공될 수 있다. 일 예로, 상기 기판은 반도체 기판 또는 절연체 기판일 수 있다.
일 예로, 소스 구조체(SOS)와 상기 기판 사이에 트랜지스터들 및 배선들을 포함하는 주변회로 구조가 제공될 수 있다.
소스 구조체(SOS)는 제1 소스막(SL1), 제2 소스막(SL2) 및 제3 소스막(SL3)을 포함할 수 있다. 제1 소스막(SL1), 제2 소스막(SL2) 및 제3 소스막(SL3)은 제3 방향(D3)으로 순차적으로 적층될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있다.
제1 소스막(SL1), 제2 소스막(SL2) 및 제3 소스막(SL3)은 서로 동일한 물질을 포함할 수 있다. 제1 소스막(SL1), 제2 소스막(SL2) 및 제3 소스막(SL3) 반도체 물질을 포함할 수 있다. 일 예로, 제1 소스막(SL1), 제2 소스막(SL2) 및 제3 소스막(SL3)은 도프트(doped) 폴리 실리콘을 포함할 수 있다.
소스 구조체(SOS) 상에 적층체(STA)가 제공될 수 있다. 적층체(STA)는 제3 방향(D3)으로 서로 교대로 적층된 도전 패턴들(CP) 및 절연막들(IL)을 포함할 수 있다. 소스 구조체(SOS)의 제3 소스막(SL3) 상에 적층체(STA)의 최하부 절연막(IL)이 제공될 수 있고, 상기 최하부 절연막(IL) 상에 도전 패턴들(CP) 및 절연막들(IL)이 교대로 적층될 수 있다.
절연막들(IL)은 절연 물질을 포함할 수 있다. 일 예로, 절연막들(IL)은 산화물을 포함할 수 있다. 도전 패턴(CP)은 도전막을 포함할 수 있다. 일 예로, 상기 도전막은 도프트 실리콘막, 금속 실리사이드막, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 상기 도전막은 메모리 셀에 연결되는 워드 라인 또는 셀렉트 트랜지스터에 연결되는 셀렉트 라인으로 사용될 수 있다. 도전 패턴(CP)은 상기 도전막의 표면을 덮는 배리어막을 더 포함할 수 있다. 상기 배리어막은 상기 도전막과 절연막(IL) 사이에 형성될 수 있다. 일 예로, 상기 배리어막은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
적층체(STA), 제3 소스막(SL3) 및 제2 소스막(SL2)을 관통하는 채널 구조체들(CS)이 제공될 수 있다. 채널 구조체들(CS)은 적층체(STA)의 절연막들(IL) 및 도전 패턴들(CP)을 관통할 수 있다. 채널 구조체들(CS)은 제3 방향(D3)으로 연장할 수 있다. 채널 구조체(CS)의 최하부는 제1 소스막(SL1) 내에 제공될 수 있다. 채널 구조체(CS)는 소스 구조체(SOS)의 제2 소스막(SL2)에 전기적으로 연결될 수 있다.
각각의 채널 구조체들(CS)은 필링막(FI) 및 필링막(FI)을 둘러싸는 채널막(CL)을 포함할 수 있다. 필링막(FI) 및 채널막(CL)은 적층체(STA), 제3 소스막(SL3) 및 제2 소스막(SL2)을 관통할 수 있다. 필링막(FI) 및 채널막(CL)은 제3 방향(D3)으로 연장할 수 있다. 채널막(CL)은 제2 소스막(SL2)에 접할 수 있다. 채널막(CL)은 소스 구조체(SOS)의 제2 소스막(SL2)에 전기적으로 연결될 수 있다.
필링막(FI)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FI)은 산화물을 포함할 수 있다. 채널막(CL)은 반도체 물질을 포함할 수 있다. 일 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다.
채널 구조체(CS)를 둘러싸는 제1 메모리막(ML1) 및 제2 메모리막(ML2)이 제공될 수 있다. 제1 메모리막(ML1)은 채널 구조체(CS)의 상부 및 중간부를 둘러쌀 수 있다. 제2 메모리막(ML2)은 채널 구조체(CS)의 하부를 둘러쌀 수 있다. 제1 메모리막(ML1)은 적층체(STA) 및 제3 소스막(SL3)을 관통할 수 있다. 제2 메모리막(ML2)은 제1 소스막(SL1) 내에 제공될 수 있다.
제1 및 제2 메모리막들(ML1, ML2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 메모리막(ML1) 및 제2 메모리막(ML2) 사이에 제2 소스막(SL2)의 일부가 제공될 수 있다. 제2 소스막(SL2)의 상기 일부는 채널막(CL)에 접할 수 있다. 제2 소스막(SL2)에 의해 제1 및 제2 메모리막들(ML1, ML2)이 서로 이격될 수 있다.
제1 메모리막(ML1)은 채널막(CL)의 상부 및 중간부를 둘러싸는 제1 터널 절연막(TL1), 제1 터널 절연막(TL1)을 둘러싸는 제1 데이터 저장막(DL1) 및 제1 데이터 저장막(DL1)을 둘러싸는 제1 블로킹막(BKL1)을 포함할 수 있다. 제2 메모리막(ML2)은 채널막(CL)의 하부를 둘러싸는 제2 터널 절연막(TL2), 제2 터널 절연막(TL2)을 둘러싸는 제2 데이터 저장막(DL2) 및 제2 데이터 저장막(DL2)을 둘러싸는 제2 블로킹막(BKL2)을 포함할 수 있다.
제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2) 사이에 제2 소스막(SL2)의 일부가 제공될 수 있다. 제1 데이터 저장막(DL1) 및 제2 데이터 저장막(DL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 데이터 저장막(DL1) 및 제2 데이터 저장막(DL2) 사이에 제2 소스막(SL2)의 일부가 제공될 수 있다. 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2) 사이에 제2 소스막(SL2)의 일부가 제공될 수 있다.
제1 및 제2 터널 절연막들(TL1, TL2)은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 터널 절연막들(TL1, TL2)은 산화물을 포함할 수 있다. 일 예로, 제1 및 제2 데이터 저장막들(DL1, DL2)은 전하가 트랩될 수 있는 질화물을 포함할 수 있다. 제1 및 제2 데이터 저장막들(DL1, DL2)이 포함하는 물질은 질화물에 한정되지 않고, 데이터 저장 방식에 따라 다양하게 변경될 수 있다. 일 예로, 제1 및 제2 데이터 저장막들(DL1, DL2)은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다. 제1 및 제2 블로킹막들(BKL1, BKL2)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 제1 및 제2 블로킹막들(BKL1, BKL2)은 산화물을 포함할 수 있다.
적층체(STA), 제3 소스막(SL3) 및 제2 소스막(SL2)을 관통하는 슬릿 구조체(SLS)가 제공될 수 있다. 슬릿 구조체(SLS)는 제2 방향(D2) 및 제3 방향(D3)으로 연장할 수 있다. 슬릿 구조체(SLS)는 제3 방향(D3)으로 연장하여 적층체(STA), 제3 소스막(SL3) 및 제2 소스막(SL2)을 관통할 수 있다. 슬릿 구조체(SLS)의 최하부는 제1 소스막(SL1) 내에 배치될 수 있다.
슬릿 구조체(SLS)는 스페이서들(SP) 및 소스 컨택(SC)을 포함할 수 있다. 소스 컨택(SC)의 양 측에 스페이서들(SP)이 배치될 수 있다. 스페이서들(SP) 및 소스 컨택(SC)은 제2 방향(D2) 및 제3 방향(D3)으로 연장할 수 있다. 스페이서들(SP) 및 소스 컨택(SC)은 제3 방향(D3)으로 연장하여 적층체(STA), 제3 소스막(SL3) 및 제2 소스막(SL2)을 관통할 수 있다.
스페이서들(SP)은 소스 컨택(SC)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 소스 컨택(SC)은 스페이서들(SP)에 의해 적층체(STA), 제3 소스막(SL3) 및 제2 소스막(SL2)과 이격될 수 있다. 소스 컨택(SC)은 소스 구조체(SOS)의 제1 소스막(SL1)에 접할 수 있다. 소스 컨택(SC)의 최하부는 제1 소스막(SL1) 내에 배치될 수 있다. 소스 컨택(SC)은 소스 구조체(SOS)의 제1 소스막(SL1)에 전기적으로 연결될 수 있다. 소스 컨택(SC)은 스페이서(SP)에 의해 도전 패턴(CP)과 전기적으로 분리될 수 있다.
스페이서(SP)는 절연 물질을 포함할 수 있다. 일 예로, 스페이서(SP)는 산화물을 포함할 수 있다. 소스 컨택(SC)은 도전 물질을 포함할 수 있다. 일 예로, 소스 컨택(SC)은 폴리 실리콘 및 텅스텐 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 슬릿 구조체(SLS)의 제1 방향(D1)으로의 폭이 상대적으로 작을 수 있다. 이에 따라, 서로 인접하는 2개의 슬릿 구조체들(SLS)의 중심들 사이의 제1 방향(D1)으로의 거리(L)가 상대적으로 작을 수 있고, 반도체 장치의 집적도가 향상될 수 있다.
도 2a 내지 2m은 도 1a 및 1b에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
설명의 간결함을 위해, 도 1a 및 도 1b를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 1a 및 도 1b에 따른 반도체 메모리 장치를 제조하는 방법의 하나의 실시예일 뿐이고, 도 1a 및 도 1b에 따른 반도체 메모리 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 2a를 참조하면, 예비 소스 구조체(pSOS)를 형성할 수 있다. 예비 소스 구조체(pSOS)는 제3 방향(D3)으로 순차적으로 적층된 제1 소스막(SL1), 제1 소스 보호막(SPL1), 소스 희생막(SFL), 제2 소스 보호막(SPL2) 및 제3 소스막(SL3)을 포함할 수 있다. 제1 소스막(SL1), 제1 소스 보호막(SPL1), 소스 희생막(SFL), 제2 소스 보호막(SPL2) 및 제3 소스막(SL3)을 순차적으로 형성하여, 예비 소스 구조체(pSOS)가 형성될 수 있다. 제1 및 제3 소스막들(SL1, SL3) 사이에 제1 및 제2 소스 보호막들(SPL1, SPL2)이 배치될 수 있고, 제1 및 제2 소스 보호막들(SPL1, SPL2) 사이에 소스 희생막(SFL)이 배치될 수 있다.
소스 희생막(SFL)은 반도체 물질을 포함할 수 있다. 일 예로, 소스 희생막(SFL)은 폴리 실리콘을 포함할 수 있다. 제1 및 제2 소스 보호막들(SPL1, SPL2)은 제1 및 제3 소스막들(SL1, SL3)과 소스 희생막(SFL)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 일 예로, 제1 및 제2 소스 보호막들(SPL1, ELS2)은 산화물을 포함할 수 있다.
예비 소스 구조체(pSOS) 상에 적층체(STA)를 형성할 수 있다. 적층체(STA)는 절연막들(IL) 및 희생막들(FL)을 포함할 수 있다. 절연막들(IL)은 제1 물질막들로 정의될 수 있다. 희생막들(FL)은 제2 물질막들로 정의될 수 있다. 절연막들(IL) 및 희생막들(FL)은 제3 방향(D3)으로 교대로 적층될 수 있다. 예비 소스 구조체(pSOS) 상에 적층체(STA)의 최하부 절연막(IL)을 형성하고, 상기 최하부 절연막(IL) 상에 희생막들(FL) 및 절연막들(IL)을 교대로 형성하여 적층체(STA)가 형성될 수 있다. 희생막들(FL)은 절연막들(IL)과 다른 물질을 포함할 수 있다. 일 예로, 희생막들(FL)은 질화물을 포함할 수 있다.
도 2b를 참조하면, 채널 구조체들(CS) 및 예비 메모리막들(pML)을 형성할 수 있다. 채널 구조체(CS)는 적층체(STA), 제3 소스막(SL3), 제2 소스 보호막(SPL2), 소스 희생막(SFL) 및 제1 소스 보호막(ELS1)을 관통할 수 있다. 채널 구조체(CS)는 제3 방향(D3)으로 연장할 수 있다. 채널 구조체(CS)의 최하부는 제1 소스막(SL1) 내에 배치될 수 있다. 예비 메모리막(pML)은 채널 구조체(CS)를 둘러쌀 수 있다. 예비 메모리막(pML)은 적층체(STA), 제3 소스막(SL3), 제2 소스 보호막(SPL2), 소스 희생막(SFL) 및 제1 소스 보호막(SPL1)을 관통할 수 있다. 예비 메모리막(pML)은 제3 방향(D3)으로 연장할 수 있다. 예비 메모리막(pML)의 최하부는 제1 소스막(SL1) 내에 배치될 수 있다.
채널 구조체(CS)는 채널막(CL) 및 채널막(CL) 내의 필링막(FI)을 포함할 수 있다. 예비 메모리막(pML)은 채널 구조체(CS)를 둘러싸는 예비 터널 절연막(pTL), 예비 터널 절연막(pTL)을 둘러싸는 예비 데이터 저장막(pDL) 및 예비 데이터 저장막(pDL)을 둘러싸는 예비 블로킹막(pBKL)을 포함할 수 있다.
채널 구조체(CS) 및 예비 메모리막(pML)을 형성하는 것은, 적층체(STA), 제3 소스막(SL3), 제2 소스 보호막(SPL2), 소스 희생막(SFL) 및 제1 소스 보호막(ELS1)을 관통하는 제1 홀(HO1)을 형성하는 것, 제1 홀(HO1) 내에 예비 블로킹막(pBKL), 예비 데이터 저장막(pDL), 예비 터널 절연막(pTL), 채널막(CL) 및 필링막(FI)을 순차적으로 형성하는 것을 포함할 수 있다.
예비 터널 절연막(pTL)은 전하 터널링이 가능한 물질을 포함할 수 있다. 예비 데이터 저장막(pDL)은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 예비 블로킹막(rBKL)은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다.
도 2c를 참조하면, 적층체(STA) 및 제3 소스막(SL3)을 관통하는 제1 트렌치(TR1)를 형성할 수 있다. 제1 트렌치(TR1)는 제2 방향(D2) 및 제3 방향(D3)으로 연장할 수 있다. 제1 트렌치(TR1)는 채널 구조체들(CS) 사이에 형성될 수 있다.
제1 트렌치(TR1)의 형성에 따라 절연막들(IL), 희생막들(FL) 및 제3 소스막(SL3)이 노출될 수 있다. 제1 트렌치(TR1)의 형성에 따라 노출되는 절연막들(IL)의 측벽들이 제1 측벽들(SW1)로 정의될 수 있다. 제1 트렌치(TR1)의 형성에 따라 노출되는 희생막들(FL)의 측벽들이 제2 측벽들(SW2)로 정의될 수 있다. 제1 트렌치(TR1)의 형성에 따라 노출되는 제3 소스막(SL3)의 측벽이 제3 측벽(SW3)으로 정의될 수 있다. 제1 트렌치(TR1)가 형성되어, 제2 소스 보호막(SPL2)의 상면이 노출될 수 있다. 제1 트렌치(TR1)는 절연막들(IL)의 제1 측벽들(SW1), 희생막들(FL)의 제2 측벽들(SW2), 제3 소스막(SL3)의 제3 측벽(SW3), 및 제2 소스 보호막(SPL2)의 상면에 의해 정의될 수 있다.
제1 트렌치(TR1)의 제1 중심선(C1-C1')이 정의될 수 있다. 제1 중심선(C1-C1')은 제1 트렌치(TR1)의 제1 방향(D1)으로의 중심을 연결한 가상의 선일 수 있다. 다시 말하면, 제1 중심선(C1-C')은 제1 트렌치(TR1)의 제1 방향(D1)으로의 중심을 나타낼 수 있다.
도 2d를 참조하면, 제1 트렌치(TR1)에 의해 노출된 희생막들(FL) 및 제3 소스막(SL3)을 표면 처리할 수 있다. 적층체(STA)의 제2 물질막들이 표면 처리될 수 있다. 일 예로, 상기 표면 처리는 산화 공정일 수 있고, 제1 트렌치(TR1)에 의해 노출된 희생막들(FL) 및 제3 소스막(SL3)이 산화될 수 있다. 제1 트렌치(TR1)에 의해 노출된 제3 소스막(SL3)의 일부가 표면 처리되어 제1 버퍼 패턴(BP1)이 형성될 수 있다. 제1 버퍼 패턴(BP1)은 제3 소스막(SL3)의 제3 측벽(SW3, 도 2c 참조)에 인접하는 부분이 표면 처리되어 형성될 수 있다. 제3 소스막(SL3)의 일부가 표면 처리되어 제1 버퍼 패턴(BP1)으로 변할 수 있다.
제3 소스막(SL3)의 일부는, 표면 처리되어 제1 버퍼 패턴(BP1)으로 변하면서 제1 트렌치(TR1)의 중심을 향해 확장될 수 있다. 제1 버퍼 패턴(BP1)의 일부는 절연막(IL)과 제2 소스 보호막(SPL2) 사이에 배치될 수 있다. 제1 버퍼 패턴(BP1)의 하면은 제2 소스 보호막(SPL2)의 상면과 접할 수 있고, 제1 버퍼 패턴(BP1)의 상면은 절연막(IL)의 하면과 접할 수 있다. 제1 버퍼 패턴(BP1)은 절연막(IL)과 동일한 물질을 포함할 수 있다. 일 예로, 제1 버퍼 패턴들(BP1)은 산화물을 포함할 수 있다.
제1 트렌치(TR1)에 의해 노출된 희생막(FL)의 일부가 표면 처리되어 제2 버퍼 패턴(BP2)이 형성될 수 있다. 제2 버퍼 패턴(BP2)은 희생막(FL)의 제2 측벽(SW2, 도 2c 참조)에 인접하는 부분이 표면 처리되어 형성될 수 있다. 희생막(FL)의 일부가 제2 버퍼 패턴(BP2)으로 변할 수 있다. 제2 버퍼 패턴들(BP2)은 절연막들(IL) 사이에 배치될 수 있다. 제2 버퍼 패턴들(BP2)은 절연막들(IL)과 중첩될 수 있다. 일 예로, 제2 버퍼 패턴들(BP2)은 절연막들(IL)과 수직적으로 중첩될 수 있다.
희생막(FL)의 일부는, 표면 처리되어 제2 버퍼 패턴(BP2)으로 변하면서 제1 트렌치(TR1)의 중심을 향해 확장될 수 있다. 제2 버퍼 패턴(BP2)의 일부는 절연막들(IL) 사이에 배치될 수 있다. 재2 버퍼 패턴(BP2)의 일부는 절연막들(IL)과 중첩될 수 있다. 일 예로, 제2 버퍼 패턴(BP2)의 일부는 절연막들(IL)과 수직적으로 중첩될 수 있다. 제2 버퍼 패턴(BP2)의 하면은 절연막(IL)의 상면과 접할 수 있다. 제2 버퍼 패턴(BP2)의 상면은 절연막(IL)의 하면과 접할 수 있다. 제2 버퍼 패턴(BP2)은 절연막(IL)과 동일한 물질을 포함할 수 있다. 일 예로, 제1 버퍼 패턴들(BP1)은 산화물을 포함할 수 있다.
제2 버퍼 패턴(BP2)에 접하는 희생막(FL)의 측벽이 제4 측벽(SW4)으로 정의될 수 있고, 제1 중심선(C1-C1')에 인접하는 제2 버퍼 패턴(BP2)의 측벽이 제5 측벽(SW5)으로 정의될 수 있다. 제1 버퍼 패턴(BP1)에 접하는 제3 소스막(SL3)의 측벽이 제6 측벽(SW6)으로 정의될 수 있고, 제1 중심선(C1-C1')에 인접하는 제1 버퍼 패턴(BP1)의 측벽이 제7 측벽(SW7)으로 정의될 수 있다.
절연막(IL)의 제1 측벽(SW1)과 제1 중심선(C1-C1') 사이의 거리가 제1 거리(L1)로 정의될 수 있다. 희생막(FL)의 제4 측벽(SW4)과 제1 중심선(C1-C1') 사이의 거리가 제2 거리(L2)로 정의될 수 있다. 제2 버퍼 패턴(BP2)의 제5 측벽(SW5)과 제1 중심선(C1-C1') 사이의 거리가 제3 거리(L3)로 정의될 수 있다. 제3 소스막(SL3)의 제6 측벽(SW6)과 제1 중심선(C1-C1') 사이의 거리가 제4 거리(L4)로 정의될 수 있다. 제1 버퍼 패턴(BP1)의 제7 측벽(SW7)과 제1 중심선(C1-C1') 사이의 거리가 제5 거리(L5)로 정의될 수 있다.
제3 거리(L3) 및 제5 거리(L5)는 제1 거리(L1)보다 작을 수 있다. 다시 말하면, 제1 버퍼 패턴(BP1)과 제1 트렌치(TR1)의 중심 사이의 최단거리 및 제2 버퍼 패턴(BP2)과 제1 트렌치(TR1)의 중심 사이의 최단거리는 절연막(IL)과 제1 트렌치(TR1)의 중심 사이의 최단거리보다 작을 수 있다.
제2 거리(L2) 및 제4 거리(L4)는 제1 거리(L1)보다 클 수 있다. 다시 말하면, 희생막(FL)과 제1 트렌치(TR1)의 중심 사이의 최단거리 및 제3 소스막(SL3)과 제1 트렌치(TR1)의 중심 사이의 최단거리는 절연막(IL)과 제1 트렌치(TR1)의 중심 사이의 최단거리보다 클 수 있다.
도 2e를 참조하면, 제1 트렌치(TR1) 내에 제1 보호막(PL1)을 형성할 수 있다. 제1 보호막(PL1)은 절연막들(IL), 제1 버퍼 패턴들(BP1), 제2 버퍼 패턴들(BP2) 및 제2 소스 보호막(SPL2)을 덮을 수 있다. 제1 보호막(PL1)은 절연막들(IL)의 제1 측벽들(SW1), 제1 버퍼 패턴들(BP1)의 제7 측벽들(SW7), 제2 버퍼 패턴들(BP2)의 제5 측벽들(SW5), 및 제2 소스 보호막(SPL2)의 상면을 덮을 수 있다.
절연막들(IL)의 제1 측벽들(SW1), 제1 버퍼 패턴들(BP1)의 제7 측벽들(SW7), 제2 버퍼 패턴들(BP2)의 제5 측벽들(SW5) 상에 제1 보호막(PL1)이 컨포멀하게 형성되어, 제1 보호막(PL1)의 내측벽은 제1 중심선(C1-C1')에 상대적으로 가까운 부분과 상대적으로 먼 부분을 포함할 수 있다. 다시 말하면, 제1 보호막(PL1)의 내측벽과 제1 중심선(C1-C1') 사이의 거리는 균일하지 않을 수 있다.
제1 보호막(PL1)은 개재부(PL1a) 및 리세스(PL1b)를 포함할 수 있다. 제1 보호막(PL1)의 개재부(PL1a)는 제2 버퍼 패턴들(BP2) 사이에 배치될 수 있다. 제1 보호막(PL1)의 개재부(PL1a)의 상면은 제2 버퍼 패턴(BP2)의 하면에 접할 수 있다. 제1 보호막(PL1)의 개재부(PL1a)의 하면은 제2 버퍼 패턴(BP2)의 상면에 접할 수 있다. 제1 보호막(PL1)의 리세스(PL1b)는 제1 보호막(PL1)의 내측벽이 제1 보호막(PL1)의 개재부(PL1a), 및 절연막(IL)을 향해 함몰되어 형성될 수 있다. 제1 보호막(PL1)의 리세스(PL1b)는 제1 보호막(PL1)의 개재부(PL1a), 및 절연막(IL)과 동일한 레벨에 형성될 수 있다.
제1 보호막(PL1)은 단일막일 수 있다. 다시 말하면, 제1 보호막(PL1)은 하나의 물질로 구성될 수 있다. 제1 보호막(PL1)은 예비 데이터 저장막(pDL)과 동시에 식각될 수 있는 물질을 포함할 수 있다. 일 예로, 제1 보호막(PL1)은 예비 데이터 저장막(pDL)과 동일한 물질을 포함할 수 있다. 일 예로, 제1 보호막(PL1)은 질화물을 포함할 수 있다.
도 2f를 참조하면, 제1 트렌치(TR1)를 통해 제1 보호막(PL1)의 하부, 제2 소스 보호막(SPL2)의 일부 및 소스 희생막(SFL)의 일부를 제거할 수 있다. 이에 따라, 제1 트렌치(TR1)가 확장될 수 있다. 제1 트렌치(TR1)가 확장되어, 제2 소스 보호막(SPL2)을 관통할 수 있다.
제1 트렌치(TR1)가 확장되어, 제1 트렌치(TR1)의 최하부는 소스 희생막(SFL) 내에 배치될 수 있다. 제1 트렌치(TR1)에 의해 소스 희생막(SFL)이 노출될 수 있다. 제1 트렌치(TR1)가 확장되는 동안, 제1 보호막(PL1)은 제1 버퍼 패턴들(BP1), 제2 버퍼 패턴들(BP2) 및 절연막(IL)을 보호할 수 있다.
도 2g를 참조하면, 소스 희생막(SFL, 도 2f 참조)을 제거할 수 있다. 소스 희생막(SFL)을 제거하는 것은, 제1 트렌치(TR1)를 통해 소스 희생막(SFL)을 식각할 수 있는 물질을 투입하는 것을 포함할 수 있다. 소스 희생막(SFL)이 제거되는 동안, 제1 보호막(PL1)은 제1 버퍼 패턴들(BP1), 제2 버퍼 패턴들(BP2) 및 절연막(IL)을 보호할 수 있다. 소스 희생막(SFL)이 제거되는 동안, 제1 및 제2 소스 보호막들(SPL1, SPL2)은 식각되지 않을 수 있다.
소스 희생막(SFL)이 제거되어, 제1 캐비티(CA1)가 형성될 수 있다. 소스 희생막(SFL)이 제거되어 형성된 빈 공간이 제1 캐비티(CA1)로 정의될 수 있다. 제1 캐비티(CA1)는 제1 및 제2 소스 보호막들(SPL1, SPL2) 사이의 빈 공간일 수 있다.
예비 소스 구조체(pSOS)의 일부인 소스 희생막(SFL)이 제거되어, 예비 메모리막(pML)의 예비 블로킹막(pBKL)의 일부가 노출될 수 있다. 소스 희생막(SFL)이 제거되어, 제1 소스 보호막(SPL1)의 상면 및 제2 소스 보호막(SPL2)의 하면이 노출될 수 있다.
도 2h를 참조하면, 제1 캐비티(CA1)에 의해 노출된 예비 블로킹막(pBKL, 도 2g 참조)의 일부가 제거될 수 있다. 예비 블로킹막(pBKL)의 일부가 제거되어, 예비 블로킹막(pBKL)이 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2)으로 분리될 수 있다. 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 예비 블로킹막(pBKL)의 일부가 제거되어, 제1 캐비티(CA1)가 확장될 수 있고, 예비 데이터 저장막(pDL)의 일부가 노출될 수 있다.
예비 블로킹막(pBKL)의 일부가 제거됨과 동시에 또는 별도의 공정을 통해, 제1 및 제2 소스 보호막들(SPL1, SPL2, 도 2g 참조)이 제거될 수 있다. 일 예로, 예비 블로킹막(pBKL)의 일부와 제1 및 제2 소스 보호막들(SPL1, SPL2)이 동시에 제거되는 경우, 제1 트렌치(TR1) 및 제1 캐비티(CA1) 내로 투입된 제1 식각 물질에 의해 예비 블로킹막(pBKL)의 일부와 제1 및 제2 소스 보호막들(SPL1, SPL2)이 동시에 제거될 수 있다. 상기 제1 식각 물질은 예비 블로킹막(pBKL)과 제1 및 제2 소스 보호막들(SPL1, SPL2)을 식각할 수 있는 물질일 수 있다.
예비 블로킹막(pBKL)의 일부와 제1 및 제2 소스 보호막들(SPL1, SPL2)이 제거되는 동안, 제1 보호막(PL1)은 제1 버퍼 패턴들(BP1), 제2 버퍼 패턴들(BP2) 및 절연막(IL)을 보호할 수 있다.
도 2i를 참조하면, 제1 캐비티(CA1)에 의해 노출된 예비 데이터 저장막(pDL, 도 2h 참조)의 일부가 제거될 수 있다. 예비 데이터 저장막(pDL)의 일부가 제거되어, 예비 데이터 저장막(pDL)이 제1 데이터 저장막(DL1) 및 제2 데이터 저장막(DL2)으로 분리될 수 있다. 제1 데이터 저장막(DL1) 및 제2 데이터 저장막(DL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 예비 데이터 저장막(pDL)의 일부가 제거되어, 제1 캐비티(CA1)가 확장될 수 있고, 예비 터널 절연막(pTL)의 일부가 노출될 수 있다.
예비 데이터 저장막(pDL)의 일부가 제거됨과 동시에 또는 별도의 공정을 통해, 제1 보호막(PL1, 도 2h 참조)이 제거될 수 있다. 일 예로, 예비 데이터 저장막(pDL)의 일부와 제1 보호막(PL1)이 동시에 제거되는 경우, 제1 트렌치(TR1) 및 제1 캐비티(CA1) 내로 투입된 제2 식각 물질에 의해 예비 데이터 저장막(pDL)의 일부와 제1 보호막(PL1)이 동시에 제거될 수 있다. 상기 제2 식각 물질은 예비 데이터 저장막(pDL)과 제1 보호막(PL1)을 식각할 수 있는 물질일 수 있다. 제1 보호막(PL1)이 제거되어, 절연막들(IL), 제1 버퍼 패턴들(BP1) 및 제2 버퍼 패턴들(BP2)이 노출될 수 있다.
도 2j를 참조하면, 제1 캐비티(CA1)에 의해 노출된 예비 터널 절연막(pTL, 도 2i 참조)의 일부가 제거될 수 있다. 예비 터널 절연막(pTL)의 일부가 제거되어, 예비 터널 절연막(pTL)이 제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2)으로 분리될 수 있다. 제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2)은 제3 방향(D3)으로 서로 이격될 수 있다. 예비 터널 절연막(pTL)의 일부가 제거되어, 제1 캐비티(CA1)가 확장될 수 있고, 채널막(CL)의 일부가 노출될 수 있다.
예비 터널 절연막(pTL)의 일부가 제거됨과 동시에 제1 버퍼 패턴(BP1), 제2 버퍼 패턴(BP2), 및 절연막(IL)의 일부가 제거될 수 있다. 일 예로, 제1 트렌치(TR1) 및 제1 캐비티(CA1) 내로 투입된 제3 식각 물질에 의해 예비 터널 절연막(pTL)의 일부, 제1 버퍼 패턴(BP1), 제2 버퍼 패턴(BP2), 및 절연막(IL)의 일부가 제거될 수 있다. 상기 제3 식각 물질은 예비 터널 절연막(pTL), 제1 버퍼 패턴(BP1), 제2 버퍼 패턴(BP2), 및 절연막(IL)을 식각할 수 있는 물질을 포함할 수 있다.
제1 버퍼 패턴(BP1)이 제거되어, 제3 소스막(SL3)의 측벽이 노출될 수 있다. 제2 버퍼 패턴(BP2)이 제거되어, 희생막(FL)의 측벽이 노출될 수 있다.
절연막(IL)의 일부가 제거되어, 제1 트렌치(TR1)에 의해 노출되는 절연막(IL)의 제8 측벽(SW8)이 정의될 수 있다. 제2 버퍼 패턴(BP2)이 제거되어, 제1 트렌치(TR1)에 의해 노출되는 희생막(FL)의 제9 측벽(SW9)이 정의될 수 있다. 제1 버퍼 패턴(BP1)이 제거되어, 제1 트렌치(TR1)에 의해 노출되는 제3 소스막(SL3)의 제10 측벽(SW10)이 정의될 수 있다.
제9 측벽(SW9)과 제1 중심선(C1-C1') 사이의 거리 및 제10 측벽(SW10)과 제1 중심선(C1-C1') 사이의 거리는 동일할 수 있다. 제8 측벽(SW8)과 제1 중심선(C1-C1') 사이의 거리는 제9 및 제10 측벽들(SW9, SW10)과 제1 중심선(C1-C1') 사이의 거리보다 클 수 있다.
도 2k를 참조하면, 제1 캐비티(CA1) 및 제1 트렌치(TR1) 내에 예비 소스막(pSL)을 형성할 수 있다. 예비 소스막(pSL)은 제1 캐비티(CA1)의 일부 및 제1 트렌치(TR1)의 일부를 채울 수 있다. 예비 소스막(pSL)은 제1 소스막(SL1)의 상면, 제3 소스막(SL3)의 하면, 제3 소스막(SL3)의 제10 측벽(SW10), 희생막(FL)의 제9 측벽(SW9) 및 절연막(IL)의 제8 측벽(SW8)을 덮을 수 있다. 예비 소스막(pSL)은 채널 구조체(CS)의 채널막(CL)에 접할 수 있다. 예비 소스막(pSL)은 반도체 물질을 포함할 수 있다. 일 예로, 예비 소스막(pSL)은 폴리 실리콘을 포함할 수 있다.
도 2l을 참조하면, 예비 소스막(pSL, 도 2k 참조)의 일부를 제거할 수 있다. 예비 소스막(pSL)의 제3 소스막(SL3)의 제10 측벽(SW10, 도 2k 참조), 희생막(FL)의 제9 측벽(SW9) 및 절연막(IL)의 제8 측벽(SW8)을 덮는 부분이 제거될 수 있다. 예비 소스막(pSL)의 제1 트렌치(TR1) 내에 형성된 일부가 제거될 수 있다. 일부가 제거된 예비 소스막(pSL)이 제2 소스막(SL2)으로 정의될 수 있다. 예비 소스막(pSL)의 일부와 함께, 제3 소스막(SL3)의 일부가 제거될 수 있다.
예비 소스막(pSL)의 일부가 제거됨에 따라, 제1 트렌치(TR1)가 개방될 수 있고, 희생막(FL)들 및 절연막(IL)들이 다시 노출될 수 있다. 예비 소스막(pSL)의 일부가 제거됨에 따라, 소스 구조체(SOS) 내에 제2 캐비티(CA2)가 형성될 수 있다. 제2 캐비티(CA2)는 제2 소스막(SL2)에 의해 둘러싸이는 빈 공간일 수 있다. 제2 캐비티(CA2)는 제1 트렌치(TR1)와 연결될 수 있다.
도 2m을 참조하면, 희생막들(FL, 도 2l 참조)을 도전 패턴들(CP)로 대체할 수 있다. 희생막들(FL)을 도전 패턴들(CP)로 대체하는 것은, 제1 트렌치(TR1)를 통해 노출된 희생막들(FL)을 제거하는 것, 및 도전 패턴들(CP)을 형성하는 것을 포함할 수 있다.
이어서, 제1 트렌치(TR1) 및 제2 캐비티(CA2) 내에 스페이서들(SP)을 형성할 수 있다. 스페이서들(SP)을 형성하는 것은, 제1 트렌치(TR1) 및 제2 캐비티(CA2) 내에 스페이서막을 컨포멀하게 형성하는 것, 및 이방성 식각 공정을 통해 상기 스페이서막의 하부를 제거하는 것을 포함할 수 있다. 일 예로, 상기 스페이서막의 하부와 함께 제1 소스막(SL1)의 일부가 제거될 수 있다. 스페이서들(SP) 사이로 제1 소스막(SL1)이 노출될 수 있다.
이어서, 스페이서들(SP) 사이에 소스 컨택(SC, 도 1b 참조)을 형성할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 소스 희생막(SFL)이 제거되는 공정, 및 예비 블로킹막(pBKL)의 일부가 제거되는 공정에서 제1 보호막(PL1)이 적층체(STA)의 절연막(IL), 및 제2 버퍼 패턴(BP2)을 보호할 수 있다. 또한, 예비 데이터 저장막(pDL)의 일부가 제거되는 공정에서 제2 버퍼 패턴(BP2)이 적층체(STA)의 희생막(FL)을 보호할 수 있다. 제1 보호막(PL1)은 예비 데이터 저장막(pDL)의 일부가 제거되는 공정에서 함께 제거될 수 있다.
이에 따라, 적층체(STA)의 절연막(IL) 및 희생막(FL)의 측벽을 덮는 별도의 막이 없는 상태에서 예비 소스막(pSL)을 형성할 수 있어, 제1 트렌치(TR1)의 폭을 상대적으로 작게 설계할 수 있다. 제1 트렌치(TR1)의 폭이 상대적으로 작게 설계됨에 따라, 반도체 장치의 집적도가 향상될 수 있다.
또한, 적층체(STA)의 절연막(IL) 및 희생막(FL)의 측벽을 덮는 별도의 막이 없는 상태에서 제2 캐비티(CA2)를 형성함에 따라, 제2 캐비티(CA2) 형성에 따른 OVF(Over Verify Fail)이 방지될 수 있다.
도 3a 내지 3k는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 3k에 따른 반도체 장치의 제조 방법은, 아래에서 설명하는 것을 제외하면 도 2a 내지 2m에 따른 반도체 장치의 제조 방법과 유사할 수 있다.
도 3a를 참조하면, 도 2a 내지 2c에서 설명한 것과 유사하게 예비 소스 구조체(pSOS), 적층체(STA), 예비 메모리막(pML), 채널 구조체(CS) 및 제1 트렌치(TR1)를 형성할 수 있다. 적층체(STA)의 절연막들(IL)이 제1 물질막들로 정의될 수 있고, 적층체(STA)의 희생막들(FL)이 제2 물질막들로 정의될 수 있다.
이어서, 제1 트렌치(TR1)에 의해 노출된 절연막들(IL)을 표면 처리할 수 있다. 적층체(STA)의 제1 물질막들이 표면 처리될 수 있다. 일 예로, 상기 표면 처리는 질화 공정일 수 있고, 제1 트렌치(TR1)에 의해 노출된 절연막들(IL)은 질화될 수 있다. 제1 트렌치(TR1)에 의해 노출된 절연막(IL)의 일부가 표면 처리되어 제3 버퍼 패턴(BP3)이 형성될 수 있다. 절연막(IL)의 일부가 제3 버퍼 패턴(BP3)으로 변할 수 있다. 제3 버퍼 패턴들(BP3)은 희생막들(FL) 사이에 배치될 수 있다. 제3 버퍼 패턴들(BP3)은 희생막들(FL)과 중첩될 수 있다. 제3 버퍼 패턴(BP3)은 희생막(FL)과 동일한 물질을 포함할 수 있다. 일 예로, 제3 버퍼 패턴(BP3)은 질화물을 포함할 수 있다.
도 3b를 참조하면, 제1 트렌치(TR1) 내에 제2 보호막(PL2)을 형성할 수 있다. 제2 보호막(PL2)은 희생막들(FL), 제3 버퍼 패턴들(BP3), 제3 소스막(SL3) 및 제2 소스 보호막(SPL2)을 덮을 수 있다. 제2 보호막(PL2)은 제3 버퍼 패턴들(BP3) 사이에 개재되는 부분들을 포함할 수 있다.
제2 보호막(PL2)은 다중막일 수 있다. 제2 보호막(PL2)은 제1 보호부(PL2a) 및 제2 보호부(PL2b)를 포함할 수 있다. 제1 보호부(PL2a)는 희생막들(FL), 제3 버퍼 패턴들(BP3), 제3 소스막(SL3) 및 제2 소스 보호막(SPL2)을 덮는 막일 수 있다. 제2 보호부(PL2b)는 제1 보호부(PL2a)를 덮는 막일 수 있다. 제1 및 제2 보호부들(PL2a, PL2b)은 서로 다른 물질을 포함할 수 있다. 제1 보호부(PL2a)는 절연막(IL)과 동일한 물질을 포함할 수 있다. 제2 보호부(PL2b)는 희생막(FL)과 동일한 물질을 포함할 수 있다. 일 예로, 제1 보호부(PL2a)는 산화물을 포함할 수 있고, 제2 보호부(PL2b)는 질화물을 포함할 수 있다.
도 3c를 참조하면, 제1 트렌치(TR1)를 통해 제2 보호막(PL2)의 하부, 제2 소스 보호막(SPL2)의 일부 및 소스 희생막(SFL)의 일부를 제거할 수 있다. 제2 소스 보호막(SPL2)의 일부 및 소스 희생막(SFL)의 일부가 제거되는 동안, 제2 보호막(PL2)은 제3 버퍼 패턴들(BP3) 및 희생막들(FL)을 보호할 수 있다.
도 3d를 참조하면, 소스 희생막(SFL, 도 3c 참조)을 제거할 수 있다. 소스 희생막(SFL)이 제거되는 동안, 제2 보호막(PL2)은 제3 버퍼 패턴들(BP3), 희생막들(FL) 및 제3 소스막(SL3)을 보호할 수 있다. 소스 희생막(SFL)이 제거되는 동안, 제1 및 제2 소스 보호막들(SPL1, SPL2)은 식각되지 않을 수 있다. 소스 희생막(SFL)이 제거되어, 제1 캐비티(CA1)가 형성될 수 있다. 소스 희생막(SFL)이 제거되어, 예비 메모리막(pML)의 예비 블로킹막(pBKL)의 일부가 노출될 수 있다.
도 3e를 참조하면, 제1 캐비티(CA1)에 의해 노출된 예비 블로킹막(pBKL, 도 3d 참조)의 일부가 제거될 수 있다. 예비 블로킹막(pBKL)의 일부가 제거되어, 예비 블로킹막(pBKL)이 제1 블로킹막(BKL1) 및 제2 블로킹막(BKL2)으로 분리될 수 있다. 예비 블로킹막(pBKL)의 일부가 제거되어, 예비 데이터 저장막(pDL)의 일부가 노출될 수 있다.
예비 블로킹막(pBKL)의 일부가 제거됨과 동시에 또는 별도의 공정을 통해, 제1 및 제2 소스 보호막들(SPL1, SPL2, 도 3d 참조)이 제거될 수 있다.
예비 블로킹막(pBKL)의 일부와 제1 및 제2 소스 보호막들(SPL1, SPL2)이 제거되는 동안, 제2 보호막(PL2)은 제3 버퍼 패턴들(BP3), 희생막들(FL) 및 제3 소스막(SL3)을 보호할 수 있다.
도 3f를 참조하면, 제1 캐비티(CA1)에 의해 노출된 예비 데이터 저장막(pDL, 도 3e 참조)의 일부가 제거될 수 있다. 예비 데이터 저장막(pDL)의 일부가 제거되어, 예비 데이터 저장막(pDL)이 제1 데이터 저장막(DL1) 및 제2 데이터 저장막(DL2)으로 분리될 수 있다. 예비 데이터 저장막(pDL)의 일부가 제거되어, 예비 터널 절연막(pTL)의 일부가 노출될 수 있다.
예비 데이터 저장막(pDL)의 일부가 제거됨과 동시에 또는 별도의 공정을 통해, 제2 보호막(PL2, 도 3e 참조)의 제2 보호부(PL2b, 도 3e 참조)가 제거될 수 있다. 일 예로, 예비 데이터 저장막(pDL)의 일부와 제2 보호막(PL2)의 제2 보호부(PL2b)가 동시에 제거되는 경우, 제1 트렌치(TR1) 및 제1 캐비티(CA1) 내로 투입된 제4 식각 물질에 의해 예비 데이터 저장막(pDL)의 일부와 제2 보호막(PL2)의 제2 보호부(PL2b)가 동시에 제거될 수 있다. 상기 제4 식각 물질은 예비 데이터 저장막(pDL)과 제2 보호막(PL2)의 제2 보호부(PL2b)를 식각할 수 있는 물질일 수 있다. 제2 보호막(PL2)의 제2 보호부(PL2b)가 제거되어, 제2 보호막(PL2)의 제1 보호부(PL2a)가 노출될 수 있다.
도 3g를 참조하면, 제1 캐비티(CA1)에 의해 노출된 예비 터널 절연막(pTL, 도 3f 참조)의 일부가 제거될 수 있다. 예비 터널 절연막(pTL)의 일부가 제거되어, 예비 터널 절연막(pTL)이 제1 터널 절연막(TL1) 및 제2 터널 절연막(TL2)으로 분리될 수 있다. 예비 터널 절연막(pTL)의 일부가 제거되어, 채널막(CL)의 일부가 노출될 수 있다.
예비 터널 절연막(pTL)의 일부가 제거됨과 동시에 또는 별도의 공정을 통해, 제2 보호막(PL2, 도 3f 참조)의 제1 보호부(PL2a, 도 3f 참조)가 제거될 수 있다. 일 예로, 예비 터널 절연막(pTL)의 일부와 제2 보호막(PL2)의 제1 보호부(PL2a)가 동시에 제거되는 경우, 제1 트렌치(TR1) 및 제1 캐비티(CA1) 내로 투입된 제5 식각 물질에 의해 예비 터널 절연막(pTL)의 일부와 제2 보호막(PL2)의 제1 보호부(PL2a)가 동시에 제거될 수 있다. 상기 제5 식각 물질은 예비 터널 절연막(pTL)과 제2 보호막(PL2)의 제1 보호부(PL2a)를 식각할 수 있는 물질일 수 있다. 제2 보호막(PL2)의 제1 보호부(PL2a)가 제거되어, 제3 버퍼 패턴들(BP3), 희생막들(FL) 및 제3 소스막(SL3)이 노출될 수 있다.
도 3h를 참조하면, 제1 캐비티(CA1) 및 제1 트렌치(TR1) 내에 예비 소스막(pSL)을 형성할 수 있다. 예비 소스막(pSL)은 제3 버퍼 패턴들(BP3), 희생막들(FL), 제3 소스막(SL3), 제1 소스막(SL1)을 덮을 수 있다. 예비 소스막(pSL)은 채널 구조체(CS)의 채널막(CL)에 접할 수 있다.
도 3i를 참조하면, 예비 소스막(pSL, 도 3h 참조)의 일부를 제거할 수 있다. 예비 소스막(pSL)의 제3 버퍼 패턴들(BP3), 희생막들(FL) 및 제3 소스막(SL3)을 덮는 부분이 제거될 수 있다. 일부가 제거된 예비 소스막(pSL)이 제2 소스막(SL2)으로 정의될 수 있다. 예비 소스막(pSL)의 일부와 함께, 제3 소스막(SL3)의 일부가 제거될 수 있다.
예비 소스막(pSL)의 일부가 제거됨에 따라, 제1 트렌치(TR1)가 개방될 수 있고, 희생막(FL)들 및 제3 버퍼 패턴들(BP3)이 다시 노출될 수 있다. 예비 소스막(pSL)의 일부가 제거됨에 따라, 소스 구조체(SOS) 내에 제2 캐비티(CA2)가 형성될 수 있다.
도 3j를 참조하면, 제3 버퍼 패턴들(BP3) 및 희생막들(FL)을 제거할 수 있다. 제3 버퍼 패턴들(BP3) 및 희생막들(FL)은 동시에 제거될 수 있다. 제1 트렌치(TR1) 내로 투입된 제6 식각 물질에 의해 제3 버퍼 패턴들(BP3) 및 희생막들(FL)이 제거될 수 있다.
도 3k를 참조하면, 희생막들(FL)이 제거된 빈 공간들에 도전 패턴들(CP)을 형성할 수 있다. 이어서, 제1 트렌치(TR1) 및 제2 캐비티(CA2) 내에 스페이서들(SP)을 형성할 수 있다. 이어서, 스페이서들(SP) 사이로 소스 컨택을 형성할 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 소스 희생막(SFL)이 제거되는 공정, 예비 블로킹막(pBKL)의 일부가 제거되는 공정, 및 예비 데이터 저장막(pDL)의 일부가 제거되는 공정에서 제2 보호막(PL2)이 적층체(STA)의 희생막(FL), 제3 버퍼 패턴(BP3) 및 제3 소스막(SL3)을 보호할 수 있다. 또한, 예비 터널 절연막(pTL)의 일부가 제거되는 공정에서 제3 버퍼 패턴(BP3)이 적층체(STA)의 절연막(IL)을 보호할 수 있다. 제2 보호막(PL2)은 예비 데이터 저장막(pDL)의 일부가 제거되는 공정 및 예비 터널 절연막(pTL)이 제거되는 공정에서 제거될 수 있다.
이에 따라, 적층체(STA)의 절연막(IL) 및 희생막(FL)의 측벽을 덮는 별도의 막이 없는 상태에서 예비 소스막(pSL)을 형성할 수 있어, 제1 트렌치(TR1)의 폭을 상대적으로 작게 설계할 수 있다. 제1 트렌치(TR1)의 폭이 상대적으로 작게 설계됨에 따라, 반도체 장치의 집적도가 향상될 수 있다.
또한, 적층체(STA)의 절연막(IL) 및 희생막(FL)의 측벽을 덮는 별도의 막이 없는 상태에서 제2 캐비티(CA2)를 형성함에 따라, 제2 캐비티(CA2) 형성에 따른 OVF(Over Verify Fail)이 방지될 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 1a 및 1b를 참조하여 설명한 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 5는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIP), 모바일 디램 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 4를 참조하여 설명한 것과 유사한 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
SOS: 소스 구조체
STA: 적층체
CS: 채널 구조체

Claims (20)

  1. 예비 소스 구조체를 형성하는 단계;
    상기 예비 소스 구조체 상에 제1 물질막 및 제2 물질막을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하는 예비 메모리막을 형성하는 단계;
    상기 적층체를 관통하는 트렌치를 형성하는 단계;
    상기 트렌치에 의해 노출된 상기 제2 물질막의 일부를 표면 처리하여 제1 버퍼 패턴을 형성하는 단계; 및
    상기 제1 버퍼 패턴을 덮는 보호막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 예비 소스 구조체는 상기 트렌치에 의해 노출되는 제1 소스막을 포함하고,
    상기 제1 소스막의 일부를 산화시켜 제2 버퍼 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 보호막은 상기 제2 버퍼 패턴을 덮는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 표면 처리는 산화 공정이고,
    상기 제1 버퍼 패턴은 산화물을 포함하는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 예비 메모리막은 예비 터널 절연막, 상기 예비 터널 절연막을 둘러싸는 예비 데이터 저장막, 및 상기 예비 데이터 저장막을 둘러싸는 예비 블로킹막을 포함하고,
    상기 보호막은 상기 예비 데이터 저장막과 동일한 물질을 포함하는 반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 버퍼 패턴의 측벽과 상기 트렌치의 중심 사이의 거리는 상기 제1 물질막의 측벽과 상기 트렌치의 중심 사이의 거리보다 작은 반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 버퍼 패턴의 상면은 상기 제1 물질막의 하면에 접하는 반도체 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 예비 소스 구조체의 소스 희생막을 제거하여 캐비티를 형성하는 단계; 및
    상기 캐비티 내에 제2 소스막을 형성하여 소스 구조체를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 예비 소스 구조체를 형성하는 단계;
    상기 예비 소스 구조체 상에 제1 물질막들 및 제2 물질막들 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하는 예비 메모리막을 형성하는 단계;
    상기 적층체를 관통하는 트렌치를 형성하는 단계;
    상기 제1 물질막들과 중첩되는 버퍼 패턴들을 형성하는 단계; 및
    상기 버퍼 패턴들을 덮는 보호막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 보호막은 상기 버퍼 패턴들 사이의 개재부를 포함하는 반도체 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 개재부는 상기 버퍼 패턴들 중 하나의 상면 및 상기 버퍼 패턴들 중 다른 하나의 하면에 접하는 반도체 장치의 제조 방법.
  12. 제9 항에 있어서,
    상기 보호막은 그의 내측벽이 함몰되어 형성된 리세스를 포함하는 반도체 장치의 제조 방법.
  13. 제9 항에 있어서,
    상기 예비 메모리막은 예비 터널 절연막, 상기 예비 터널 절연막을 둘러싸는 예비 데이터 저장막, 및 상기 예비 데이터 저장막을 둘러싸는 예비 블로킹막을 포함하고,
    상기 예비 소스 구조체의 일부를 제거하여 상기 예비 블로킹막을 노출시키는 단계;
    상기 예비 블로킹막의 일부를 제거하는 단계; 및
    상기 예비 데이터 저장막의 일부와 상기 보호막을 동시에 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 예비 터널 절연막의 일부 및 상기 버퍼 패턴들을 동시에 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  15. 제9 항에 있어서,
    상기 버퍼 패턴들 및 상기 제1 물질막들을 동시에 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  16. 제9 항에 있어서,
    상기 보호막을 제거하여 상기 버퍼 패턴들을 노출시키는 단계;
    상기 버퍼 패턴들을 제거하여 상기 제2 물질막들을 노출시키는 단계; 및
    상기 제2 물질막들을 도전 패턴들로 대체하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  17. 소스 희생막을 형성하는 단계;
    제1 물질막들 및 제2 물질막들이 교대로 적층된 적층체를 형성하는 단계;
    상기 적층체를 관통하는 채널 구조체를 형성하는 단계;
    상기 적층체를 관통하는 트렌치를 형성하는 단계;
    상기 트렌치에 의해 노출된 상기 제1 물질막들의 측벽들을 표면 처리하여 버퍼 패턴들을 형성하는 단계;
    상기 트렌치 내에 상기 버퍼 패턴들을 덮는 보호막을 형성하는 단계;
    상기 소스 희생막을 선택적으로 제거하여 캐비티를 형성하는 단계; 및
    상기 캐비티 내에 상기 채널 구조체와 연결되는 소스막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 보호막은 상기 버퍼 패턴들을 덮는 제1 보호부 및 상기 제1 보호부를 덮는 제2 보호부를 포함하고,
    상기 제1 및 제2 보호부들은 서로 다른 물질을 포함하는 반도체 장치의 제조 방법.
  19. 제18 항에 있어서,
    예비 터널 절연막, 예비 데이터 저장막 및 예비 블로킹막을 포함하는 예비 메모리막을 형성하는 단계; 및
    상기 예비 데이터 저장막의 일부와 상기 제2 보호부를 동시에 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  20. 제18 항에 있어서,
    예비 터널 절연막, 예비 데이터 저장막 및 예비 블로킹막을 포함하는 예비 메모리막을 형성하는 단계; 및
    상기 예비 터널 절연막의 일부와 상기 제1 보호부를 동시에 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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