KR20190140773A - 반도체 장치 및 반도체 장치의 제조방법 - Google Patents

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KR20190140773A
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이운경
조윤정
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Abstract

예시적인 실시예들에 따른 반도체 장치의 제조방법은, 기판 상에 몰드 절연층들 및 예비 희생층들을 교대로 적층하여 예비 적층 구조물을 형성하는 단계, 상기 예비 적층 구조물을 관통하는 채널 홀들을 형성하는 단계, 및 상기 채널 홀들을 통해 상기 예비 희생층들을 희생층들로 변환하는 단계를 포함하고, 상기 희생층들은 상기 예비 희생층들보다 큰 두께를 가진다.

Description

반도체 장치 및 반도체 장치의 제조방법{SEMICONDUCTOR DEVICES AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제조방법에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 제조 비용이 절감되고, 고층화 및 고집적화에 유리한 반도체 장치의 제조방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치의 제조방법은, 기판 상에 몰드 절연층들 및 예비 희생층들을 교대로 적층하여 예비 적층 구조물을 형성하는 단계, 상기 예비 적층 구조물을 관통하는 채널 홀들을 형성하는 단계, 및 상기 채널 홀들을 통해 상기 예비 희생층들을 희생층들로 변환하는 단계를 포함하고, 상기 희생층들은 상기 예비 희생층들보다 큰 두께를 가진다.
예시적인 실시예들에 따른 반도체 장치의 제조방법은, 기판 상에 제1 물질층들 및 제2 물질층들을 교대로 적층하는 단계, 상기 제1 물질층들 및 상기 제2 물질층들을 관통하는 채널 홀들을 형성하는 단계, 상기 채널 홀들을 통해 상기 제1 물질층들 또는 제2 물질층들 중 적어도 어느 하나를 제3 물질층들로 변환시키는 단계를 포함하고, 상기 제3 물질층들은 상기 제1 물질층들 또는 상기 제2 물질층들 중 어느 하나보다 큰 두께를 가진다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 교대로 배치된 몰드 절연층들 및 게이트 전극들을 포함하는 게이트 구조물, 및 상기 게이트 구조물을 관통하며 상기 기판과 접촉하는 채널 구조체들을 포함하고, 상기 채널 구조체들에 접한 상기 몰드 절연층들의 측면은 상기 게이트 전극들의 측면보다 돌출된다.
본 발명의 예시적인 실시예에 따르면, 절감된 제조 비용으로 고층화 및 고집적화된 반도체 장치를 제조할 수 있다.
본 발명의 예시적인 실시예에 따르면, 채널 홀들의 종횡비를 낮춤으로써 채널 홀들을 식각하는 공정에서 유발되는 다양한 불량들을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2 및 도 3은 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 4는 도 3의 'A' 영역 및 'B' 영역을 확대하여 도시하는 확대도이다.
도 5는 예시적인 실시예에 따른 반도체 장치의 단면도로서, 도 3의 'A' 영역 및 'B' 영역에 대응되는 영역을 도시한다.
도 6 내지 도 17은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 18 내지 도 21은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 22는 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 23 내지 도 26은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 예시적인 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 1을 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결될 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0, BL1, BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 상기 메모리 셀 어레이는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 2 및 도 3은 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 3은 도 2의 I-I'의 절단선을 따른 단면을 도시하며, 도 4는 도 3의 'A' 영역 및 'B' 영역을 확대하여 도시한다.
먼저 도 2 및 도 3을 참조하면, 반도체 장치(10)는, 기판(101), 기판(101) 상에 배치되며 게이트 전극들(131)을 포함하는 게이트 구조물들(GS), 기판(101)의 상면에 수직한 방향으로 연장되며 게이트 구조물들(GS)을 관통하고 채널(140)을 포함하는 채널 구조체들(CHS), 및 기판(101) 상에서 게이트 구조물들(GS)과 교대로 배치되는 분리 영역들(SL)을 포함할 수 있다.
게이트 구조물(GS)은 교대로 적층된 몰드 절연층들(114) 및 게이트 전극들(131)을 포함할 수 있다. 게이트 전극들(131)의 개수 및 이에 따른 몰드 절연층들(114)의 개수는 실시예들에서 다양하게 변경될 수 있다.
각각의 채널 구조체들(CHS)은 채널층(165), 채널층(165)과 게이트 전극들(131)의 사이에 배치되는 게이트 유전층(163), 채널 구조체들(CHS)의 상단의 채널 패드들(169), 및 채널층(165)의 내부를 채우는 채널 절연층(167)을 포함할 수 있다.
분리 영역들(SL)은 소스 도전층(180) 및 소스 절연층(182)을 포함할 수 있다. 도 2에 도시된 것과 같이, 게이트 전극들(131)을 포함하는 게이트 구조물들(GS)은 Y 방향으로 연장되는 분리 영역들(SL)에 의하여 X 방향에서 서로 이격되어 배치될 수 있다.
반도체 장치(10)에서, 각각의 채널 구조체들(CHS)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링들이 X 방향과 Y 방향으로 열과 행을 이루며 배열될 수 있다.
복수의 게이트 전극들(131)은 채널 구조체들(CHS) 각각의 측면을 따라 기판(101)의 상면에 수직한 방향(Z 방향)에서 이격되고, Y 방향으로 연장되도록 배치될 수 있다. 게이트 전극들(131) 각각은 도 1의 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC) 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극을 이룰 수 있다. 게이트 전극들(131)은 워드 라인들(WL0-WLn), 스트링 선택 라인(SSL1, SSL2) 및 접지 선택 라인(GSL)을 이루며 연장될 수 있고, 워드 라인들(WL0-WLn)은 X 방향 및 Y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들(S)에서 공통으로 연결될 수 있다. 스트링 선택 라인(SSL1, SSL2)을 이루는 게이트 전극들(130)은 절연층(185)에 의해 X 방향에서 분리될 수 있다.
기판(101)은 X 방향과 Y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI 산화물 반도체를 포함할 수 있다. 예를 들어, 족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 기판(101)은 단결정 실리콘 또는 다결정 실리콘으로 이루어질 수 있다. 기판(101)은 n형 또는 p형 불순물을 포함할 수 있다.
게이트 전극들(131)은 제1 도전층(133) 및 제2 도전층(135)을 포함할 수 있다. 제1 도전층(133)은 제2 도전층(135)과 몰드 절연층(114) 사이 및 제2 도전층(135)과 게이트 유전층(163) 사이에 배치될 수 있다.
제1 도전층(133)은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 제2 도전층(135)은 금속 실리사이드 물질, 또는 금속 물질을 포함할 수 있다. 상기 금속 물질은 예를 들어, 텅스텐(W)을 포함할 수 있다.
몰드 절연층들(114)은 게이트 전극들(131)의 사이에 배치될 수 있다. 몰드 절연층들(114)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향(Z 방향)에서 서로 이격되고 Y 방향으로 연장되도록 배치될 수 있다. 몰드 절연층들(114)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
도 4의 'A' 영역은 는 게이트 구조물(GS)의 상부 영역의 일부를 도시한 것이고, 도 4의 'B' 영역은 는 게이트 구조물(GS)의 하부 영역의 일부를 도시한 것이다.
도 4를 참조하면, 채널 구조체들(CHS)과 접하는 몰드 절연층들(114)의 측면은 채널층(165)을 향해 게이트 전극들(131)의 측면보다 돌출될 수 있다. 게이트 전극들(131)의 측면은 채널층(165)으로부터 멀어지는 방향으로 몰드 절연층들(114)의 측면으로부터 이격될 수 있다.
게이트 구조물(GS)의 상부에서 하부로 갈수록, 기판(101)에 가까워질수록, 몰드 절연층들(114)의 돌출된 길이가 점점 작아질 수 있다. 게이트 구조물(GS)의 상부에서 하부로 갈수록, 기판(101)에 가까워질수록, 게이트 전극들(131)의 이격 거리가 점점 작아질 수 있다. 도 4에서 제1 돌출 길이(R1) > 제2 돌출 길이(R2) > 제3 돌출 길이(R3) > 제4 돌출 길이(R4)의 관계를 가진다.
도 5는 예시적인 실시예에 따른 반도체 장치의 단면도로서, 도 4와 마찬가지로, 도 5의 'A' 영역은 게이트 구조물(GS)의 상부 영역의 일부를 도시한 것이고, 도 5의 'B' 영역은 게이트 구조물(GS)의 하부 영역의 일부를 도시한 것이다.
도 5는 도 4와 유사하지만, 게이트 전극들(131) 및 몰드 절연층들(114)의 형상이 다르다. 도 5에서 게이트 전극들(131)의 두께는 채널 구조체들(CHS)에 까워질수록 증가한다. 몰드 절연층들(114)의 두께는 채널 구조체들(CHS)에 가까워질수록 감소한다.
다시 도 2 내지 도 3을 참조하면, 채널 구조체들(CHS)은 게이트 구조물들(GS)을 관통하며, 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조체들(CHS)은 격자 형태로 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조체들(CHS)은 기판(101)의 상면에 수직한 방향(Z 방향)으로 연장될 수 있다.
채널 구조체들(CHS)은 기판(101)에 수직한 측면을 갖거나, 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널 구조체들(CHS) 내에서 채널층(165)은 내부의 채널 절연층(167)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(167)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(165)은 기판(101) 상의 에피택셜층(151)에 접촉할 수 있고, 에피택셜층(151)을 통해 기판(101)에 연결될 수 있다. 예시적인 실시예들에서, 채널층(165)은 기판(101) 상의 에피택셜층(151)을 통해 기판(101)과 연결되지 않고, 기판(101)과 직접 연결될 수도 있다. 채널층(165)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물들을 포함하는 물질일 수 있다. 채널 구조체들(CHS)에서 채널층(165)의 상단에는 채널 패드(169)가 배치될 수 있다. 채널 패드(169)는 채널 절연층(167)의 상면을 덮고 채널층(165)과 전기적으로 연결될 수 있다. 채널 패드들(169)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
채널 구조체들(CHS)은 채널 패드(169)와 연결되는 콘택 플러그에 의해 비트 라인들(BL0-BL2)(도 1 참고)에 연결될 수 있다. 또한, 채널 구조체들(CHS) 중 절연층(185)과 중첩되는 위치에 배치된 일부는 비트 라인(BL0-BL2)과 전기적으로 연결되지 않는 더미 채널 구조체일 수 있다.
게이트 유전층(163)은 게이트 전극들(131)과 채널층(165)의 사이에 배치될 수 있다. 게이트 유전층(163)은 채널층(165)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예시적인 실시예들에서, 상기 전하 저장층이 전하 트랩층인 경우, 상기 전하 저장층은 실리콘 질화물로 이루어질 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 상기 블록킹층 중 적어도 일부는 게이트 전극들(131)을 따라 수평 방향으로 연장될 수 있으나, 이에 한정되지는 않는다.
에피택셜층들(151)과 최하부의 게이트 전극(131) 사이에 절연층들(155)이 배치될 수 있다.
분리 영역들(SL)은 채널 구조체들(CHS)의 사이에서 게이트 구조물(GS)을 관통하여 기판(101)과 연결될 수 있으며, 소스 절연층(182)에 의해 게이트 전극들(131)과 이격되며 전기적으로 절연될 수 있다. 따라서, 게이트 전극들(131)은 소스 도전층(180)을 사이에 두고 X 방향에서 소정 간격으로 서로 분리될 수 있다. 소스 도전층(180)은 Y 방향으로 연장되는 라인 형상으로 배치될 수 있으며, 도 1을 참조하여 상술한 공통 소스 라인(CSL)에 해당할 수 있다. 소스 도전층(180)은, X 방향으로 소정 간격으로 배치될 수 있다. 소스 도전층(180)은 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있다. 예시적인 실시예들에서, 소스 도전층(180)은 기판(101)의 상면에 수직한 측면을 가질 수도 있다. 예시적인 실시예들에서, 소스 도전층(180)과 접하는 기판(101)에는 불순물 영역이 배치될 수 있다.
도 6 내지 도 17은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 도 6 내지 도 17을 참조하여, 도 2의 반도체 장치(10)를 제조하는 방법을 설명한다.
도 6을 참조하면, 기판(101) 상에 몰드 절연층들(114) 및 예비 희생층들(121a)이 교대로 적층된 예비 적층 구조물(MSa)을 형성할 수 있다. 예비 적층 구조물(MSa)의 최상부에는 몰드 절연층(114)이 배치될 수 있다.
예비 희생층들(121a)은 후속 공정을 통해 희생층들(121)로 변환될 수 있다. 예비 희생층들(121a)은 몰드 절연층들(114)과 다른 물질로 형성될 수 있다.
예를 들어, 몰드 절연층(114)은 실리콘 질화물 또는 실리콘 산화물로 이루어질 수 있다. 예비 희생층들(121a)은 다결정 실리콘, 다결정 게르마늄 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예에서, 예비 희생층들(121a)은 폴리머로 이루어질 수 있다. 상기 폴리머는 폴리디메틸실록산(polydimethylsiloxane, PDMS)로 이루어질 수 있다. 예시적인 실시예에서, 예비 희생층들(121a)은 라멜라 구조를 가지는 물질로 이루어질 수 있다. 구체적으로, 예비 희생층들(121a)은 예를 들어, 흑연(graphite)을 주성분으로 하는 물질로 이루어질 수 있다. 예비 희생층들(121a)은 예를 들어, 층상 규산염(phyllosilicate) 물질로 이루어질 수 있다.
몰드 절연층들(114) 및 예비 희생층들(121a)은 원자층 증착(Atomic Layer Deposition, ALD), 화학 기상 증착(Chemical Vapor Deposition, CVD) 또는 스핀 코팅(Spin Coating) 공정 등을 사용하여 형성될 수 있다.
몰드 절연층들(114) 및 예비 희생층들(121a)의 두께 및 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
예비 희생층들(121a)의 두께는 후속 공정을 통해 형성하고자 하는 희생층들(121)의 두께보다 작다. 따라서, 예비 적층 구조물(MSa)의 두께(TH1)는 최종적으로 얻고자 하는 적층 구조물(MS)의 두께(도 8의 TH2)보다 작다.
도 7을 참조하면, 예비 적층 구조물(MSa)을 관통하는 채널 홀들(CHH)을 형성할 수 있다.
채널 홀들(CHH)은 포토리소그래피 공정에 의해 마스크층을 형성한 후, 예비 적층 구조물(MSa)을 이방성 식각하여 형성할 수 있다. 채널 홀들(CHH)은 홀 형태로 형성될 수 있다. 채널 홀들(CHH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예시적인 실시예에서, 채널 홀들(CHH)을 형성하는 이방성 식각 공정에 의해 기판(101)의 상면에 리세스들이 형성될 수도 있다.
예비 적층 구조물(MSa)의 제1 두께(TH1)는 최종적으로 원하는 적층 구조물(MS)의 제2 두께(도 8의 TH2)보다 작기 때문에, 채널 홀들(CHH)의 종횡비가 낮아진다. 따라서, 채널 홀들(CHH)을 형성하는 이방성 식각 공정이 종래에 비해 용이할 수 있다. 여기서, '종래'라 함은 최종적으로 원하는 타겟 두께를 가지는 적층 구조물을 이방성 식각하는 경우를 말한다.
도 8을 참조하면, 몰드 절연층들(114)과 희생층들(121)이 교대로 적층된 적층 구조물(MS)을 형성할 수 있다.
채널 홀들(CHH)을 통한 부피 팽창 공정에 의해 예비 희생층들(121a)은 희생층들(121)로 변환될 수 있다. 예비 희생층들(121a)이 예를 들어, 다결정 실리콘으로 이루어진 경우, 상기 부피 팽창 공정은 습식 또는 건식 산화 공정일 수 있다. 채널 홀들(CHH) 내로 산소 공급원을 주입시킴으로써, 상기 다결정 실리콘들을 산화시킬 수 있다. 상기 산소 공급원은 수증기, 산소 가스, 산소 라디칼 또는 이들의 조합을 포함할 수 있다.
예비 희생층들(121a)이 예를 들어, 폴리디메틸실록산(PDMS)으로 이루어진 경우, 상기 부피 팽창 공정은 채널 홀들(CHH)을 통해 주입된 1-브로모도데케인(1-bromododecane)과 폴리디메틸실록산(PDMS)과 반응시키는 공정일 수 있다.
예비 희생층들(121a)이 라멜라 구조를 가지는 물질로 이루어진 경우, 상기 부피 팽창 공정은 층간 화합물을 형성하는 공정일 수 있다.
상기 부피 팽창 공정에 의해 적층 구조물(MS)의 두께(TH2)는 예비 적층 구조물(MSa)의 두께(도 6의 TH1)보다 커지고, 최종적으로 원하는 두께로 형성된다.
도 9 및 도 10을 참조하면, 상기 부피 팽창 공정에 의해 형성된 희생층들(121)은 몰드 절연층들(114)의 측면보다 돌출될 수 있다. 상기 부피 팽창 공정에 의해 예비 희생층들(121a)이 수직 팽창뿐만 아니라 수평 팽창도 할 수 있기 때문이다.
도 10을 참조하면, 희생층들(121)은 채널 홀들(CHH)에 가까워질수록 두께가 증가할 수 있다. 희생층들(121)은 채널 홀들(CHH)에서 멀어질수록 두께가 감소할 수 있다. 몰드 절연층들(114)은 채널 홀들(CHH)에 가까워질수록 두께가 감소할 수 있다. 몰드 절연층들(114)은 채널 홀들(CHH)에서 멀어질수록 두께가 증가할 수 있다.
도 11을 참조하면, 돌출된 희생층들(121)의 일부가 제거될 수 있다. 습식 식각 또는 건식 식각 공정에 의해 채널 홀들(CHH) 내로 돌출된 희생층들(121)의 일부가 제거될 수 있다. 본 단계에서 몰드 절연층들(114)의 측면은 채널 홀들(CHH)을 향해 희생층들(121)의 측면보다 돌출될 수 있다.
도 12 및 도 13에서 'A' 영역은 게이트 구조물(GS)의 상부 영역의 일부를 도시한 것이고, 'B' 영역은 게이트 구조물(GS)의 하부 영역의 일부를 도시한 것이다.
도 12 및 도 13을 참조하면, 게이트 구조물(GS)의 상부에서 하부로 갈수록, 기판(101)에 가까워질수록, 몰드 절연층들(114)의 돌출된 길이가 점점 작아질 수 있다. 게이트 구조물(GS)의 상부에서 하부로 갈수록, 기판(101)에 가까워질수록, 게이트 전극들(131)의 이격 거리가 점점 작아질 수 있다. 도 12 및 도 13에서 제1 돌출 길이(R1) > 제2 돌출 길이(R2) > 제3 돌출 길이(R3) > 제4 돌출 길이(R4)의 관계를 가진다.
도 14를 참조하면, 채널 홀들(CHH1) 내에 에피택셜층(151), 게이트 유전층(163), 채널층(165), 채널 절연층(167) 및 채널 패드(169)를 형성하여, 채널 구조체들(CHS)을 형성할 수 있다.
에피택셜층(151)은 채널 홀들(CHH)에 의해 노출된 기판(101)을 시드(seed)로 이용한 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 사용하여 형성될 수 있다. 게이트 유전층(163)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(163)은 전부 또는 일부가 형성될 수 있으며, 채널 홀들(CHH)을 따라 기판(101)에 수직하게 연장되는 영역이 본 단계에서 형성될 수 있다. 채널층(165)은 채널 홀들(CHH) 내에서 게이트 유전층(163) 상에 형성될 수 있다. 채널층(165)의 하단은 게이트 유전층(163)을 관통하여 에피택셜층(151)에 접촉할 수 있다. 일 실시예에서, 에피택셜층(151)이 형성되지 않고, 채널층(165)이 기판(101)에 직접 접촉할 수 있다. 채널 절연층(167)은 채널 홀들(CHH)의 나머지 공간을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(167)이 아닌 도전성 물질로 채널층(165) 사이의 공간을 매립할 수도 있다. 채널 패드(169)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다. 채널 패드(169)는 채널층(165)의 상단에 접촉할 수 있다.
도 15를 참조하면, 적층 구조물(MS)을 관통하는 개구부들(OP)을 형성할 수 있다.
개구부들(OP)의 형성 전에, 최상부의 몰드 절연층(114) 및 채널 패드들(169)을 덮는 절연층(125)을 형성하여, 후속 공정에 의한 채널 구조체들(CHS)의 손상을 방지할 수 있다. 개구부들(OP)은 포토리소그래피 공정을 이용하여 마스크 패턴층을 형성하고, 절연층(125), 희생층들(121), 및 몰드 절연층들(114)을 이방성 식각함으로써 형성될 수 있다. 개구부들(OP)은 X 방향으로 소정의 간격으로 반복적으로 배치되고, 적층 구조물(MS)을 관통하여 기판(101)을 노출시키도록 형성할 수 있다. 개구부(OP)는 트렌치 형태로 Y 방향으로 연장되고, 적층 구조물(MS)은 개구부들(OP)에 의해 복수 개로 분할될 수 있다. 개구부들(OP)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다.
도 16을 참조하면, 개구부들(OP)을 통해 희생층들(121)을 제거할 수 있다.
희생층들(121)은 예를 들어, 습식 식각을 이용하여, 몰드 절연층들(114)에 대하여 선택적으로 제거될 수 있다. 그에 따라 몰드 절연층들(114) 사이에 복수의 측면 개구부들(LP)이 형성될 수 있다. 측면 개구부들(LP)을 통해 채널 구조체들(CH)의 측벽들이 일부 노출될 수 있다. 그리고, 측면 개구부들(LP)을 통해 에피택셜층들(151)의 측벽들이 일부 노출될 수 있다. 노출된 에피택셜층들(151)의 측벽들 상에 절연층(155)이 형성될 수 있다. 절연층(155)은 열 산화 공정에 의해 형성될 수 있다.
도 17을 참조하면, 희생층들(121)이 제거된 영역에 게이트 전극들(131)을 형성할 수 있다.
게이트 유전층(145) 중 게이트 전극들(130)을 따라 수평하게 배치되는 영역이 있는 경우, 상기 영역이 본 단계에서 게이트 전극들(130)과 함께 형성될 수 있다. 게이트 전극들(131)은 금속 질화물, 금속, 다결정 실리콘, 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 게이트 전극들(131)을 이루는 물질을 형성한 후, 상기 측면 개구부들(LP) 내에만 게이트 전극들(131)이 배치되도록 개구부들(OP) 내에 형성된 게이트 전극들(131)을 이루는 물질을 추가적인 공정을 통하여 제거할 수 있다. 예시적인 실시예들에서, 개구부들(OP)을 향하여 게이트 전극들(131)보다 몰드 절연층들(114)이 돌출될 수도 있다.
게이트 전극들(131)의 측면들은 실질적으로 하나의 평면 상에 위치할 수 있다. 본 단계에서 게이트 전극들(131)을 형성함으로써, 게이트 구조물들(GS)이 형성될 수 있다.
다시 도 3을 참조하면, 개구부(OP) 내에 소스 절연층(182) 및 소스 도전층(180)을 형성하여 분리 영역(SL)을 형성할 수 있다.
소스 절연층(172)은 절연 물질을 증착한 후, 기판(101)의 상면이 노출되도록 기판(101) 상에서 절연 물질을 제거하여 스페이서 형태로 형성될 수 있다.
다음으로, 도 3을 함께 참조하면, 소스 도전층(170)은 소스 절연층(172) 상에 도전성 물질을 증착하고, 절연층(125)의 상면이 노출되도록 평탄화하여 형성할 수 있다. 분리 영역(SL)에 의해 게이트 전극들(130)은 X 방향에서 소정 간격으로 이격될 수 있다. 상기 도전성 물질은 예를 들어, 텅스텐을 포함할 수 있다.
도 18 내지 도 21은 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 18을 참조하면, 기판(101) 상에 예비 몰드 물질층들(113a) 및 예비 희생층들(121a)이 교대로 적층되고, 최상부에 몰드 절연층(114)이 배치된 제1 예비 적층 구조물(MSb)을 형성할 수 있다.
예비 몰드 물질층들(113a)은 후속 공정을 통해 몰드 물질층(113)으로 변환되고, 다시 몰드 절연층(114)로 치환될 수 있다. 예비 희생층들(121a)은 후속 공정을 통해 희생층들(121)로 변환될 수 있다. 예비 몰드 물질층들(113a)은 예비 희생층들(121a)과 다른 물질로 형성될 수 있다.
예시적인 실시예에서, 예비 몰드 물질층(113a)은 폴리머로 이루어질 수 있다. 상기 폴리머는 폴리디메틸실록산(PDMS)로 이루어질 수 있다. 예비 희생층들(121a)은 예를 들어, 폴리 실리콘으로 이루어질 수 있다.
예비 몰드 물질층들(113a) 및 예비 희생층들(121a)은 원자층 증착(Atomic Layer Deposition, ALD), 화학 기상 증착(Chemical Vapor Deposition, CVD) 또는 스핀 코팅(Spin Coating) 공정 등을 사용하여 형성될 수 있다.
예비 몰드 물질층들(113a) 및 예비 희생층들(121a)의 두께 및 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
예비 몰드 물질층들(113a)의 두께는 후속 공정을 통해 형성하고자 하는 몰드 절연층(114)의 두께보다 작고, 예비 희생층들(121a)의 두께도 후속 공정을 통해 형성하고자 하는 희생층들(121)의 두께보다 작다. 따라서, 예비 적층 구조물(MSb)의 두께(TH0)는 최종적으로 얻고자 하는 적층 구조물(MS)의 두께(도 21의 TH2)보다 작다.
다음으로, 제1 예비 적층 구조물(MSb)을 관통하는 채널 홀들(CHH)을 형성할 수 있다. 채널 홀들(CHH)은 포토리소그래피 공정에 의해 마스크층을 형성한 후, 예비 적층 구조물(MSb)을 이방성 식각하여 형성할 수 있다. 채널 홀들(CHH)은 홀 형태로 형성될 수 있다.
제1 예비 적층 구조물(MSb)의 두께(TH0)는 최종적으로 원하는 적층 구조물(MS)의 두께(도 21의 TH2)보다 작기 때문에, 채널 홀들(CHH)의 종횡비가 낮아진다. 따라서, 채널 홀들(CHH)을 형성하는 이방성 식각 공정이 용이해질 수 있다.
도 19를 참조하면, 교대로 적층된 몰드 물질층들(113)과 예비 희생층들(121a)을 포함하는 제2 예비 적층 구조물(MSb')을 형성할 수 있다.
채널 홀들(CHH)을 통한 부피 팽창 공정에 의해 예비 몰드 물질층(113a)이 몰드 물질층(113)으로 변환될 수 있다.
예비 몰드 물질층(113a)이 예를 들어, 폴리디메틸실록산(PDMS)으로 이루어진 경우, 상기 부피 팽창 공정은 채널 홀들(CHH)을 통해 1-브로모도데케인(1-bromododecane)과 폴리디메틸실록산(PDMS)과 반응시키는 공정일 수 있다. 몰드 물질층(113)은 폴리디메틸실록산(PDMS)과 1-브로모도데케인(1-bromododecane)이 반응하여 형성된 화합물일 수 있다.
상기 부피 팽창 공정에 의해 제2 예비 적층 구조물(MSb)의 두께(TH1)는 제1 예비 적층 구조물(MSb)의 두께(도 18의 TH0)보다 커진다.
도 20을 참조하면, 몰드 물질층(113)은 몰드 절연층(114)으로 치환될 수 있다.
몰드 물질층(113)을 습식 식각 공정에 의해 제거한 후, 몰드 물질층(113)이 제거된 공간을 몰드 절연층(114)으로 채울 수 있다. 몰드 절연층(114)은 ALD 공정에 의해 몰드 절연층(114)을 이루는 물질을 증착한 후, 채널 홀들(CHH) 내에 형성된 몰드 절연층(114)을 이루는 물질을 추가적인 식각 공정을 통하여 제거할 수 있다. 몰드 절연층(114)은 예를 들어, 실리콘 질화물로 이루어질 수 있다.
도 21을 참조하면, 몰드 절연층들(114)과 희생층들(121)이 교대로 적층된 적층 구조물(MS)을 형성할 수 있다.
채널 홀들(CHH)을 통한 부피 팽창 공정에 의해 예비 희생층들(121a)은 희생층들(121)로 변환될 수 있다. 예비 희생층들(121a)이 예를 들어, 다결정 실리콘으로 이루어진 경우, 상기 부피 팽창 공정은 습식 또는 건식 산화 공정일 수 있다. 채널 홀들(CHH) 내로 수증기, 산소 가스, 산소 라디칼 또는 이들의 조합을 주입시킴으로써, 상기 다결정 실리콘들을 산화시킬 수 있다.
상기 부피 팽창 공정에 의해 적층 구조물(MS)의 두께(TH2)는 제2 예비 적층 구조물(MSb')의 두께(도 20의 TH1)보다 커지고, 최종적으로 원하는 두께로 형성된다.
이후, 도 11 내지 도 17 및 도 3을 참조하여 상술한 공정들을 진행하여 반도체 장치(10)를 제조할 수 있다.
도 22는 예시적인 실시예에 따른 반도체 장치(20)의 개략적인 단면도이다.
도 22를 참조하면, 반도체 장치(20)는, 도 3의 실시예에서와 달리, 기판(101) 상에 순차적으로 적층된 제1 및 제2 게이트 구조물들(GS1, GS2)을 포함하며, 제1 및 제2 게이트 구조물들(GS1, GS2) 각각은 교대로 적층된 몰드 절연층들(114) 및 게이트 전극들(131)을 포함할 수 있다. 채널 구조체들(CHS)은 기판(101) 상에 순차적으로 적층된 제1 및 제2 채널 구조체들(CHS1, CHS2)을 포함할 수 있다. 제1 및 제2 채널 구조체들(CHS1, CHS2)은 채널층(165), 채널층(165)과 게이트 전극들(131)의 사이에 배치되는 게이트 유전층(163) 및 채널층(165)의 내부를 채우는 채널 절연층(150)을 포함할 수 있다. 제1 채널 구조체들(CHS1)은 기판(101)에 접하는 에피택셜층(151)을 포함하고, 제2 채널 구조체들(CHS2)은 채널층(165)의 상단에 접촉하는 채널 패드(169)를 포함할 수 있다. 분리 영역들(SL)은 소스 도전층(180) 및 소스 절연층(182)을 포함할 수 있다.
제1 및 제2 채널 구조체들(CHS1, CHS2)에서 채널층(165) 및 게이트 유전층(163)이 서로 연결되도록 배치될 수 있다. 상하로 적층된 제1 및 제2 채널 구조체들(CHS1, CHS2)은 하나의 채널 패드(169)를 가지고, 하나의 에피택셜층(151)을 포함할 수 있다. 채널층(165) 및 게이트 유전층(163)은 제1 채널 구조체(CHS1)와 제2 채널 구조체(CHS2)의 경계에서 단차를 가질 수 있으나, 이에 한정되지는 않는다.
도 4 및 도 5를 참조하여 설명한 내용들은 도 22의 반도체 장치(20)에서도 동일하게 적용될 수 있다.
도 23 내지 도 26은 예시적인 실시예에 따른 반도체 장치(20)의 제조 방법을 설명하기 위한 도면들이다.
도 23을 참조하면, 기판(101) 상에 몰드 절연층들(114) 및 예비 희생층들(121a)이 교대로 적층된 제1 예비 적층 구조물(MS1a)을 형성할 수 있다. 제1 예비 적층 구조물(MS1a)의 최상부에는 몰드 절연층(114)이 배치될 수 있다.
그리고, 제1 예비 적층 구조물(MS1a)을 관통하는 제1 채널 홀들(CHH1)을 형성할 수 있다. 제1 채널 홀들(CHH1)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다.
도 24를 참조하면, 제1 채널 홀들(CHH)을 갭필(gap-fill)층(119)로 채울 수 있다. 갭필층(119)을 이루는 물질을 제1 채널 홀들(CHH)을 채우도록 형성한 후, 평탄화 공정에 의해 몰드 절연층(114)의 상면이 드러나도록 갭필층(119)을 이루는 물질을 제거할 수 있다.
도 25를 참조하면, 제1 예비 적층 구조물(MS1a) 및 갭필층(119) 상에 몰드 절연층들(114) 및 예비 희생층들(121a)이 교대로 적층된 제2 예비 적층 구조물(MS2a)을 형성할 수 있다. 그리고, 제2 예비 적층 구조물(MS2a)을 관통하는 제2 채널 홀들(CHH2)을 형성할 수 있다. 제2 채널 홀들(CHH2)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 제2 채널 홀들(CHH2)에 의해 제1 채널 홀들(CHH1)을 채우고 있는 갭필층(119)이 노출될 수 있다.
도 26을 참조하면, 몰드 절연층들(114)과 희생층들(121)이 교대로 적층된 제1 적층 구조물(MS1) 및 제2 적층 구조물(MS2)을 형성할 수 있다.
제2 채널 홀들(CHH2)에 의해 노출된 갭필층(119)을 제거하여 제1 적층 구조물(MS1) 및 제2 적층 구조물(MS2)을 관통하는 채널 홀들(CHH)을 형성할 수 있다.
채널 홀들(CHH)을 통한 부피 팽창 공정에 의해 예비 희생층들(121a)은 희생층들(121)로 변환될 수 있다.
상기 부피 팽창 공정에 의해 제1 및 제2 적층 구조물들(MS1, MS2)의 두께는 제1 및 제2 예비 적층 구조물들(MS1a, MS2a)의 두께보다 커지고, 최종적으로 원하는 두께로 형성된다.
이후, 도 11 내지 도 17 및 도 3을 참조하여 상술한 공정들을 진행하여 반도체 장치(20)를 제조할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 114: 몰드 절연층
121a: 예비 희생층 121: 희생층
131: 게이트 전극 163: 게이트 유전층
165: 채널층 167: 채널 절연층
169: 채널 패드 180: 소스 도전층
182: 소스 절연층 CHH: 채널 홀
CHS: 채널 구조체 GS: 게이트 구조물
MSa: 예비 적층 구조물 MS: 적층 구조물

Claims (10)

  1. 기판 상에 몰드 절연층들 및 예비 희생층들을 교대로 적층하여 예비 적층 구조물을 형성하는 단계;
    상기 예비 적층 구조물을 관통하는 채널 홀들을 형성하는 단계; 및
    상기 채널 홀들을 통해 상기 예비 희생층들을 희생층들로 변환하는 단계;
    를 포함하고,
    상기 희생층들은 상기 예비 희생층들보다 큰 두께를 가지는 반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 예비 희생층들은 다결정 실리콘으로 이루어지고,
    상기 예비 희생층들을 희생층들로 변환하는 단계는 상기 채널 홀들을 통해 산소 공급원을 주입시켜 상기 예비 희생층들을 산화시키는 단계이고,
    상기 희생층들은 실리콘 산화물로 이루어지는 반도체 장치의 제조방법.
  3. 제1항에 있어서,
    상기 예비 희생층들은 폴리머이고,
    상기 예비 희생층들을 희생층들로 변환하는 단계는, 상기 채널 홀들을 통해 유기 화합물을 주입시켜 상기 유기 화합물과 상기 예비 희생층들을 반응시키는 단계인 반도체 장치의 제조방법.
  4. 제1항에 있어서,
    상기 예비 희생층들은 라멜라 구조를 가지는 물질이고, 상기 희생층들은 층간 화합물인 반도체 장치의 제조방법.
  5. 제1항에 있어서,
    상기 희생층들은 상기 채널 홀들에서 멀어짐에 따라 두께가 얇아지는 반도체 장치의 제조방법.
  6. 제1항에 있어서,
    상기 희생층들은 상기 채널 홀들에서 멀어짐에 따라 조성이 변하는 반도체 장치의 제조방법.
  7. 제1항에 있어서,
    상기 몰드 절연층들의 측면보다 돌출된 상기 희생층들의 일부를 제거하는 단계;
    상기 채널 홀들 내에 게이트 유전층 및 채널층을 포함하는 채널 구조체들을 형성하는 단계; 및
    상기 희생층들을 게이트 전극들로 치환하는 단계;를 더 포함하는 반도체 장치의 제조방법.
  8. 기판 상에 교대로 배치된 몰드 절연층들 및 게이트 전극들을 포함하는 게이트 구조물; 및
    상기 게이트 구조물을 관통하며 상기 기판과 접촉하는 채널 구조체들;을 포함하고,
    상기 채널 구조체들에 접한 상기 몰드 절연층들의 측면은 상기 게이트 전극들의 측면보다 돌출된 반도체 장치.
  9. 제8항에 있어서,
    상기 몰드 절연층들의 측면이 돌출된 길이는 상기 기판에 가까워질수록 감소하는 반도체 장치.
  10. 제8항에 있어서,
    상기 게이트 전극들의 두께는 상기 채널 구조체들에 가까워질수록 증가하는 반도체 장치.
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