CN110600476A - 半导体器件及制造该半导体器件的方法 - Google Patents
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Abstract
一种半导体器件及制造该半导体器件的方法，包括：通过在衬底上交替堆叠模制绝缘层和初步牺牲层来形成初步堆叠结构；形成穿过所述初步堆叠结构的沟道孔；以及通过所述沟道孔将所述初步牺牲层转换成牺牲层，并且所述牺牲层的厚度大于所述初步牺牲层的厚度。
Description
相关申请的交叉引用
本申请要求于2018年6月12日在韩国知识产权局提交的韩国专利申请No.10-2018-0067713的优先权，该韩国专利申请的全部公开内容以引用的方式合并于本申请中。
技术领域
本发明涉及半导体器件及使用初步牺牲层制造该半导体器件的方法。
背景技术
需要尺寸减小并能够执行高容量处理的半导体器件。已经提出了具有垂直晶体管结构代替传统的平面晶体管结构的半导体器件，来作为增加半导体器件的集成度的一种方法。
发明内容
本发明构思的示例性实施例提供了一种制造半导体器件的方法以及一种半导体器件，该方法能够降低制造成本，并且该半导体器件以高集成度具有大量的层。
根据本发明构思的示例性实施例，制造半导体器件的方法包括：通过在衬底上交替堆叠模制绝缘层和初步牺牲层来形成初步堆叠结构；形成穿过所述初步堆叠结构的沟道孔；以及通过所述沟道孔将所述初步牺牲层转换成牺牲层。所述牺牲层的厚度大于所述初步牺牲层的相对厚度。
根据本发明构思的示例性实施例，制造半导体器件的方法包括：在衬底上交替堆叠第一材料层和第二材料层；形成穿过所述第一材料层和所述第二材料层的沟道孔；以及通过所述沟道孔将所述第一材料层转换成第三材料层并且/或者通过所述沟道孔将所述第二材料层转换成第四材料层。所述第三材料层的厚度大于所述第一材料层的厚度，并且所述第二材料层的厚度大于所述第四材料层的厚度。
根据本发明构思的示例性实施例，半导体器件具有：栅极结构，所述栅极结构包括交替设置在衬底上的模制绝缘层和栅电极；以及接触所述衬底同时穿过所述栅极结构的沟道结构。所述模制绝缘层的侧表面接触所述沟道结构，并且相对于所述栅电极的侧表面向着所述沟道结构突出。
附图说明
通过以下结合附图观察的详细描述，将更清楚地理解本发明构思的上述和其他方面，其中：
图1是示出根据本发明构思的示例性实施例的半导体器件的存储单元阵列的等效电路图；
图2是示出根据本发明构思的示例性实施例的半导体器件的俯视图；
图3是示出根据本发明构思的示例性实施例的半导体器件的横截面视图；
图4A和图4B分别图示了根据本发明构思的示例性实施例的图3的区域“A”和区域“B”的放大视图；
图5A和图5B分别是示出根据本发明构思的示例性实施例的图3的区域“A”和区域“B”的放大横截面视图；
图6至图17是示出根据本发明构思的示例性实施例的制造半导体器件的方法的图；
图18至图21是示出根据本发明构思的示例性实施例的制造半导体器件的方法的图；
图22是示出根据本发明构思的示例性实施例的半导体器件的横截面视图；以及
图23至图26是示出根据本发明构思的示例性实施例的制造半导体器件的方法的图。
具体实施方式
下面将参照相应的附图详细描述根据本发明构思的示例性实施例。在附图中，为了清楚起见，元件的尺寸可能被放大，但不一定限于此。应当理解，在所有附图中，相同的附图标记可以指代相同的元件。
图1是根据本发明构思的示例性实施例的半导体器件的存储单元阵列的等效电路图。
参照图1，每个存储单元阵列可以包括多个存储单元串S，每个存储单元串S包括彼此串联连接的存储单元MC。接地选择晶体管GST和串选择晶体管SST1、SST2可以串联连接到存储单元MC的两端。多个存储单元串S可以并联连接到相应的位线BL0至BL2。多个存储单元串S可以连接到公共源极线CSL。例如，多个存储单元串S可以设置在多条位线BL0至BL2与单条公共源极线CSL之间。在本发明构思的示例性实施例中，可以二维地布置多条公共源极线CSL。
彼此串联连接的存储单元MC可以由用于选择存储单元MC的字线WL0至WLn控制。每个存储单元MC可以包括数据存储元件。布置在距公共源极线CSL基本相同距离处的存储单元MC的栅电极可以共同连接到字线WL0至WLn中的一条字线。在本发明构思的示例性实施例中，即使被布置在不同的行和/或列中，被布置在距公共源极线CSL基本相同距离处的存储单元MC的栅电极也可以被独立地控制。
接地选择晶体管GST可以由接地选择线GSL控制，并且可以连接到公共源极线CSL。串选择晶体管SST1、SST2可以分别由串选择线SSL1、SSL2控制，并且可以连接到位线BL0至BL2。图1示出了根据示例性实施例的结构，其中单个接地选择晶体管GST和两个串选择晶体管SST1、SST2连接到串联连接的多个存储单元MC。根据本发明构思的示例性实施例，存储单元MC可以连接到单个串选择晶体管SST1和/或多个接地选择晶体管GST。还可以在字线WL0至WLn中的最上面的字线WLn与串选择线SSL1、SSL2之间，设置一条或更多条虚设线DWL或缓冲线。根据本发明构思的示例性实施例，一条或更多条虚设线DWL也可以设置在最低字线WL0和接地选择线GSL之间。
当分别通过串选择线SSL1、SSL2向串选择晶体管SST1、SST2施加信号时，通过位线BL0、BL1和BL2施加的信号可以被传输到彼此串联连接的存储单元MC。可以执行数据读取操作和数据写入操作。用于擦除写在存储单元MC上的数据的擦除操作也可以通过经由衬底施加预定的擦除电压来执行。根据本发明构思的示例性实施例，存储单元阵列可以包括与位线BL0至BL2电隔离的至少一个虚设存储单元串。
图2和图3是示出根据本发明构思的示例性实施例的半导体器件的俯视图和横截面视图。图3是沿图2的线I-I’截取的横截面视图。参照图2和图3，半导体器件10可以包括衬底101。栅极结构GS设置在衬底101上，并且包括栅电极131。沟道结构CHS穿过栅极结构GS在垂直于衬底101的上表面的方向上延伸。分隔区SL和栅极结构GS交替设置在衬底101上。
栅极结构GS可以包括交替堆叠的模制绝缘层114和栅电极131。栅电极131的数量和模制绝缘层114的数量可以不同地改变。
每个沟道结构CHS包括沟道层165。在沟道层165与栅电极131之间设置栅极介电层163。在沟道结构CHS的上端设置沟道焊盘169，沟道绝缘层167填充沟道层165的内部。
分隔区SL可以包括源极导电层180和覆盖源极导电层180的源极绝缘层182。如图2所示，栅极结构GS可以通过在Y方向上延伸的分隔区SL在X方向上彼此间隔开。
在半导体器件10中，可以沿着每个沟道结构CHS设置单个存储单元串，并且多个存储单元串可以分别在X方向和Y方向上按行和列布置。
多个栅电极131可以沿着每个沟道结构CHS的侧表面在垂直于衬底101的上表面的Z方向上彼此间隔开。多个栅电极131也可以在Y方向上延伸。栅电极131可以提供图1的接地选择晶体管GST、多个存储单元MC和串选择晶体管SST1、SST2的栅电极。栅电极131可以延伸以提供字线WL0至WLn、串选择线SSL1、SSL2以及接地选择线GSL。字线WL0至WLn可以共同连接到在X方向和Y方向上以预定单位布置的相邻的存储单元串S。提供串选择线SSL1、SSL2的栅电极131可以被绝缘层185在X方向上分成两个区域。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，例如第IV族半导体、第III-V族化合物半导体或第II-VI族化合物半导体。例如，第IV族半导体可以包括硅、锗和/或硅锗。衬底101可以被提供为体晶片(bulk wafer)或外延层。衬底101可以由单晶硅或多晶硅形成。衬底101可以包括n型或p型杂质。
栅电极131可以包括第一导电层133和第二导电层135(参见图4A)。第一导电层133可以介于第二导电层135与模制绝缘层114之间以及第二导电层135与栅极介电层163之间。
第一导电层133可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)和/或其组合。第二导电层135可包含金属硅化物材料或金属材料。金属材料可以包括例如钨(W)。
模制绝缘层114可以设置在栅电极131之间。模制绝缘层114可以以类似于栅电极131的方式在垂直于衬底101的上表面的Z方向上彼此间隔开，并且可以在Y方向上延伸。模制绝缘层114可以包括绝缘材料，例如氧化硅和/或氮化硅。
图4A和图4B分别是图3的区域“A”和区域“B”的放大图。
图4A的区域“A”示出了栅极结构GS的上部区域的一部分，图4B的区域“B”示出了栅极结构GS的下部区域的一部分。
参照图4A和图4B，模制绝缘层114的与沟道结构CHS接触的侧表面可以相对于栅电极131的侧表面在水平方向上朝向沟道结构CHS突出。
模制绝缘层114相对于栅电极131的突出长度可以在朝向衬底101的方向上从栅极结构GS的上部到下部减小。栅电极131的侧表面与模制绝缘层114的侧表面之间的水平间隔距离可以在朝向衬底101的方向上从栅结构GS的上部到下部减小。在图4A和图4B中，突出长度的相对尺寸如下：第一突出长度R1＞第二突出长度R2＞第三突出长度R3＞第四突出长度R4。
图5A和图5B分别是示出根据本发明构思的示例性实施例的图3的区域“A”和区域“B”的放大横截面视图。类似于图4A和图4B，图5A的区域“A”示出了栅极结构GS的上部区域的放大部分，而图5B的区域“B”示出了栅极结构GS的下部区域的放大部分。
图5A和图5B类似于图4A和图4B，不同之处在于，根据示例性实施例，栅电极131和模制绝缘层114可以是矩形以外的形状。在图5A和图5B中，栅电极131的厚度在水平方向上朝向沟道结构CHS增加。模制绝缘层114的厚度可以在水平方向上朝向沟道结构CHS减小。
沟道结构CHS可以以彼此间隔开的行和列设置在衬底101上，同时垂直穿过栅极结构GS。沟道结构CHS可以以格子的形式设置，或者可以在一个方向上以Z字形的形式设置。沟道结构CHS可以在垂直于衬底101的上表面的Z方向上延伸。
沟道结构CHS可以具有垂直于衬底101的侧表面，或者可以在朝向衬底101延伸的方向上具有宽度较窄的倾斜侧表面。在沟道结构CHS中，沟道层165可以为围绕在其中形成的沟道绝缘层167的环状。然而，根据本发明构思的示例性实施例，沟道层165可以为没有沟道绝缘层167的柱状，例如圆柱或棱柱。沟道层165可以与衬底101上的外延层151接触，并且可以通过外延层151连接到衬底101。根据本发明构思的示例性实施例，沟道层165可以不通过衬底101上的外延层151连接到衬底101，而是可以直接连接到衬底101。沟道层165可以包含半导体材料，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂材料或者是包含p型或n型杂质的材料。沟道焊盘169可以设置在沟道结构CHS中的沟道层165的上端上。沟道焊盘169可以电连接到沟道层165，同时覆盖沟道绝缘层167的上表面。沟道焊盘169可以包括例如掺杂多晶硅。
沟道结构CHS可以通过连接到沟道焊盘169的接触插塞连接到位线BL0至BL2。此外，设置在与绝缘层185重叠的位置的一部分沟道结构CHS可以是未电连接到位线BL0至BL2的虚设沟道结构。
栅极介电层163可以设置在栅电极131与沟道层165之间。栅极介电层163可以包括从沟道层165顺序堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)和/或其组合。电荷存储层可以是电荷俘获层或浮栅导电层。根据本发明构思的示例性实施例，当电荷存储层是电荷俘获层时，电荷存储层可以包括氮化硅。阻挡层可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料和/或其组合。在本发明构思的示例性实施例中，阻挡层的至少一部分可以沿着栅电极131在水平方向上延伸。
绝缘层155可以设置在外延层151与设置在栅结构GS的最下部的栅电极131之间。
分隔区SL可以穿过栅极结构GS，以连接到衬底101，并设置在沟道结构CHS之间。源极导电层180可以通过源极绝缘层182与栅电极131间隔开并电绝缘。因此，栅电极131可以在X方向上以预定间隔彼此分离，源极导电层180介于其之间。源极导电层180可以以在Y方向上延伸的线的形式设置，并且可以对应于前面参照图1描述的公共源极线CSL。源极导电层180可以在X方向上以预定间隔设置。源极导电层180可以具有在朝向衬底101的方向上减小的宽度。源极导电层180可以具有垂直于衬底101的上表面的侧表面。根据本发明构思的示例性实施例，杂质区域可以与源极导电层180接触地设置在衬底101中。
图6至图17是示出根据本发明构思的示例性实施例的制造半导体器件的方法的图。将描述制造图2的半导体器件10的方法。
参照图6，可以提供初步堆叠结构MSa，其中模制绝缘层114和初步牺牲层121a交替堆叠在衬底101上。可以在初步堆叠结构MSa的离衬底101最远的最上部上设置模制绝缘层114。
可通过后续工艺将初步牺牲层121a转换成牺牲层121。初步牺牲层121a可以由不同于模制绝缘层114的材料形成。
例如，模制绝缘层114可以由氮化硅和/或氧化硅形成。初步牺牲层121a可由多晶硅、多晶锗和/或其组合形成。在本发明构思的示例性实施例中，初步牺牲层121a可以由聚合物形成。聚合物可以由聚二甲基硅氧烷(PDMS)形成。在本发明构思的示例性实施例中，初步牺牲层121a可以由具有层状结构的材料形成。初步牺牲层121a可以由例如主要由石墨构成的材料形成。初步牺牲层121a可以由例如页硅酸盐材料形成。
模制绝缘层114和初步牺牲层121a可以使用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、旋涂工艺等形成。
模制绝缘层114和初步牺牲层121a的厚度和数量可以不同于图中所示的厚度和数量进行各种改变。
初步牺牲层121a的厚度小于通过后续工艺形成的牺牲层121的厚度。因此，初步堆叠结构MSa的厚度TH1小于图8的最终获得的堆叠结构MS的厚度TH2。
参照图7，可以形成穿过初步堆叠结构MSa的沟道孔CHH。
在使用光刻工艺形成掩模层之后，可以通过各向异性蚀刻初步堆叠结构MSa来提供沟道孔CHH。沟道孔CHH可以形成为孔的形式。沟道孔CHH的侧壁可能不垂直于衬底101的上表面。根据本发明构思的示例性实施例，可以使用各向异性蚀刻来形成沟道孔CHH。可以在衬底101的上表面中形成凹部。
初步堆叠结构MSa的第一厚度TH1小于图8的堆叠结构MS的第二厚度TH2。因此，沟道孔CHH的纵横比减小，并且可以更容易地执行用于形成沟道孔CHH的各向异性蚀刻工艺。
参照图8，可以提供堆叠结构MS，其中模制绝缘层114和牺牲层121交替堆叠。
先前图6和图7中的初步牺牲层121a可以使用通过沟道孔CHH的体积膨胀工艺转换成牺牲层121。在示例性实施例中，例如，当初步牺牲层121a由多晶硅形成时，体积膨胀工艺可以包括湿法氧化工艺或干法氧化工艺。当氧源注入沟道孔CHH时，多晶硅可以被氧化。氧源可以包括水蒸气、氧气、氧自由基和/或其组合。
在示例性实施例中，初步牺牲层121a由例如聚二甲基硅氧烷(PDMS)形成。体积膨胀工艺可以包括通过沟道孔CHH注入1-溴代十二烷以与聚二甲基硅氧烷(PDMS)反应。
根据示例性实施例，当初步牺牲层121a由具有层状结构的材料形成时，体积膨胀工艺可以形成层间化合物。
由于体积膨胀工艺，堆叠结构MS的厚度TH2大于图6的初步堆叠结构MSa的厚度TH1。
参照图9和图10，使用体积膨胀工艺形成的牺牲层121的侧表面可以相对于模制绝缘层114的侧表面朝向沟道孔CHH突出。由于体积膨胀工艺，初步牺牲层121a不仅可以垂直膨胀，还可以水平膨胀。
参照图10，在本发明构思的示例性实施例中，牺牲层121可以具有在朝向沟道孔CHH的方向上增加的厚度。牺牲层121可以具有在远离沟道孔CHH的方向上减小的厚度。模制绝缘层114可以具有朝向沟道孔CHH减小的厚度。模制绝缘层114可以具有在远离沟道孔CHH的方向上增加的厚度。
参照图11，可以通过湿法蚀刻或干法蚀刻工艺去除牺牲层121的突出到沟道孔CHH内部的部分。在上述操作中，模制绝缘层114的侧表面可以相对于牺牲层121的侧表面在水平方向上朝向沟道孔CHH突出。
在图12A、图12B、图13A和图13B中，区域“A”示出了栅极结构GS的上部区域的一部分，区域“B”示出了栅极结构GS的下部区域的一部分。
参照图12A、图12B、图13A和图13B，模制绝缘层114的突出长度可以在朝向衬底101的方向上从栅极结构GS的上部到下部减小。绝缘层114的侧表面与牺牲层121的侧表面之间的水平间隔距离可以在朝向衬底101的方向上从栅极结构GS的上部朝向下部减小。在图12A、图12B、图13A和图13B中，满足第一突出长度R1＞第二突出长度R2＞第三突出长度R3＞第四突出长度R4的关系。
参照图14，可以通过在沟道孔CHH中形成外延层151、栅极介电层163、沟道层165、沟道绝缘层167和沟道焊盘169来提供沟道结构CHS。
可以使用选择性外延生长(SEG)工艺形成外延层151，其中由沟道孔CHH暴露的衬底101用作晶种。可以使用原子层沉积(ALD)或化学气相沉积(CVD)工艺形成具有均匀的厚度的栅极介电层163。在上述操作中，栅极介电层163的至少一部分可以沿着沟道孔CHH基本垂直于衬底101延伸。可以在沟道孔CHH中的栅极介电层163上形成沟道层165。沟道层165的下端可以接触外延层151。根据本发明构思的示例性实施例，可以不设置外延层151，因此沟道层165可以直接接触衬底101。沟道绝缘层167可以填充沟道孔CHH的剩余空间，并且可以包括绝缘材料。然而，根据本发明构思的示例性实施例，沟道层165所围绕的空间可以用导电材料而不是沟道绝缘层167填充。沟道焊盘169可以由导电材料形成，例如多晶硅。沟道焊盘169可以与沟道层165的上端接触。
参照图15，可以形成穿过堆叠结构MS的开口OP。
在形成开口OP之前，可以设置绝缘层125以覆盖模制绝缘层114和沟道焊盘两者的最上部，从而防止后续工艺对沟道结构CHS造成的损坏。可以通过在使用光刻工艺形成掩模图案层后各向异性蚀刻绝缘层125、牺牲层121和模制绝缘层114，来提供开口OP。开口OP可以在X方向上以预定间隔重复布置，并且可以设置为穿过堆叠结构MS以暴露衬底101。开口OP以沟槽的形式在Y方向上延伸，并且堆叠结构MS可以被开口OP分成多个堆叠结构。开口OP的侧壁可能不垂直于衬底101的上表面。
参照图16，可以通过开口OP去除牺牲层121的与沟道结构CHS相邻的部分。
可以使用例如湿法蚀刻相对于模制绝缘层114去除牺牲层121。因此，可以在模制绝缘层114之间形成多个侧开口LP。沟道结构CHS的侧壁的一部分可以通过侧开口LP暴露。此外，外延层151的侧壁的一部分可以通过侧开口LP暴露。绝缘层155可以设置在外延层151的侧壁的暴露部分上。绝缘层155可以使用热氧化工艺形成。
参照图17，可以在去除了牺牲层121的区域中设置栅电极131。
栅电极131可以包括金属氮化物、金属、多晶硅和/或金属硅化物中的至少一种。在提供形成栅电极131的材料之后，可以通过附加工艺去除形成在开口OP中的材料，以允许栅电极131设置在侧开口LP中。在本发明构思的示例性实施例中，模制绝缘层114可以相对于栅电极131朝向开口OP水平突出。
栅电极131的侧表面可以设置在基本相同的平面中。在上述操作中，为栅极结构GS提供了栅电极131。
返回参照图3，在开口OP中设置源极绝缘层182和源极导电层180，并且可以形成分隔区SL。
源极绝缘层182可以以间隔物的形式提供。在沉积绝缘材料之后，从衬底101去除绝缘材料以暴露衬底101的上表面。
接下来，可以提供源极导电层180。在源极绝缘层182上沉积导电材料，并进行平坦化，使得源极导电层180的暴露的上表面与绝缘层125的暴露的上表面共面。栅电极131可以通过分隔区SL在X方向上以预定距离彼此间隔开。导电材料可以包括例如钨。
图18至图21是示出根据本发明构思的示例性实施例的制造半导体器件的方法的图。
参照图18，可以形成第一初步堆叠结构MSb，其中初步模制材料层113a和初步牺牲层121a交替堆叠在衬底101上。可以在离衬底101最远的最上部上设置模制绝缘层114。
初步模制材料层113a可以通过后续工艺转换成模制材料层113，然后可以被模制绝缘层114代替。可通过后续工艺将初步牺牲层121a转换成牺牲层121。初步模制材料层113a可以由不同于初步牺牲层121a的材料的材料形成。
在本发明构思的示例性实施例中，初步模制材料层113a可以由聚合物形成。聚合物可以由聚二甲基硅氧烷(PDMS)形成。初步牺牲层121a可以由例如多晶硅形成。
可以使用原子层沉积(ALD)、化学气相沉积(CVD)、旋涂工艺等形成初步模制材料层113a和初步牺牲层121a。
初步模制材料层113a和初步牺牲层121a的厚度和数量可以不同于附图中所示的厚度和数量进行各种改变。
在本发明构思的示例性实施例中，初步模制材料层113a的厚度小于通过后续工艺形成的模制绝缘层114的厚度。类似地，初步牺牲层121a的厚度小于通过后续工艺形成的牺牲层121的厚度。因此，初步堆叠结构MSb的厚度TH0小于图21的堆叠结构MS的厚度TH2。
可以提供穿过第一初步堆叠结构MSb的沟道孔CHH。在使用光刻工艺形成掩模层之后，可以通过各向异性蚀刻初步堆叠结构MSb来提供沟道孔CHH。沟道孔CHH可以形成为孔的形状。
第一初步堆叠结构MSb的厚度TH0小于图21的堆叠结构MS的相对厚度TH2，因此沟道孔CHH的纵横比减小。因此，可以容易地执行用于形成沟道孔CHH的各向异性蚀刻工艺。
参照图19，可以形成第二初步堆叠结构MSb’，其包括交替堆叠的模制材料层113和初步牺牲层121a。
可以使用通过沟道孔CHH的体积膨胀工艺将初步模制材料层113a转换成模制材料层113。
当初步模制材料层113a由例如聚二甲基硅氧烷(PDMS)形成时，体积膨胀工艺可以是将1-溴代十二烷注入沟道孔CHH中以与聚二甲基硅氧烷(PDMS)反应的工艺。模制材料层113可以是通过聚二甲基硅氧烷(PDMS)和1-溴代十二烷彼此反应形成的化合物。
由于体积膨胀工艺，第二初步堆叠结构MSb’的厚度TH1大于图18的第一初步堆叠结构MSb的厚度TH0。
参照图20，可以用模制绝缘层114代替模制材料层113。
使用湿法蚀刻工艺去除模制材料层113。可以用模制绝缘层114填充去除了模制材料层113的空间。在使用例如ALD工艺沉积了形成模制绝缘层114的材料之后，可以通过附加蚀刻工艺去除形成形成在沟道孔CHH中的模制绝缘层114的材料。模制绝缘层114可以由例如氮化硅形成。
参照图21，可以形成模制绝缘层114和牺牲层121交替堆叠的堆叠结构MS。
使用通过沟道孔CHH的体积膨胀工艺将初步牺牲层121a转换成牺牲层121。当初步牺牲层121a由例如多晶硅形成时，体积膨胀工艺可以是湿法氧化工艺或干法氧化工艺。水蒸气、氧气、氧自由基和/或其组合可以被注入沟道孔CHH中，使得多晶硅可以被氧化。
由于体积膨胀工艺，堆叠结构MS的厚度TH2大于图20的第二初步堆叠结构MSb’的厚度TH1。
然后，执行前面参照图11至图17以及图3描述的操作，从而可以制造半导体器件10。
图22是示出根据本发明构思的示例性实施例的半导体器件20的横截面视图。
参照图22，不同于图3所示的布置，半导体器件20包括顺序堆叠在衬底101上的第一栅极结构GS1和第二栅极结构GS2。第一栅极结构GS1和第二栅极结构GS2中的每一个可以包括交替堆叠的模制绝缘层114和栅电极131。沟道结构CHS可以包括顺序堆叠在衬底101上的第一沟道结构CHS1和第二沟道结构CHS2。第一沟道结构CHS1和第二沟道结构CHS2中的每一个可以包括沟道层165、设置在沟道层165与栅电极131之间的栅极介电层163、以及填充沟道层165内部的沟道绝缘层150。第一沟道结构CHS1可以包括与衬底101接触的外延层151，第二沟道结构CHS2可以包括与沟道层165的上端接触的沟道焊盘169。分隔区SL可以包括源极导电层180和源极绝缘层182。
在第一沟道结构CHS1和第二沟道结构CHS2中，沟道层165和栅极介电层163可以被设置为彼此连接。垂直堆叠的第一沟道结构CHS1和第二沟道结构CHS2可以具有单个沟道焊盘169，并且可以包括单个外延层151。沟道层165和栅极介电层163可以在第一沟道结构CHS1与第二沟道结构CHS2之间的边界处具有台阶部分，但不限于此。
参照根据图4A、图4B、图5A和图5B的示例性实施例，其描述和相关元件也可以类似地应用于图22的半导体器件20。
图23至图26示出了根据本发明构思的示例性实施例的制造半导体器件20的方法。
参照图23，形成第一初步堆叠结构MS1a，其中模制绝缘层114和初步牺牲层121a交替堆叠在衬底101上。可以在第一初步堆叠结构MS1a的离衬底101最远的最上部上设置模制绝缘层114。
此外，可以提供穿过第一初步堆叠结构MS1a的第一沟道孔CHH1。第一沟道孔CHH1的侧壁可能不垂直于衬底101的上表面。
参照图24，第一沟道孔CHH1可以用间隙填充层119填充。在形成间隙填充层119以填充第一沟道孔CHH1之后，可以使用平坦化工艺去除形成间隙填充层119的材料以暴露模制绝缘层114的上表面。
参照图25，可以形成第二初步堆叠结构MS2a。第二初步堆叠结构MS2a可以包括交替堆叠在第一初步堆叠结构MS1a和间隙填充层119上的模制绝缘层114和初步牺牲层121a。也可以形成穿过第二初步堆叠结构MS2a的第二沟道孔CHH2。第二沟道孔CHH2的侧壁可能不垂直于衬底101的上表面。填充第一沟道孔CHH1的间隙填充层119可以被第二沟道孔CHH2暴露。
参照图26，可以提供第一堆叠结构MS1和第二堆叠结构MS2，其中这两者都包括交替堆叠的模制绝缘层114和牺牲层121。
去除被第二沟道孔CHH2暴露的间隙填充层119，以形成穿过第一堆叠结构MS1和第二堆叠结构MS2的沟道孔CHH。
可以使用通过沟道孔CHH引入的体积膨胀工艺将初步牺牲层121a转换成牺牲层121。
由于体积膨胀工艺，第一堆叠结构MS1和第二堆叠结构MS2的厚度可以分别大于第一初步堆叠结构MS1a和第二初步堆叠结构MS2a的相对厚度。
虽然本发明构思的示例性实施例已经在附图中示出并在上文中描述，但是对于本领域技术人员来说显而易见的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行各种修改和变化。
Claims (20)
1.一种制造半导体器件的方法，包括：
通过在衬底上交替堆叠模制绝缘层和初步牺牲层来形成初步堆叠结构；
形成穿过所述初步堆叠结构的沟道孔；以及
使用所述沟道孔将所述初步牺牲层转换成牺牲层，
其中，每个所述牺牲层的厚度大于每个所述初步牺牲层的厚度。
2.根据权利要求1所述的制造半导体器件的方法，其中，所述初步牺牲层由多晶硅形成，
其中，将所述初步牺牲层转换成牺牲层包括通过经由所述沟道孔注入氧源来氧化所述初步牺牲层，并且
其中，所述牺牲层由氧化硅形成。
3.根据权利要求1所述的制造半导体器件的方法，其中，所述初步牺牲层包括聚合物，并且
其中，将所述初步牺牲层转换成牺牲层包括：通过经由所述沟道孔注入有机化合物，使所述有机化合物与所述初步牺牲层反应。
4.根据权利要求1所述的制造半导体器件的方法，其中，所述初步牺牲层包括具有层状结构的材料，并且其中，所述牺牲层包括层间化合物。
5.根据权利要求1所述的制造半导体器件的方法，其中，每个所述牺牲层的厚度在远离所述沟道孔的方向上减小。
6.根据权利要求1所述的制造半导体器件的方法，其中，每个所述模制绝缘层的厚度在远离所述沟道孔的方向上增加。
7.根据权利要求1所述的制造半导体器件的方法，还包括：
去除所述牺牲层的相对于所述模制绝缘层的侧表面朝向所述沟道孔突出的部分；
在所述沟道孔中形成包括栅极介电层和沟道层的沟道结构；以及
用栅电极代替所述牺牲层。
8.根据权利要求1所述的制造半导体器件的方法，其中，所述的形成初步堆叠结构包括：
在所述衬底上形成包括模制绝缘层和初步牺牲层的第一初步堆叠结构；
形成穿过所述第一初步堆叠结构的第一初步沟道孔；
形成填充所述第一初步沟道孔的间隙填充层；以及
在所述第一初步堆叠结构上形成包括模制绝缘层和初步牺牲层的第二初步堆叠结构。
9.根据权利要求8所述的制造半导体器件的方法，其中，形成穿过所述初步堆叠结构的沟道孔包括：
形成穿过所述第二初步堆叠结构的第二沟道孔；以及
通过所述第二沟道孔去除所述间隙填充层。
10.一种制造半导体器件的方法，包括：
在衬底上交替堆叠第一材料层和第二材料层；
形成穿过所述第一材料层和所述第二材料层的沟道孔；以及
通过所述沟道孔将所述第一材料层转换成第三材料层并且/或者通过所述沟道孔将所述第二材料层转换成第四材料层，
其中，所述第三材料层的厚度大于所述第一材料层的厚度，所述第四材料层的厚度大于所述第二材料层的厚度。
11.根据权利要求10所述的制造半导体器件的方法，其中，
通过所述沟道孔将所述第一材料层转换成所述第三材料层并且通过所述沟道孔将所述第二材料层转换成所述第四材料层；
所述第三材料层的体积大于所述第一材料层的体积；并且
所述第四材料层的体积大于所述第二材料层的体积。
12.根据权利要求11所述的制造半导体器件的方法，其中，所述第一材料层由聚二甲基硅氧烷形成，并且
其中，将所述第一材料层转换成第三材料层包括通过所述沟道孔注入1-溴代十二烷。
13.根据权利要求11所述的制造半导体器件的方法，其中，所述第二材料层由多晶硅形成，并且
其中，将所述第二材料层转换成第四材料层包括通过所述沟道孔注入氧源。
14.根据权利要求11所述的制造半导体器件的方法，还包括用由氮化硅形成的第五材料层代替所述第三材料层。
15.根据权利要求11所述的制造半导体器件的方法，还包括：
在所述沟道孔中形成包括栅极介电层和沟道层的沟道结构；以及
用栅电极代替所述第四材料层。
16.一种半导体器件，包括：
栅极结构，所述栅极结构包括交替设置在衬底上的模制绝缘层和栅电极；以及
穿过所述栅极结构与所述衬底接触的沟道结构，
其中，与所述沟道结构接触的所述模制绝缘层的侧表面相对于所述栅电极的侧表面在水平方向上朝向所述沟道结构突出。
17.根据权利要求16所述的半导体器件，其中，所述模制绝缘层的侧表面相对于所述栅电极的侧表面在所述水平方向上朝向所述沟道结构突出的长度，在朝向所述衬底的方向上减小。
18.根据权利要求16所述的半导体器件，其中，所述模制绝缘层的厚度在朝向所述沟道结构的方向上减小。
19.根据权利要求16所述的半导体器件，其中，所述栅电极的厚度在朝向所述沟道结构的方向上增加。
20.根据权利要求16所述的半导体器件，其中，每个所述栅电极包括第一导电层和至少部分被所述第一导电层包围的第二导电层，并且
其中，所述第二导电层的厚度在朝向所述沟道结构的方向上增加。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111263980A (zh) * | 2020-01-21 | 2020-06-09 | 长江存储科技有限责任公司 | 具有增大的接头临界尺寸的三维存储器器件及其形成方法 |
| CN112259548A (zh) * | 2020-10-19 | 2021-01-22 | 长江存储科技有限责任公司 | 一种三维存储器件及其制造方法 |
| CN113764431A (zh) * | 2020-06-05 | 2021-12-07 | 爱思开海力士有限公司 | 制造半导体器件的方法 |
| US11482536B2 (en) | 2020-07-23 | 2022-10-25 | Micron Technology, Inc. | Electronic devices comprising memory pillars and dummy pillars including an oxide material, and related systems and methods |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102608833B1 (ko) * | 2018-06-07 | 2023-12-04 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
| KR20210129426A (ko) | 2020-04-20 | 2021-10-28 | 삼성전자주식회사 | 수직형 메모리 장치 |
| US12051699B2 (en) | 2021-03-29 | 2024-07-30 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for forming same |
| US12119350B2 (en) | 2021-03-29 | 2024-10-15 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for forming semiconductor structure |
| CN113078156B (zh) * | 2021-03-29 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5016832B2 (ja) * | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP5306080B2 (ja) * | 2009-07-01 | 2013-10-02 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US9991280B2 (en) * | 2016-02-17 | 2018-06-05 | Sandisk Technologies Llc | Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same |
| KR102630925B1 (ko) * | 2016-09-09 | 2024-01-30 | 삼성전자주식회사 | 적층 구조체를 포함하는 반도체 소자 |
-
2018
- 2018-06-12 KR KR1020180067713A patent/KR20190140773A/ko unknown
- 2018-12-12 US US16/218,259 patent/US20190378854A1/en not_active Abandoned
-
2019
- 2019-05-27 CN CN201910448552.1A patent/CN110600476A/zh not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111263980A (zh) * | 2020-01-21 | 2020-06-09 | 长江存储科技有限责任公司 | 具有增大的接头临界尺寸的三维存储器器件及其形成方法 |
| WO2021146878A1 (en) * | 2020-01-21 | 2021-07-29 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices with enlarged joint critical dimension and methods for forming the same |
| CN111263980B (zh) * | 2020-01-21 | 2021-08-03 | 长江存储科技有限责任公司 | 具有增大的接头临界尺寸的三维存储器器件及其形成方法 |
| US11205661B2 (en) | 2020-01-21 | 2021-12-21 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices with enlarged joint critical dimension and methods for forming the same |
| CN113764431A (zh) * | 2020-06-05 | 2021-12-07 | 爱思开海力士有限公司 | 制造半导体器件的方法 |
| US11839074B2 (en) | 2020-06-05 | 2023-12-05 | SK Hynix Inc. | Method of manufacturing semiconductor device |
| CN113764431B (zh) * | 2020-06-05 | 2024-05-24 | 爱思开海力士有限公司 | 制造半导体器件的方法 |
| US11482536B2 (en) | 2020-07-23 | 2022-10-25 | Micron Technology, Inc. | Electronic devices comprising memory pillars and dummy pillars including an oxide material, and related systems and methods |
| TWI795827B (zh) * | 2020-07-23 | 2023-03-11 | 美商美光科技公司 | 包含記憶體導柱及包含氧化材料之虛設導柱之電子裝置，以及相關系統及方法 |
| US12041775B2 (en) | 2020-07-23 | 2024-07-16 | Lodestar Licensing Group Llc | Electronic devices comprising memory pillars and dummy pillars including an oxide material, and related systems and methods |
| CN112259548A (zh) * | 2020-10-19 | 2021-01-22 | 长江存储科技有限责任公司 | 一种三维存储器件及其制造方法 |
| CN112259548B (zh) * | 2020-10-19 | 2022-04-15 | 长江存储科技有限责任公司 | 一种三维存储器件及其制造方法 |
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