KR102608833B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 영역 및 제2 영역을 포함하는 하부 구조 상에, 상기 제2 영역을 노출하도록 패터닝된 제1 식각 정지 패턴을 형성하는 단계; 상기 제2 영역 및 상기 제1 식각 정지 패턴에 중첩되도록 상기 하부 구조 상에 다수의 적층체들을 형성하는 단계; 상기 제2 영역 및 상기 제1 식각 정지 패턴의 단부가 노출되도록 상기 다수의 적층체들을 식각하여 계단형 적층체를 형성하는 단계; 상기 계단형 적층체 및 상기 제1 식각 정지 패턴을 관통하는 슬릿을 형성하는 단계; 및 상기 다수의 적층체들의 희생막들과, 상기 제1 식각 정지 패턴을 상기 슬릿을 통해 도전 패턴들로 대체하는 단계를 포함할 수 있다.

Description

반도체 장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치의 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 메모리 셀들의 집적도 향상을 위해, 3차원 반도체 장치가 제안된 바 있다. 3차원 반도체 장치는 기판 상에 서로 이격되어 적층된 메모리 셀들을 포함한다. 3차원 반도체 장치는 기판 상에 교대로 적층된 층간 절연막들 및 도전패턴들, 층간 절연막들 및 도전패턴들을 관통하는 수직채널, 및 도전패턴들 각각과 수직채널 사이에 배치된 데이터 저장막을 포함한다. 메모리 셀들은 수직채널과 도전패턴들의 교차부들에 정의될 수 있다.
상술한 3차원 반도체 장치의 저장용량 증대를 위해, 도전패턴들 및 층간 절연막들을 많은 수로 적층할 수 있으나, 이로 인하여 제조공정의 난이도가 증가한다.
본 발명의 실시 예들은 3차원 반도체 장치의 제조공정의 난이도를 낮출 수 있는 반도체 장치의 제조방법을 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 영역 및 제2 영역을 포함하는 하부 구조 상에, 상기 제2 영역을 노출하도록 패터닝된 제1 식각 정지 패턴을 형성하는 단계; 상기 제2 영역 및 상기 제1 식각 정지 패턴에 중첩되도록 상기 하부 구조 상에 다수의 적층체들을 적층하는 단계; 상기 제2 영역 및 상기 제1 식각 정지 패턴의 단부가 노출되도록 상기 다수의 적층체들을 식각하여 계단형 적층체를 형성하는 단계; 상기 계단형 적층체 및 상기 제1 식각 정지 패턴을 관통하는 슬릿을 형성하는 단계; 및 상기 다수의 적층체들의 희생막들과, 상기 제1 식각 정지 패턴을 상기 슬릿을 통해 도전 패턴들로 대체하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 영역 및 제2 영역을 포함하는 하부 구조 상에, 상기 제2 영역을 노출하도록 패터닝된 제1 식각 정지 패턴을 형성하는 단계; 상기 제2 영역 및 상기 제1 식각 정지 패턴에 중첩되도록 상기 하부 구조 상에 제1 적층체를 형성하는 단계; 상기 제1 적층체 상에 상기 제2 영역에 중첩되지 않도록 패터닝된 제2 식각 정지 패턴을 형성하는 단계; 상기 제2 영역에 중첩되도록 연장된 제2 적층체를 상기 제2 식각 정지 패턴 상에 형성하는 단계; 상기 제2 영역 및 상기 제1 식각 정지 패턴의 단부가 노출되도록, 상기 제2 적층체, 상기 제2 식각 정지 패턴 및 상기 제1 적층체를 식각하여 계단형 적층체를 형성하는 단계; 상기 계단형 적층체 및 상기 제1 식각 정지 패턴을 관통하는 슬릿을 형성하는 단계; 및 상기 제1 및 제2 적층체들 각각의 희생막들과, 상기 제1 식각 정지 패턴 및 상기 제2 식각 정지 패턴을 상기 슬릿을 통해 도전 패턴들로 대체하는 단계를 포함할 수 있다.
본 발명의 실시 예는 식각 정지 패턴을 이용하여 홀 및 슬릿을 형성하기 위한 식각 공정의 난이도를 낮출 수 있다.
본 발명의 실시 예는 식각 정지 패턴을 이용하여 도전패턴의 패드부 두께를 두껍게 형성하기 위한 공정의 난이도를 낮출 수 있다.
본 발명의 실시 예에 따른 식각 정지 패턴은 홀 및 슬릿에 의해 관통되는 적층체들에 대한 식각률 차이가 높은 물질로 형성되므로, 홀 및 슬릿의 폭을 균일하게 형성할 수 있다.
본 발명의 실시 예에 따른 식각 정지 패턴은, 계단형 적층체 형성 전 패터닝되어, 반도체 장치의 불량율을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 개략적으로 나타내는 블록도이다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 메모리 블록의 구조를 나타내는 도면들이다.
도 3a 내지 도 3d는 본 발명의 실시 예들에 따른 메모리 스트링의 다양한 구조들을 나타내는 단면도들이다.
도 4a 내지 도 4c, 도 5a 내지 도 5f, 도 6a, 도 6b, 및 도 7a 내지 도 7d는 본 발명의 제1 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 8a 내지 도 8e는 본 발명의 제2 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 9a 내지 도 9e는 본 발명의 제3 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 기판(SUB), 기판(SUB) 상에 배치된 주변 회로 구조체(PC), 주변 회로 구조체(PC) 상에 배치된 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다. 기판(SUB)은 제1 영역(A1) 및 제2 영역(A2)을 포함할 수 있다. 기판(SUB)의 제1 영역(A1)은 메모리 블록들(BLK1 내지 BLKn)에 의해 중첩되는 영역이다. 기판(SUB)의 제2 영역(A2)은 메모리 블록들(BLK1 내지 BLKn) 각각에 의해 중첩되지 않는 영역이다.
주변 회로 구조체(PC)는 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 포함할 수 있다. 주변 회로 구조체(PC)는 메모리 블록들(BLK1 내지 BLKn)과 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. 주변 회로 구조체(PC)는 기판(SUB)의 제1 영역(A1) 및 제2 영역(A2) 중 적어도 어느 하나에 중첩될 수 있다.
메모리 블록들(BLK1 내지 BLKn) 각각은 비트 라인들, 불순물 도핑 영역들, 워드 라인들 및 셀렉트 라인들에 전기적으로 연결된 다수의 셀 스트링들을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKn)은 제1 영역(A1)에 중첩될 수 있다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 메모리 블록의 구조를 나타내는 도면들이다.
도 2a는 메모리 블록에 포함된 메모리 셀들의 3차원 배열을 설명하기 위한 반도체 장치의 사시도이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 메모리 블록은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장된 수평면에 나란한 워드 라인들(WL)을 포함할 수 있다. 제1 방향(I)은 제2 방향(Ⅱ)에 교차된다. 워드 라인들(WL)은 메모리 셀들의 게이트 전극들에 연결된 도전패턴들이다. 워드 라인들(WL) 각각은 제1 방향(I)을 따라 연장된 라인형상일 수 있다. 동일 평면에서 제2 방향(Ⅱ)으로 이웃한 워드 라인들(WL)은 슬릿(SI)을 통해 서로 분리될 수 있다. 워드 라인들(WL)은 제3 방향(Ⅲ)으로 서로 이격되어 적층될 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장된 수평면에 수직 교차하는 방향이다. 워드 라인들(WL) 각각은 수직채널들(VCH)를 감싸도록 형성될 수 있다.
수직채널들(VCH) 각각은 워드 라인들(WL)을 관통하도록 제3 방향(Ⅲ)으로 연장된다. 수직채널들(VCH)의 배치밀도를 높이기 위해, 수직채널들(VCH)은 지그재그 형태로 배치될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 수직채널들(VCH)은 매트릭스 형태로 배치될 수 있다.
수직채널들(VCH) 각각과 워드 라인들(WL) 각각의 사이에 데이터 저장막을 포함하는 다층막(ML)이 배치될 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직채널들(VCH)의 교차부들에 형성된다. 동일 수평면 내에 배치된 다수의 메모리 셀들의 게이트 전극들은 워드 라인들(WL) 중 하나에 의해 공통으로 제어될 수 있다. 수직채널들(VCH) 각각은 제3 방향(Ⅲ)으로 적층된 다수의 메모리 셀들의 채널로 이용될 수 있다.
도 2b는 도 2a에 도시된 각 수직채널(VCH)과 각 워드 라인(WL) 사이에 배치된 다층막(ML)을 확대하여 나타낸 횡단면도이다.
도 2b를 참조하면, 수직채널(VCH)은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 수직채널(VCH)과 워드 라인(WL) 사이에 배치될 수 있다. 다층막(ML)은 수직채널(VCH)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 워드 라인(WL)과 수직채널(VCH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)을 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
수직채널(VCH)은 반도체막으로 형성될 수 있다. 예를 들어, 수직채널(VCH)은 실리콘막으로 형성될 수 있다. 수직채널(VCH)은 다양한 구조로 형성될 수 있다. 예를 들어, 수직채널(VCH)은 코어영역(COA)을 정의하는 환형으로 형성될 수 있다. 코어영역(COA)은 수직채널(VCH)로 완전히 채워질 수 있다. 다른 예를 들어, 코어영역(COA)은 절연막 및 도프트 반도체막 중 적어도 어느 하나로 채워질 수 있다.
도 2c는 도 2a에 도시된 워드 라인들(WL)의 단부들을 나타낸 단면도이다.
도 2c를 참조하면, 워드 라인들(WL)은 계단 구조를 형성하도록 제3 방향(Ⅲ)으로 적층될 수 있다. 보다 구체적으로, 워드 라인들(WL)은 계단 구조를 형성하는 하부 패턴 및 상부 패턴을 포함할 수 있다. 상부 패턴은 하부 패턴 상에 배치되는 패턴으로 정의된다. 하부 패턴의 단부는 상부 패턴에 의해 중첩되지 않고 노출될 수 있도록, 상부 패턴보다 제1 방향(I)으로 더 길게 형성될 수 있다.
워드 라인들(WL) 각각은 라인부(LP)와 패드부(PP)로 구분될 수 있다. 패드부(PP)는 라인부(LP)의 단부로부터 연장된다. 패드부(PP)는 라인부(LP)보다 제3 방향(Ⅲ)으로 더 두껍게 형성될 수 있다. 즉, 패드부(PP)의 두께(D2)는 라인부(LP)의 두께(D1)보다 두껍다. 패드부(PP)는 워드 라인들(WL)의 계단 구조에 의해 노출될 수 있다. 워드 라인들(WL) 각각의 끝단은 패드부(PP)에 의해 제3 방향(Ⅲ)으로 돌출될 수 있다. 워드 라인 콘택 플러그들(WCT) 각각은 그에 대응하는 패드부(PP)에 연결되어 제3 방향(Ⅲ)으로 연장된다. 두꺼운 패드부(PP)는 워드 라인 콘택 플러그들(WCT)가 워드 라인들(WL)을 관통하는 현상을 방지할 수 있다.
메모리 블록에 포함된 메모리 스트링은 도 2a 내지 도 2c에서 상술한 구조를 포함한다. 본 발명의 실시 예에 따른 메모리 스트링은 다양하게 구현될 수 있다.
도 3a 내지 도 3d는 본 발명의 실시 예들에 따른 메모리 스트링의 다양한 구조들을 나타내는 단면도들이다.
도 3a 내지 도 3d를 참조하면, 메모리 스트링들(MSR) 각각은 각 수직채널(VCH)을 따라 적층된 메모리 셀들을 포함한다. 메모리 셀들은 그에 대응하는 수직채널(VCH)과 워드 라인들(WL)의 교차부들에 형성된다. 수직채널들(VCH)은 도 3a 내지 도 3c에 도시된 바와 같이, 워드 라인들(WL) 아래에 배치된 도프트 영역(SA)에 연결될 수 있다. 또는 수직채널들(VCH)은 도 3d에 도시된 바와 같이, 워드 라인들(WL) 아래에 배치된 파이프 채널(PCH)에 연결될 수 있다.
도 3a 내지 도 3c를 참조하면, 수직채널들(VCH) 각각은 서로 상에 적층된 다수의 적층체들을 관통할 수 있다. 다수의 적층체들 간 경계에 언더컷(UC)이 정의될 수 있다. 언더컷(UC)은 수직채널들(VCH) 각각이 배치되는 홀 내부에 정의될 수 있다. 다수의 적층체들 중 최하층에 배치된 적층체를 제1 적층체(STA1)로 정의하고, 최상층에 배치된 적층체를 제2 적층체(STA2)로 정의한다. 제2 적층체(STA2)는 상부 절연막(UIL)으로 덮일 수 있다. 수직채널들(VCH)은 상부 절연막(UIL)을 관통하도록 연장될 수 있다.
다수의 적층체들은 제1 적층체(STA1) 및 제2 적층체(STA2)를 포함하는 2개의 그룹으로 구분될 수 있다. 본 발명은 이에 한정되지 않고, 다수의 적층체들은 제1 적층체(STA1) 및 제2 적층체(STA2) 뿐 아니라, 제1 적층체(STA1)와 제2 적층체(STA2) 사이에 배치된 1이상의 적층체를 더 포함할 수 있다.
다수의 적층체들 각각은 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 층간 절연막들(ILD) 각각은 실리콘 산화막 등의 절연물로 형성될 수 있다. 도전패턴들(CP) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등 다양한 도전물로 형성될 수 있으며, 2종 이상의 도전물을 포함할 수 있다. 층간 절연막들(ILD) 및 도전 패턴들(CP)은 슬릿(SI)에 의해 관통될 수 있다.
슬릿(SI)은 도 3a에 도시된 바와 같이 측벽 절연막(SWI) 및 소스콘택구조(SC)로 채워지거나, 도 3b 및 도 3c에 도시된 바와 같이 슬릿 절연막(SIL)으로 채워질 수 있다.
도 3a 및 도 3b를 참조하면, 도전패턴들(CP)은 소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 보다 구체적으로, 제2 적층체(STA2)의 최상층 도전패턴은 드레인 셀렉트 라인(DSL)으로 이용되고, 제1 적층체(STA1)의 최하층 도전패턴은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이의 도전패턴들(CP)은 도 2a 내지 도 2c을 참조하여 설명한 워드 라인들(WL)로 이용될 수 있다. 드레인 셀렉트 라인(DSL)으로 이용되는 도전 패턴은 제2 적층체(STA2)의 최상층 도전패턴 하나로 한정되지 않는다. 예를 들어, 제2 적층체(STA2)의 최상층 도전패턴 아래에 연이어 배치된 1이상의 도전패턴들 각각이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 소스 셀렉트 라인(SSL)으로 이용되는 도전패턴은 제1 적층체(STA1)의 최하층 도전패턴 하나로 한정되지 않는다. 예를 들어, 제1 적층체(STA1)의 최하층 도전패턴 상에 연이어 배치된 1이상의 도전패턴들 각각이 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
수직채널들(VCH) 각각은 반도체막으로 형성된다. 예를 들어, 수직채널들(VCH) 각각은 실리콘막으로 형성될 수 있다. 수직채널들(VCH)은 도프트 영역(SA)에 직접 접촉될 수 있다. 도프트 영역(SA)은 소스 도펀트를 포함할 수 있다. 예를 들어, 도프트 영역(SA)은 n타입 도펀트를 포함하는 도프트 실리콘막일 수 있다.
도 3a를 참조하면, 도프트 영역(SA)은 수직채널들(VCH) 각각의 측벽에 연결될 수 있다. 예를 들어, 도프트 영역(SA)은 제1 적층체(STA1) 아래에 배치된다. 도프트 영역(SA)은 제1 내지 제3 도프트 반도체막들(SA1 내지 SA3)이 적층된 구조로 형성될 수 있다. 제1 내지 제3 도프트 반도체막들(SA1 내지 SA3) 각각은 서로 다른 도전형의 도펀트를 포함하거나, 동일한 도전형의 도펀트를 포함할 수 있다. 예를 들어, 제1 내지 제3 도프트 반도체막들(SA1 내지 SA3) 각각은 n타입 도펀트를 포함하는 n타입 실리콘막으로 형성될 수 있다. 제1 도프트 반도체막(SA1)과 제2 도프트 반도체막(SA2) 사이에 배치된 제3 도프트 반도체막(SA3)은 수직채널들(VCH)의 측벽에 직접 접촉될 수 있다.
수직채널들(VCH) 각각은 제2 도프트 반도체막(SA2) 및 제3 도프트 반도체막(SA3)을 관통하여 제1 도프트 반도체막(SA1) 내부로 연장될 수 있다. 도 2b에 도시된 다층막(ML)은 도 3a에 도시된 수직채널들(VCH) 각각의 외벽을 따라 연장되고, 제3 도프트 반도체막(SA3)에 의해 상부 패턴(MLa) 및 하부 패턴(MLb)으로 분리될 수 있다.
측벽 절연막(SWI)은 슬릿(SI)의 측벽 상에 형성된다. 슬릿(SI) 및 측벽 절연막(SWI)은 제3 도프트 반도체막(SA3)을 더 관통할 수 있다. 슬릿(SI) 내부의 소스콘택구조(SC)는 측벽 절연막(SWI)에 의해 도전패턴들(CP)로부터 절연될 수 있다. 소스콘택구조(SC)는 도프트 영역(SA)에 접촉될 수 있다. 예를 들어, 소스콘택구조(SC)는 제2 도프트 반도체막(SA2) 및 제3 도프트 반도체막(SA3)을 관통하여 제1 도프트 반도체막(SA1)에 접촉될 수 있다. 소스콘택구조(SC)는 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등 다양한 도전물로 형성될 수 있으며, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 소스콘택구조(SC)는 제1 도프트 반도체막(SA1)에 접촉된 도프트 실리콘막 및 도프트 실리콘막 상에 형성된 금속막의 적층 구조로 형성될 수 있다. 도프트 실리콘막은 n타입 도펀트를 포함할 수 있고, 금속막은 저항을 낮추기 위해 텅스텐과 같은 저저항 금속으로 형성될 수 있다. 수직채널들(VCH) 각각의 코어 영역은 코어 절연막(CO) 및 도프트 반도체패턴(CAP)으로 채워질 수 있다. 도프트 반도체패턴(CAP)은 드레인 정션으로 이용될 수 있다.
도 3b를 참조하면, 도프트 영역(SA)은 수직채널들(VCH) 바닥면에 연결될 수 있다. 예를 들어, 도프트 영역(SA)은 제1 적층체(STA1) 아래에 배치될 수 있고, n타입 도펀트를 포함하는 n타입 실리콘막으로 형성될 수 있다.
수직채널들(VCH) 각각은 도프트 영역(SA)의 상면을 따라 연장될 수 있다. 도 2b에 도시된 다층막(ML)은 도 3b에 도시된 수직채널들(VCH) 각각의 측벽을 따라 연장되고, 수직채널들(VCH) 각각은 다층막(ML)을 관통하여 도프트 영역(SA)에 접촉될 수 있다.
수직채널들(VCH) 각각의 코어 영역은 코어 절연막(CO) 및 도프트 반도체패턴(CAP)으로 채워질 수 있다. 도프트 반도체패턴(CAP)은 드레인 정션으로 이용될 수 있다.
도 3c를 참조하면, 제1 적층체(STA1)와 도프트 영역(SA) 사이에 하부 적층체(LST)가 배치될 수 있다. 하부 적층체(LST)는 교대로 적층된 하부 절연막(LIL) 및 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)는 한 층에 배치되거나, 2이상의 층들 각각에 배치될 수 있다.
도 3c를 참조하면, 제1 및 제2 적층체들(STA1 및 STA2)에 포함된 도전패턴들(CP)은 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 도 3a 및 도 3b에 도시된 바를 참조하여 설명한 바와 동일한 도전패턴이 드레인 셀렉트 라인(DSL)으로 이용된다. 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 배치된 도전패턴들(CP)은 워드 라인들(WL)로 이용될 수 있다.
하부 적층체(LST)는 하부 채널들(LPC)에 의해 관통될 수 있다. 하부채널들(LPC)은 수직채널들(VCH)에 아래에 각각 정렬되고, 수직채널들(VCH)에 각각 연결된다. 하부채널들(LPC)은 에피택시얼 공정 등을 이용한 성장방식으로 형성되거나, 증착방식으로 형성될 수 있다. 하부채널들(LPC)은 도프트 영역(SA)에 직접 접촉될 수 있다. 수직채널들(VCH) 각각은 그에 대응하는 하부채널(LPC)을 경유하여 도프트 영역(SA)에 전기적으로 연결될 수 있다. 하부채널들(LPC) 각각은 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터의 채널막으로 이용된다. 하부채널들(LPC) 각각은 게이트 절연막(GI)으로 둘러싸일 수 있다. 하부채널들(LPC) 각각은 불순물이 도핑된 도프트 실리콘막일 수 있다. 하부채널들(LPC) 각각은 n타입 도펀트를 포함할 수 있다.
도 2b에 도시된 구조를 갖는 다층막(ML)은 수직채널들(VCH) 각각의 측벽을 따라 연장될 수 있고, 수직채널들(VCH) 각각을 감싼다. 수직채널들(VCH) 각각은 다층막(ML)을 관통하여 그에 대응하는 하부채널(LPC)에 직접 접촉될 수 있다. 수직채널들(VCH) 각각의 코어 영역은 코어 절연막(CO) 및 도프트 반도체패턴(CAP)으로 채워질 수 있다. 코어 절연막(CO)은 그에 대응하는 하부채널(LPC)과 도프트 반도체패턴(CAP) 사이에 배치되고, 도프트 반도체 패턴(CAP)은 드레인 정션으로 이용될 수 있다.
도 3a 내지 도 3c에 도시된 구조에 따르면, 메모리 스트링(MSR)은 수직채널들(VCH) 각각을 따라 직렬로 연결된 메모리 셀들 및 드레인 셀렉트 트랜지스터를 포함한다. 메모리 셀들은 수직채널들(VCH) 각각과 워드 라인들(WL)의 교차부들에 형성되고, 드레인 셀렉트 트랜지스터는 수직채널들(VCH) 각각과 드레인 셀렉트 라인(DSL)의 교차부에 형성된다.
메모리 스트링(MSR)은 메모리 셀들에 직렬로 연결된 소스 셀렉트 트랜지스터를 더 포함한다. 소스 셀렉트 트랜지스터는 도 3a 및 도 3b에 도시된 바와 같이 메모리 셀들 아래에서 수직채널들(VCH) 각각과 소스 셀렉트 라인(SSL)의 교차부에 형성되거나, 도 3c에 도시된 바와 같이 메모리 셀들 아래에서 하부채널들(LPC) 각각과 소스 셀렉트 라인(SSL)의 교차부에 형성될 수 있다.
도 3d를 참조하면, 메모리 스트링(MSR)은 파이프 채널(PCH) 및 파이프 채널(PCH)에 연결된 적어도 2개의 수직채널들(VCH1, VCH2)을 따라 정의될 수 있다. 이하, 설명의 편의를 위해, 파이프 채널(PCH)에 연결된 제1 수직채널(VCH1) 및 제2 수직채널(VCH2)을 포함하여 U타입으로 정의된 메모리 스트링(MSR)을 예로 든다.
제1 수직채널(VCH1)은 드레인 사이드 적층체(STAD)를 관통하고, 제2 수직채널(VCH2)은 소스 사이드 적층체(STAS)를 관통한다. 드레인 사이드 적층체(STAD)와 소스 사이드 적층체(STAS)는 서로 동일한 막들로 동일한 높이에 배치될 수 있다. 드레인 사이드 적층체(STAD)는 슬릿(SI)과 슬릿(SI) 내부를 채우는 슬릿 절연막(SIL)에 의해 소스 사이드 적층체(STAS)로부터 이격된다.
드레인 사이드 적층체(STAD)와 소스 사이드 적층체(STAS) 각각은 서로 상에 적층된 다수의 적층체들을 포함한다. 다수의 적층체들간 경계들 각각에 언더컷(UC)이 정의될 수 있다. 언더컷(UC)은 제1 및 제2 수직채널들(VCH1 및 VCH2) 각각이 배치되는 홀 내부에 정의될 수 있다.
다수의 적층체들 각각은 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP)을 포함한다. 층간 절연막들(ILD) 및 도전패턴들(CP)은 도 3a 내지 도 3c를 참조하여 설명한 바와 동일한 물질들로 형성된다. 도 3a 내지 도 3c에서 정의한 바와 동일하게, 다수의 적층체들 중 최하층에 배치된 적층체를 제1 적층체(STA1)로 정의하고, 최상층에 배치된 적층체를 제2 적층체(STA2)로 정의한다.
제2 적층체(STA2)는 상부 절연막(UIL)으로 덮일 수 있다. 제1 및 제2 수직채널들(VCH1 및 VCH2) 각각은 상부 절연막(UIL)을 관통하도록 연장될 수 있다.
드레인 사이드 적층체(STAD)의 도전패턴들(CP)은 드레인 셀렉트 라인(DSL) 및 드레인 사이드 워드 라인들(WLD)로 이용되고, 소스 사이드 적층체(STAS)의 도전패턴들(CP)은 소스 셀렉트 라인(SSL) 및 소스 사이드 워드 라인들(WLS)로 이용될 수 있다.
드레인 셀렉트 라인(DSL)은 드레인 사이드 적층체(STAD)를 구성하는 제2 적층체(STA2)의 최상층 도전패턴으로 형성될 수 있다. 다른 예로, 최상층 도전패턴 및 그 하부에 연이어 배치된 1이상의 도전패턴들 각각이 드레인 셀렉트 라인(DSL)으로 더 이용될 수 있다. 드레인 사이드 워드 라인들(WLD)은 드레인 셀렉트 라인(DSL) 하부에 배치된 도전패턴들로 형성될 수 있다.
소스 셀렉트 라인(SSL)은 소스 사이드 적층체(STAS)를 구성하는 제2 적층체(STA2)의 최상층 도전패턴으로 형성될 수 있다. 다른 예로, 최상층 도전패턴 및 그 하부에 연이어 배치된 1이상의 도전패턴들 각각이 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 소스 사이드 워드 라인들(WLS)은 소스 셀렉트 라인(SSL) 하부에 배치된 도전패턴들로 형성될 수 있다.
파이프 채널(PCH)은 드레인 사이드 적층체(STAD)와 소스 사이드 적층체(STAS) 아래에 배치된 파이프 게이트(PG) 내부에 매립된다. 파이프 게이트(PG)는 다양한 도전물로 형성될 수 있으다. 예를 들어, 파이프 게이트(PG)는 다중층으로 적층된 도프트 실리콘막들을 포함할 수 있다. 파이프 게이트(PG)는 슬릿(SI) 및 슬릿 절연막(SIL)에 중첩되도록 연장된다.
파이프 채널(PCH)은 제1 수직채널(VCH1) 및 제2 수직채널(VCH2)에 일체화될 수 있고, 메모리 스트링(MSR)의 채널로 이용된다. 파이프 채널(PCH), 제1 수직채널(VCH1) 및 제2 수직채널(VCH2)을 포함하는 채널막은 실리콘과 같은 반도체막으로 형성될 수 있다.
파이프 채널(PCH), 제1 수직채널(VCH1) 및 제2 수직채널(VCH2)을 포함하는 채널막의 외벽을 따라 다층막(ML)이 연장될 수 있다. 다층막(ML)은 도 2b를 참조하여 상술한 바와 동일한 물질막들로 구성될 수 있다. 파이프 채널(PCH), 제1 수직채널(VCH1) 및 제2 수직채널(VCH2) 각각의 코어영역들은 코어 절연막(CO)으로 채워질 수 있다. 코어 절연막(CO)은 제1 수직채널(VCH1) 및 제2 수직채널(VCH2)보다 낮게 형성될 수 있다. 제1 및 제2 도프트 반도체패턴들(CAP1, CAP2)은 코어 절연막(CO)의 양단 상에 각각 배치된다. 제1 도프트 반도체패턴(CAP1)은 제1 수직채널(VCH1)로 둘러싸이고, 드레인 정션으로 이용될 수 있다. 제2 도프트 반도체패턴(CAP2)은 제2 수직채널(VCH2)로 둘러싸이고, 소스 졍선으로 이용될 수 있다.
제1 및 제2 도프트 반도체패턴들(CAP1, CAP2) 각각은 도프트 실리콘막으로 형성될 수 있다.
도 3d에 도시된 구조에 따르면, 제1 수직채널(VCH1)과 드레인 셀렉트 라인(DSL)의 교차부에 드레인 셀렉트 트랜지스터가 형성되고, 제1 수직채널(VCH1)과 드레인 사이드 워드 라인들(WLD)의 교차부들에 드레인 사이드 메모리 셀들이 형성된다. 드레인 사이드 메모리 셀들 및 드레인 셀렉트 트랜지스터는 제1 수직채널(VCH1)에 의해 직렬로 연결된다.
또한, 제2 수직채널(VCH2)과 소스 셀렉트 라인(SSL)의 교차부에 소스 셀렉트 트랜지스터가 형성되고, 제2 수직채널(VCH2)과 소스 사이드 워드 라인들(WLS)의 교차부들에 소스 사이드 메모리 셀들이 형성된다. 소스 사이드 메모리 셀들 및 소스 셀렉트 트랜지스터는 제2 수직채널(VCH2)에 의해 직렬로 연결된다.
소스 사이드 메모리 셀들과 드레인 사이드 메모리 셀들은 파이프 채널(PCH)과 파이프 게이트(PG)의 교차부에 형성된 파이프 트랜지스터에 의해 직렬로 연결된다.
결과적으로, 도 3d에 도시된 메모리 스트링(MSR)은 파이프 채널(PCH), 제1 수직채널(VCH1) 및 제2 수직채널(VCH2)을 포함하는 채널막에 의해 직렬로 연결된 드레인 셀렉트 트랜지스터, 드레인 사이드 메모리 셀들, 파이프 트랜지스터, 소스 사이드 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함할 수 있다.
도 3a 내지 도 3d를 참조하여 설명한 메모리 스트링(MSR)의 집적도를 높이기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 이하, 메모리 셀들의 적층 수를 증가시키더라도 공정의 안정성을 높일 수 있고, 공정의 난이도를 낮출 수 있는 다양한 반도체 장치의 제조방법들을 설명한다.
도 4a 내지 도 4c, 도 5a 내지 도 5f, 도 6a, 도 6b, 및 도 7a 내지 도 7d는 본 발명의 제1 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 4a 내지 도 4c는 하부 식각 정지 구조를 형성하는 공정 단계들을 나타내는 단면도들이다.
도 4a를 참조하면, 제1 영역(A1) 및 제2 영역(A2)을 포함하는 하부 구조(101) 상에 제1 식각 정지 패턴(103)을 형성한다. 하부 구조(101)는 도 1에 도시된 기판(SUB) 및 주변 회로 구조체(PC)를 포함할 수 있다. 하부 구조(101)는 형성하고자 하는 메모리 스트링의 구조에 따라 다양한 구조물을 더 포함할 수 있다. 예를 들어, 하부 구조(101)는 도 3b에 도시된 도프트 영역(SA)을 더 포함하거나, 도 3c에 도시된 하부 적층체(LST)를 더 포함하거나, 도 3d에 도시된 파이프 게이트를 더 포함할 수 있다. 하부 구조(101)의 최상층에 절연막이 배치될 수 있다.
하부 구조(101)의 제1 영역(A1) 및 제2 영역(A2)은 도 1에 도시된 제1 영역(A1) 및 제2 영역(A2)에 대응된다. 보다 구체적으로, 하부 구조(101)의 제1 영역(A1)은 셀 어레이 영역(CA) 및 콘택 영역(CTA)으로 구분될 수 있다. 셀 어레이 영역(CA)은 도 2a에 도시된 수직채널들(VCH)에 의해 중첩되는 영역이고, 콘택 영역(CTA)은 도 2c에 도시된 패드부들(PP)에 의해 중첩되는 영역이다. 하부 구조(101)의 제2 영역(A2)은 도 3a 내지 도 3d에 도시된 워드 라인들(WL), 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에 의해 중첩되지 않는 영역이다.
제1 식각 정지 패턴(103)은 후속에서 형성될 다수의 적층체들을 구성하는 물질막들과 다른 식각률을 갖는 물질막으로 형성된다. 제1 식각 정지 패턴(103)은 적층체들을 관통하는 홀 또는 슬릿을 형성하기 위한 후속의 식각 공정에서 홀 또는 슬릿의 식각면 경사를 줄이기 위해, 적층체들에 대한 식각률 차이가 큰 물질막으로 형성된다. 예를 들어, 제1 식각 정지 패턴(103)은 폴리 실리콘막에 비해 산화막 및 질화막에 대한 식각률 차이가 큰 물질막으로 형성될 수 있다. 이러한 식각률을 고려하여, 제1 식각 정지 패턴(103)은 금속을 포함할 수 있다. 보다 구체적으로 제1 식각 정지 패턴(103)은 티타늄(Ti) 화합물로 형성될 수 있으며, 예를 들어, 티타늄 질화막(TiN)으로 형성될 수 있다.
제1 식각 정지 패턴(103)은 하부 구조(101)의 제1 영역(A1)을 덮고, 제2 영역(A2)을 노출하도록 패터닝될 수 있다. 본 발명의 실시 예들은 금속을 포함하는 제1 식각 정지 패턴(103)을 제2 영역(A2)에 잔류되지 않도록 계단형 적층체 형성 전 패터닝 한다. 이로써, 제2 영역(A2)에 콘택 플러그(미도시)가 배치되더라도, 제2 영역(A2)에 배치된 콘택 플러그가 제1 식각 정지 패턴(103)에 전기적으로 연결되어 반도체 소자의 불량을 유발하는 현상을 방지할 수 있다.
이어서, 제1 식각 정지 패턴(103) 및 하부 구조(101)의 제2 영역(A2)을 덮도록 절연막(105)을 형성한다. 절연막(105)은 산화막으로 형성될 수 있다.
도 4b를 참조하면, 도 4a에 도시된 절연막(105)의 표면을 평탄화하기 위해, 화학적기계적연마(CMP: Chemical Mechanical Polishing) 등의 평탄화 공정을 실시할 수 있다. 이로써, 제1 식각 정지 패턴(103)의 표면이 노출되고, 제2 영역(A2)을 덮고 표면이 평탄한 절연 패턴(105P)이 형성될 수 있다.
도 4c를 참조하면, 제1 식각 정지 패턴(103) 및 절연 패턴(105P)을 덮는 절연막(107)을 추가로 증착할 수 있다. 절연막(107)은 산화막으로 형성될 수 있다. 절연 패턴(105P)과 절연막(107)은 제1 층간 절연막(109)으로 이용될 수 있다. 제1 층간 절연막(109)은 제1 식각 정지 패턴(103) 및 하부 구조(101)의 제2 영역(A2)을 덮고, 평탄한 표면을 갖는다.
도 4a 내지 도 4c에서 상술한 공정을 통해, 제1 식각 정지 패턴(103) 및 제1 층간 절연막(109)을 포함하는 하부 식각 정지 구조(ES)가 하부 구조(101) 상에 형성된다.
도 5a 내지 도 5f는 수직채널에 의해 관통되는 다수의 적층체들을 하부 식각 정지 구조(ES) 상에 형성하는 공정 단계들을 나타내는 단면도들이다.
도 5a를 참조하면, 하부 식각 정지 구조(ES) 상에 제1 적층체(MS1)를 형성한다. 제1 적층체(MS1)는 제1 희생막들(111) 및 제1 층간 절연막들(113)을 하부 식각 정지 구조(ES) 상에 교대로 적층하여 형성될 수 있다. 제1 희생막들(111) 및 제1 층간 절연막들(113)은 제1 식각 정지 패턴(103) 및 제2 영역(A2)에 중첩되도록 연장된다. 제1 희생막들(111)은 제1 층간 절연막들(113)과 다른 물질로 형성된다.
제1 층간 절연막들(113)은 도전패턴들 사이를 절연할 수 있고, 제1 희생막들(111)을 선택적으로 제거하기 위한 식각 공정 진행시, 식각물질에 대해 큰 식각 저항성을 갖는다. 예를 들어, 제1 층간 절연막들(113)은 실리콘 산화막 등의 산화막으로 형성될 수 있고, 제1 희생막들(111)은 실리콘 질화막등의 질화막으로 형성될 수 있다.
이어서, 셀 어레이 영역(CA) 상의 제1 적층체(MS1)를 관통하는 제1 홀(H1)을 형성한다. 제1 홀(H1)은 제1 식각 정지 패턴(103)을 더 관통하도록 연장된다. 제1 식각 정지 패턴(103)과, 제1 적층체(MS1)의 제1 층간 절연막들(113) 및 제1 희생막들(111) 사이의 식각률 차이를 이용하여, 제1 홀(H1)의 하단 폭을 넓힐 수 있다. 이로써, 제1 홀(H1)의 상단 및 하단 사이의 폭 차이를 줄일 수 있다. 제1 식각 정지 패턴(103)은 금속을 포함하므로, 제1 적층체(MS1)를 식각하는 식각 물질에 대해 큰 식각 저항성을 가질 수 있다. 이에 따라, 제1 홀(H1)을 형성하기 위한 식각 공정의 난이도를 낮출 수 있고, 식각 공정을 안정적으로 진행할 수 있다.
도 5b를 참조하면, 제1 홀(H1)의 내부에 희생 기둥(120)을 형성한다. 희생 기둥(120)을 형성하는 단계는 제1 홀(H1)의 표면 상에 보호 산화막(115)을 형성하는 단계, 보호 산화막(115) 상에서 제1 홀(H1)의 일부를 채우는 금속막(117)을 형성하는 단계, 및 금속막(117) 상에서 제1 홀(H1)의 상부를 채우는 제2 식각 정지 패턴(119)을 형성하는 단계를 포함한다. 금속막(117)은 공정 스트레스를 견딜 수 있는 강도를 가진 금속으로 형성될 수 있으며, 예를 들어 텅스텐(W)으로 형성될 수 있다. 제2 식각 정지 패턴(119)은 제1 식각 정지 패턴(103)과 동일한 물질로 형성될 수 있다.
도 5c를 참조하면, 희생 기둥(120)을 덮도록 제1 적층체(MS1) 상에 제2 적층체(MS2)를 형성한다. 제2 적층체(MS2)는 제2 희생막들(131) 및 제2 층간 절연막들(133)을 제1 적층체(MS1) 상에 교대로 적층하여 형성될 수 있다. 제2 희생막들(131) 및 제2 층간 절연막들(133)은 제1 식각 정지 패턴(103) 및 제2 영역(A2)에 중첩되도록 연장된다. 제2 희생막들(131)은 제1 희생막들(111)과 동일한 물질로 형성되고, 제2 층간 절연막들(133)은 제1 층간 절연막들(113)과 동일한 물질로 형성된다.
이어서, 제2 적층체(MS2) 상에 마스크막(135)을 형성할 수 있다. 마스크막(135)은 실리콘 질화막 등의 질화막으로 형성될 수 있다.
도 5d를 참조하면, 포토리소그래피 공정을 이용하여 도 5c에 도시된 마스크막(135)을 패터닝하여, 마스크 패턴(135P)을 형성할 수 있다. 이 후, 마스크 패턴(135P)을 통해 노출된 제2 적층체(MS2)를 식각하여 제2 식각 정지 패턴(119)을 노출하는 제2 홀(H2)을 형성한다.
제2 홀(H2)을 형성하기 위한 식각 공정 시, 제2 식각 정지 패턴(119)이 식각 정지막으로 이용될 수 있다. 제2 식각 정지 패턴(119)과, 제2 적층체(MS2)의 제2 층간 절연막들(133) 및 제2 희생막들(131) 사이의 식각률 차이를 이용하여, 제2 홀(H2)의 하단 폭을 넓힐 수 있다. 이로써, 제2 홀(H2)의 상단 및 하단 사이의 폭 차이를 줄일 수 있다. 제2 식각 정지 패턴(119)은 금속을 포함하므로, 제2 적층체(MS2)를 식각하는 식각 물질에 대해 큰 식각 저항성을 가질 수 있다. 이에 따라, 제2 홀(H2)을 형성하기 위한 식각 공정의 난이도를 낮출 수 있고, 식각 공정을 안정적으로 진행할 수 있다.
도 5e를 참조하면, 제2 홀(H2)을 통해 희생 기둥을 제거하여 제1 홀(H1)을 개구한다. 이로써, 제1 홀(H1)과 제2 홀(H2)이 연결되어 채널홀(CH)이 정의된다.
도 5f를 참조하면, 채널홀(CH)의 표면 상에 다층막(141)을 형성한다. 다층막(141)은 도 2b를 참조하여 상술한 구조로 형성될 수 있다. 이 후, 다층막(141) 상에 채널막(143)을 형성한다. 채널막(143)은 수직 채널막으로 이용될 수 있다. 채널막(143)은 반도체막으로 형성될 수 있다. 이 후, 채널막(143) 상에 채널홀(CH)의 중심 영역을 채우는 코어 절연막(145) 및 도프트 반도체패턴(147)을 형성한다. 도프트 반도체패턴(147)은 코어 절연막(145) 상에서 채널홀(CH)의 중심 영역을 채울 수 있다.
도 5a 내지 도 5f는 제1 적층체(MS1) 및 제2 적층체(MS2)를 관통하는 채널막(143)의 형성 공정을 예로 들어 설명하였으나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 제1 적층체(MS1)와 제2 적층체(MS2) 사이에 1이상의 적층체가 더 배치될 수 있다.
도 6a 및 도 6b는 계단형 적층체의 형성 공정 및 희생 패드패턴들 형성 공정을 나타내는 단면도들이다.
도 6a를 참조하면, 제2 적층체(MS2) 및 제1 적층체(MS1)가 콘택 영역(CTA) 상에 배치된 계단형 단부(SWS)를 갖도록 패터닝된다. 계단형 단부(SWS)를 형성한 후, 도 5f에 도시된 마스크 패턴(135P)을 제거할 수 있다.
계단형 단부(SWS)는 제1 식각 정지 패턴(103)의 단부를 노출하도록 형성된다. 계단형 단부(SWS)는 제1 적층체(MS1)의 제1 희생막들(111)의 단부들과 제2 적층체(MS2)의 제2 희생막들(131)의 단부들로 정의될 수 있다. 제1 적층체(MS1)와 제2 적층체(MS2)를 계단형 적층체로 패터닝하는 과정에서, 제1 적층체(MS1) 및 제2 적층체(MS2)가 제2 영역(A2) 상에서 제거될 수 있다.
도 6b를 참조하면, 계단형 적층체를 통해 노출된 제1 식각 정지 패턴(103)의 단부 상과, 계단형으로 패터닝된 제1 희생막들(111)의 단부들 및 제2 희생막들(131)의 단부들 상에 희생 패드패턴들(151)을 형성한다.
희생 패드패턴들(151)을 형성하는 단계는, 계단형 적층체를 통해 노출된 제1 식각 정지 패턴(103), 제1 희생막들(111) 및 제2 희생막들(131) 상에 증착된 희생막을 형성하는 단계, 및 희생막의 일부를 식각하는 단계를 포함할 수 있다. 이 때, 희생막은 제1 및 제2 희생막들(111 및 131)과 동일한 질화막으로 형성될 수 있다. 희생막은 인산을 이용한 습식 식각 공정으로 식각될 수 있으며, 희생막의 식각 공정을 통해 희생막은 다수의 희생 패드패턴들(151)로 분리될 수 있다.
상기에서 희생 패드패턴들(151)을 형성하기 위한 식각 공정에 대한 식각 저항성이 높은 물질로 형성된 제1 식각 정지 패턴(103)은 희생 패드패턴들(151)을 형성하기 위한 식각 공정 동안, 제1 식각 정지 패턴(103) 하부의 구조를 보호할 수 있다.
이어서, 희생 패드패턴들(151) 및 계단형 적층체를 덮는 상부 절연막(155)을 형성할 수 있다. 상부 절연막(155)의 표면은 평탄화될 수 있다.
도 7a 내지 도 7d는 슬릿을 통한 리플레이스 공정을 나타내는 공정 단면도들이다.
도 7a를 참조하면, 셀 어레이 영역(CA) 상의 제1 적층체(MS1) 및 제2 적층체(MS2)를 관통하는 제1 슬릿(SI1)을 형성한다. 제1 슬릿(SI1)은 상부 절연막(155)을 더 관통할 수 있다. 제1 슬릿(SI1)을 형성하기 위한 제1 식각 공정은 하부 식각 정지 구조(ES)의 제1 식각 정지 패턴(103)을 식각 정지막으로서 이용할 수 있다. 제1 식각 공정시 식각되는 제1 적층체(MS1) 및 제2 적층체(MS2)의 물질막들과 금속을 포함하는 제1 식각 정지 패턴(103) 사이의 높은 식각률 차이를 이용하여 제1 슬릿(SI1)의 하단 폭과 상단 폭 사이의 차이를 줄일 수 있다.
도 7b를 참조하면, 제1 슬릿(SI1)을 통해 노출된 제1 식각 정지 패턴을 제2 식각 공정으로 식각하여 제2 슬릿(SI2)을 형성할 수 있다. 이로써, 제1 슬릿(SI1) 및 제2 슬릿(SI2)을 포함하는 슬릿(SI)이 정의된다.
이어서, 슬릿(SI)을 통해 제1 식각 정지 패턴을 선택적으로 제거하여 제1 수평 개구부(HOP1)를 형성한다.
도 7c를 참조하면, 슬릿(SI)을 통해 제1 적층체의 제1 희생막들 및 제2 적층체의 제2 희생막들을 선택적으로 제거한다. 제1 적층체의 제1 희생막들이 제거된 영역을 제2 수평 개구부들(HOP2)로 정의하고, 제2 적층체의 제2 희생막들이 제거된 영역을 제3 수평 개구부들(HOP3)로 정의한다. 제1 및 제2 희생막들을 제거하는 동안, 제1 및 제2 희생막들과 동일한 물질로 형성된 희생 패드패턴들이 제거될 수 있다. 희생 패드패턴들이 제거된 영역들은 제1 내지 제3 수직 개구부들(VOP1 내지 VOP3)로 구분될 수 있다.
제1 수직 개구부(VOP1)는 콘택 영역(CTA) 상의 제1 수평 개구부(HOP1)의 단부에 연결되고, 제2 수직 개구부들(VOP2)은 콘택 영역(CTA) 상의 제2 수평 개구부들(HOP2) 단부들에 각각 연결되고, 제3 수직 개구부들(VOP3)은 콘택 영역(CTA) 상의 제3 수평 개구부들(HOP3) 단부들에 각각 연결된다.
도 7d를 참조하면, 도 7c에 도시된 제1 내지 제3 수직 개구부들(VOP1 내지 VOP3) 및 제1 내지 제3 수평 개구부들(HOP1 내지 HOP3)을 도전물로 채운 후, 슬릿(SI)을 통해 도전물을 다수의 도전 패턴들(CP)으로 분리한다.
도전패턴들(CP) 각각은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도전패턴들(CP) 각각은 저저항 배선을 위해 텅스텐 등의 저저항 금속이 이용될 수 있다. 도전패턴들(CP) 각각은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등의 베리어막을 더 포함할 수 있다. 도전패턴들(CP) 각각은 셀 어레이 영역(CA) 상에서 콘택 영역(CTA) 상으로 연장된 라인부(LP)와, 라인부(LP)의 단부로부터 연장되고 라인부(LP)보다 두꺼운 패드부(PP)를 포함할 수 있다.
도전패턴들(CP)은 도 3a 내지 도 3d에 도시된 도전패턴들(CP)에 대응될 수 있다.
상술한 본 발명의 제1 실시 예에 따른 반도체 장치의 제조방법은 도 3a 내지 도 3d에 도시된 메모리 스트링을 형성하는데 이용될 수 있다.
도 8a 내지 도 8e는 본 발명의 제2 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다. 보다 구체적으로, 도 8a 내지 도 8e는 도 3a에 도시된 메모리 스트링을 형성하는 방법을 구체적으로 나타내는 단면도들이다. 이하, 제1 실시 예에서와 중복되는 공정에 대한 설명은 생략한다.
도 8a를 참조하면, 제1 영역(A1) 및 제2 영역(A2)을 포함하는 하부 구조(201)는 제1 도프트 반도체막(281), 제1 보호막(283), 소스 희생막(285), 제2 보호막(287), 제2 도프트 반도체막(289) 및 층간 절연막(291)의 적층 구조를 포함할 수 있다. 제1 도프트 반도체막(281) 및 제2 도프트 반도체막(289)은 도프트 실리콘막으로 형성될 수 있다. 제1 보호막(283) 및 제2 보호막(287)은 산화막으로 형성될 수 있다. 소스 희생막(285)은 언도프트 반도체막으로 형성될 수 있으며, 예를 들어, 언도프트 실리콘막으로 형성될 수 있다.
제1 도프트 반도체막(281), 제1 보호막(283), 소스 희생막(285), 제2 보호막(287), 및 제2 도프트 반도체막(289)은 분리 절연막(290)에 의해 관통될 수 있다.
도 4a 내지 도 4c를 참조하여 설명된 공정들을 이용하여 도 8a에 도시된 하부 구조(201) 상에 하부 식각 정지 구조(ES)를 형성한다.
이 후, 도 5a를 참조하여 설명된 공정과 동일한 공정으로 하부 식각 정지 구조(ES) 상에 제1 적층체(MS1)를 형성한다. 이어서, 제1 적층체(MS1)를 관통하는 제1 홀(H1')을 형성한다. 제1 홀(H1')은 하부 식각 정지 구조(ES) 아래의 셀 어레이 영역(CA)에 배치된 층간 절연막(291), 제2 도프트 반도체막(289), 제2 보호막(287), 소스 희생막(285) 및 제1 보호막(283)을 더 관통하여 제1 도프트 반도체막(281) 내부로 연장될 수 있다.
도 8b를 참조하면, 도 5d 내지 도 5f를 참조하여 상술한 공정들을 이용하여 채널홀(CH')에 의해 관통되는 다수의 적층체들을 형성하고, 채널홀(CH')의 표면 상에 다층막(241) 및 채널막(243)을 형성한다. 이 후, 채널막(243) 상에 배치되고 채널홀(CH')의 중심 영역을 채우는 코어 절연막(245) 및 도프트 반도체패턴(247)을 형성한다.
채널홀(CH'), 코어 절연막(245), 채널막(243) 및 다층막(241) 각각은 제2 도프트 반도체막(289), 제2 보호막(287), 소스 희생막(285) 및 제1 보호막(283)을 관통하여 제1 도프트 반도체막(281) 내부로 연장될 수 있다.
이어서, 도 6a 및 도 6b에서 상술한 공정들을 이용하여 콘택 영역(CTA) 상에 계단형 단부를 갖는 계단형 적층체를 형성하고, 계단형 단부 및 제1 식각 정지 패턴(203)의 단부 상에 희생 패드패턴들(251)을 형성한다. 계단형 단부는 제1 적층체(MS1)의 제1 희생막들(211)의 단부들 및 제2 적층체(MS2)의 제2 희생막들(231)의 단부들에 의해 정의될 수 있다. 이어서, 상부 절연막(255)을 형성한다.
이 후, 도 7a 및 도 7b에서 상술한 공정들을 이용하여 슬릿(SI')을 형성한다. 슬릿(SI')은 상부 절연막(255), 제2 적층체(MS2), 제1 적층체(MS1) 및 하부 식각 정지 구조(ES)를 관통한다. 이에 더해, 슬릿(SI')은 층간 절연막(291), 및 제2 도프트 반도체막(289)을 관통하여 제2 보호막(287)을 노출할 수 있다.
도 8c를 참조하면, 슬릿(SI')을 통해 노출된 제2 보호막을 식각하여 소스 희생막을 노출하고, 이어서 소스 희생막을 제거한다. 소스 희생막이 제거된 영역을 통해, 채널막(243)의 측벽 일부를 감싸는 다층막이 노출될 수 있다. 노출된 다층막을 제거함으로써, 수평 개구부(HSP)가 형성된다. 수평 개구부(HSP)에 의해 다층막은 상부 패턴(241a) 및 하부 패턴(241b)으로 분리될 수 있고, 채널막(243)의 측벽이 노출될 수 있다. 수평 개구부(HSP)를 형성하는 동안, 제1 및 제2 보호막들이 제거되어 제1 도프트 반도체막(281) 및 제2 도프트 반도체막(289)이 노출될 수 있다.
도 8d를 참조하면, 도 8c에 도시된 수평 개구부(HSP) 내부에 제3 도프트 반도체막(295)을 형성한다. 제3 도프트 반도체막(295)은 채널막(243), 제1 도프트 반도체막(281) 및 제2 도프트 반도체막(289)에 접촉된다. 제3 도프트 반도체막(295)은 화학기상증착방식 또는 채널막(243), 제1 도프트 반도체막(281) 및 제2 도프트 반도체막(289)을 시드층으로 이용한 성장 방식을 이용하여 형성될 수 있다.
도 8e를 참조하면, 도 7a 내지 도 7d를 참조하여 설명한 공정들을 이용하여 제1 및 제2 희생막들과, 제1 식각 정지 패턴 및 희생 패드패턴들을 도전패턴들(CP)로 대체한다.
이어서, 슬릿(SI')의 측벽 상에 측벽 절연막(SWI)을 형성한다. 이 후, 슬릿(SI') 내부를 채우는 소스콘택구조(SC)를 형성한다. 소스콘택구조(SC)는 측벽 절연막(SWI)을 관통하여 제1 도프트 반도체막(281)에 접촉된다.
이 후, 상부 절연막(255)을 관통하여 도전패턴들(CP)에 접촉된 콘택 플러그들(CT)을 형성할 수 있다.
도 9a 내지 도 9e는 본 발명의 제3 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다. 이하, 제1 실시 예 및 제2 실시 예와 중복되는 공정들에 대한 설명은 생략한다.
도 9a를 참조하면, 제1 영역(A1) 및 제2 영역(A2)을 포함하는 하부 구조(301) 상에 하부 식각 정지 구조(ES1)를 형성한다.
하부 구조(301)는 도 1에 도시된 기판(SUB) 및 주변 회로 구조체(PC)를 포함할 수 있다. 하부 구조(301)는 형성하고자 하는 메모리 스트링의 구조에 따라 다양한 구조물을 더 포함할 수 있다. 예를 들어, 하부 구조(301)는 도 8a를 참조하여 설명한 제1 도프트 반도체막(281), 제1 보호막(283), 소스 희생막(285), 제2 보호막(287), 제2 도프트 반도체막(289), 및 층간 절연막(291)을 포함할 수 있다. 또는 하부 구조(301)는 도 3b를 참조하여 설명한 도프트 영역(SA)을 포함하거나, 도 3c를 참조하여 설명한 하부 적층체(LST)를 더 포함하거나, 도 3d를 참조하여 설명한 파이프 게이트(PG)를 더 포함할 수 있다.
하부 식각 정지 구조(ES1)는 도 4a 내지 도 4c를 참조하여 설명된 공정들을 이용하여 형성된다.
이어서, 도 5a를 참조하여 설명한 공정을 이용하여 하부 식각 정지 구조(ES1) 상에 제1 적층체(MS1)를 형성한다. 이 후, 제1 적층체(MS1)를 관통하는 제1 홀(H1")을 형성하고, 제1 홀(H1")의 표면 상에 보호 산화막(315)을 형성한다. 연이어, 보호 산화막(315) 상에 제1 홀(H1")의 일부를 채우는 금속막(317)을 형성한다. 금속막(317)은 공정 스트레스를 견딜 수 있는 강도를 가진 금속으로 형성될 수 있으며, 예를 들어 텅스텐(W)으로 형성될 수 있다.
이 후, 금속막(317) 상에서 제1 홀(H1")을 채우고, 제1 적층체(MS1)를 덮도록 연장된 제2 식각 정지 패턴(319)을 형성한다. 제2 식각 정지 패턴(319)은 제2 영역(A2)에 중첩되지 않도록 패터닝된다. 제2 식각 정지 패턴(319)은 제1 홀(H1") 내부를 채우는 제1 부분(319A)과, 제1 부분(319A) 상에서 제1 적층체(MS1)를 덮도록 연장된 제2 부분(319B)를 포함한다. 제2 식각 정지 패턴(319)을 형성하는 단계는, 제1 홀(H")을 채우는 제1 부분(319A)을 형성하는 단계, 제1 부분(319A) 및 제1 적층체(MS1)를 덮도록 식각 정지막을 형성하는 단계, 및 식각 정지막을 패터닝하여 제2 부분(319B)을 형성하는 단계를 포함할 수 있다.
제2 식각 정지 패턴(319)의 제1 부분(319A) 및 제2 부분(319B)은 동일한 물질막으로 형성될 수 있다. 제2 식각 정지 패턴(319)의 제1 부분(319A) 및 제2 부분(319B)은 하부 식각 정지 구조(ES1)의 제1 식각 정지 패턴(303)과 동일한 물질로 형성될 수 있다. 제1 및 제2 식각 정지 패턴들(319 및 303)은 제1 적층체(MS1) 및 제2 적층체(MS2)를 구성하는 물질막들의 식각률을 고려하여 선택된다.
제1 및 제2 식각 정지 패턴들(319 및 303)은 도 4a를 참조하여 상술한 바와 같이 채널홀 또는 슬릿의 식각면 경사를 줄이기 위해 폴리 실리콘막에 비해 산화막 및 질화막에 대한 식각률 차이가 큰 물질막으로 형성될 수 있다. 즉, 제1 및 제2 식각 정지 패턴들(319 및 303)은 금속을 포함할 수 있다. 예를 들어, 제1 및 제2 식각 정지 패턴들(319 및 303)은 티타늄(Ti) 화합물로 형성될 수 있으며, 보다 구체적으로, 티타늄 질화막(TiN)으로 형성될 수 있다.
제1 및 제2 식각 정지 패턴들(319 및 303)은 하부 구조(301)의 제1 영역(A1)을 덮고, 제2 영역(A2)을 노출하도록 패터닝됨으로써, 도 4a를 참조하여 상술한 바와 같이 제2 영역(A2)에 배치되는 콘택 플러그가 제1 및 제2 식각 정지 패턴들(319 및 303)과 전기적으로 연결되어 반도체 소자의 불량을 유발하는 현상을 방지할 수 있다.
제2 식각 정지 패턴(319)은 층간 절연막(329)으로 덮일 수 있다. 층간 절연막(329)은 제1 절연막(323) 및 제2 절연막(325)을 포함할 수 있다. 제1 절연막(323)은 도 4a 및 도 4b를 참조하여 설명한 절연 패턴(105P)의 형성 공정과 동일한 공정을 이용하여 형성될 수 있다. 제2 절연막(325)은 도 4c를 참조하여 설명한 절연막(107)의 형성 공정과 동일한 공정을 이용하여 형성될 수 있다. 이하, 제2 식각 정지 패턴(319)의 제2 부분(319B) 및 층간 절연막(329)의 적층 구조를 층간 식각 정지 구조(ES2)로 정의한다.
층간 식각 정지 구조(ES2) 형성 후, 층간 식각 정지 구조(ES2) 상에 도 5c를 참조하여 설명한 공정을 이용하여 제2 적층체(MS2)를 형성한다. 제2 적층체(MS2)는 제1 및 제2 식각 정지 패턴들(303, 319) 및 제2 영역(A2)에 중첩되도록 연장된다.
이어서, 제2 적층체(MS2) 상에 마스크막(335)을 형성할 수 있다. 마스크막(335)은 실리콘 질화막 등의 질화막으로 형성될 수 있다.
도 9b를 참조하면, 포토리소그래피 공정을 이용하여 도 9a에 도시된 마스크막(335)을 패터닝한다. 이로써, 마스크 패턴(335P)을 형성할 수 있다. 이 후, 마스크 패턴(335P)을 통해 노출된 제2 적층체(MS2) 및 층간 식각 정지 구조(ES2)를 식각하여 제2 식각 정지 패턴(319)의 제1 부분(319A)을 노출하는 제2 홀(H2")을 형성한다.
제2 홀(H2")을 형성하기 위한 식각 공정 시, 제2 식각 정지 패턴(319)을 식각 정지막으로 이용될 수 있다. 제2 식각 정지 패턴(319)과, 제2 적층체(MS2)의 제2 층간 절연막들(333) 및 제2 희생막들(331) 사이의 식각률 차이를 이용하여, 제2 홀(H2")의 하단 폭을 넓힐 수 있다. 이로써, 제2 홀(H2")의 상단 및 하단 사이의 폭 차이를 줄일 수 있다. 제2 홀(H2")은 제1 홀(H1") 상에 정렬된다.
도 9c를 참조하면, 도 9b에 도시된 제2 홀(H2")을 통해 제2 식각 정지 패턴(319)의 제1 부분(319A), 금속막(317) 및 보호 산화막(315)을 제거하여 제1 홀(H1")을 개구한다. 이로써, 제1 홀(H1")과 제2 홀(H2")이 서로 연결된 채널홀(CH)이 정의된다.
이 후, 도 5f를 참조하여 설명한 공정을 이용하여 채널홀(CH) 내부에 다층막(341), 채널막(343), 코어 절연막(345) 및 도프트 반도체패턴(347)을 형성한다.
이어서, 도 6a 및 도 6b를 참조하여 상술한 공정들을 이용하여 콘택 영역(CTA) 상에 계단형 단부를 갖는 계단형 적층체를 형성한 후, 희생 패드패턴들(351)을 형성한다. 계단형 단부는 제2 적층체(MS2)의 제2 희생막들(331)의 단부들, 제1 적층체(MS1)의 제1 희생막들(311)의 단부들, 및 제2 식각 정지 패턴의 제2 부분(319B)의 단부에 의해 정의될 수 있다. 희생 패드 패턴들(351)은 제1 식각 정지 패턴(303)의 단부, 및 계단형 단부를 정의하는 제1 희생막들(311), 제2 식각 정지 패턴의 제2 부분(319B), 및 제2 희생막들(331)의 단부들 상에 각각 형성된다. 이어서 상부 절연막(355)을 형성한다.
이 후, 상부 절연막(355) 및 제2 적층체(MS2)를 관통하고, 제2 식각 정지 패턴의 제2 부분(319B)을 노출하는 제1 슬릿(SI1")을 형성한다. 제1 슬릿(SI1")을 형성하기 위한 제1 식각 공정을 진행하는 동안 제2 식각 정지 패턴의 제2 부분(319B)이 식각 정지막으로 이용될 수 있다.
도 9c에 도시된 제1 슬릿(SI1")을 통해 노출된 제2 식각 정지 패턴의 제2 부분(319B)을 식각하는 단계, 제1 적층체(MS1)를 식각하는 단계, 및 제1 식각 정지 패턴(303)을 식각하는 단계를 순차로 실시한다. 이로써, 도 9d에 도시된 바와 같이 제1 슬릿(SI1")에 연결되고, 하부 구조(301)를 관통하도록 연장된 제2 슬릿(SI2")이 형성된다. 이하, 제1 슬릿(SI1") 및 제2 슬릿(SI2")의 연결구조를 슬릿(SI")으로 정의한다.
도 9d를 참조하면, 하부구조(301), 제1 식각 정지 패턴(303), 층간 절연막들(307, 313, 333), 제2 식각 정지 패턴의 제2 부분(319B) 및 제1 및 제2 희생막들(311 및 331)이 슬릿(SI")의 측벽을 통해 노출된다.
이어서, 슬릿(SI")을 통해 제1 식각 정지 패턴(303) 및 제2 식각 정지 패턴의 제2 부분(319B)을 선택적으로 제거할 수 있다. 이 후, 슬릿(SI")을 통해 제1 및 제2 희생막들(311 및 331)과 희생 패드 패턴들(351)을 제거한다.
도 9e를 참조하면, 제1 식각 정지 패턴(303), 제2 식각 정지 패턴의 제2 부분(319B), 제1 및 제2 희생막들(311 및 331)과 희생 패드 패턴들(351)이 제거된 영역을 도전패턴들(CP)로 채울 수 있다. 이 후, 도 8e를 참조하여 설명한 공정들을 이용하여 측벽 절연막(SWI), 소스콘택구조(SC) 및 콘택 플러그들(CT)을 형성할 수 있다.
상술한 본 발명의 제3 실시 예에 따른 반도체 장치의 제조방법은 도 3a 내지 도 3d에 도시된 메모리 스트링을 형성하는데 이용될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
101, 301, 201: 하부구조 113, 133, 313, 333: 층간 절연막
111, 131, 211, 231, 311, 331: 희생막
MS1, MS2: 적층체
103, 119, 203, 303, 319: 식각 정지 패턴
A1: 제1 영역 A2: 제2 영역
SWS: 계단형 단부 SI, SI', SI": 슬릿
CH: 채널홀 143, 243, 343: 채널막
120: 희생 기둥 115, 315: 보호 산화막
117, 317: 금속막

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 하부 구조 상에, 상기 제2 영역을 노출하도록 패터닝되고, 금속을 포함하는 제1 식각 정지 패턴을 형성하는 단계;
    상기 제2 영역 및 상기 제1 식각 정지 패턴에 중첩되도록 상기 하부 구조 상에 희생막들 및 층간 절연막들을 교대로 적층하여 다수의 적층체들을 형성하는 단계;
    상기 제2 영역 및 상기 제1 식각 정지 패턴의 단부가 노출되도록 상기 다수의 적층체들을 식각하여 계단형 적층체를 형성하는 단계;
    상기 계단형 적층체 및 상기 제1 식각 정지 패턴을 관통하는 슬릿을 형성하는 단계; 및
    상기 제1 식각 정지 패턴 및 상기 희생막들을 상기 슬릿을 통해 도전 패턴들로 대체하는 단계를 포함하는 반도체 장치의 제조방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 식각 정지 패턴은 상기 희생막들 및 상기 층간 절연막들과 다른 식각률을 갖는 물질로 형성된 반도체 장치의 제조방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 희생막들은 질화막으로 형성되고,
    상기 층간 절연막들은 산화막으로 형성되는 반도체 장치의 제조방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 희생막들은 질화막으로 형성되고,
    상기 층간 절연막들은 산화막으로 형성되고,
    상기 제1 식각 정지 패턴은 티타늄(Ti) 화합물로 형성된 반도체 장치의 제조방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 희생막들은 질화막으로 형성되고,
    상기 층간 절연막들은 산화막으로 형성되고,
    상기 제1 식각 정지 패턴은 티타늄 질화막(TiN)으로 형성된 반도체 장치의 제조방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 다수의 적층체들을 적층하는 단계는
    상기 제1 식각 정지 패턴 및 상기 제2 영역에 중첩되도록 연장된 제1 적층체를 형성하는 단계;
    상기 제1 적층체를 관통하는 제1 홀을 형성하는 단계;
    상기 제1 홀을 채우는 희생기둥을 형성하는 단계; 및
    상기 희생기둥을 덮도록 상기 제1 적층체 상에 제2 적층체를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 희생 기둥을 형성하는 단계는,
    상기 제1 홀의 표면 상에 보호 산화막을 형성하는 단계;
    상기 제1 홀의 일부를 채우는 금속막을 상기 보호 산화막 상에 형성하는 단계; 및
    상기 금속막 상에 상기 제1 홀의 상부를 채우는 제2 식각 정지 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제2 적층체를 관통하고, 상기 희생기둥을 노출하는 제2 홀을 형성하는 단계;
    상기 제1 홀이 개구되도록, 상기 제2 홀을 통해 상기 희생기둥을 제거하는 단계; 및
    상기 제1 홀 및 상기 제2 홀이 연결되어 정의된 채널홀 내부에 채널막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 계단형 적층체는, 상기 희생막들의 단부들로 형성되고 상기 제1 식각 정지 패턴의 단부를 노출하는 계단형 단부를 포함하고,
    상기 계단형 단부를 통해 노출된 상기 제1 식각 정지 패턴의 상기 단부와, 상기 희생막들의 상기 단부들 상에 희생 패드패턴들을 형성하는 단계를 더 포함하고,
    상기 희생 패드패턴들은 상기 도전 패턴들로 대체되는 반도체 장치의 제조방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 희생막들과 상기 제1 식각 정지 패턴을 상기 도전 패턴들로 대체하는 단계는,
    상기 슬릿을 통해 상기 제1 식각 정지 패턴을 선택적으로 제거하는 단계;
    상기 슬릿을 통해 상기 희생막들 및 상기 희생 패드 패턴들을 선택적으로 제거하는 단계; 및
    상기 제1 식각 정지 패턴, 상기 희생막들 및 상기 희생 패드 패턴들이 제거된 영역들을 도전물로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  11. 제1 영역 및 제2 영역을 포함하는 하부 구조 상에, 상기 제2 영역을 노출하도록 패터닝된 제1 식각 정지 패턴을 형성하는 단계;
    상기 제2 영역 및 상기 제1 식각 정지 패턴에 중첩되도록 상기 하부 구조 상에 제1 희생막들 및 제1 층간 절연막들을 교대로 적층하여 제1 적층체를 형성하는 단계;
    상기 제1 적층체 상에 상기 제2 영역에 중첩되지 않도록 패터닝된 제2 식각 정지 패턴을 형성하는 단계;
    상기 제2 영역에 중첩되도록 상기 제2 식각 정지 패턴 상에 제2 희생막들 및 제2 층간 절연막들을 교대로 적층하여 제2 적층체를 형성하는 단계;
    상기 제2 영역 및 상기 제1 식각 정지 패턴의 단부가 노출되도록, 상기 제2 적층체, 상기 제2 식각 정지 패턴 및 상기 제1 적층체를 식각하여 계단형 적층체를 형성하는 단계;
    상기 계단형 적층체 및 상기 제1 식각 정지 패턴을 관통하는 슬릿을 형성하는 단계; 및
    상기 제1 적층체의 상기 제1 희생막들, 상기 제2 적층체의 상기 제2 희생막들, 상기 제1 식각 정지 패턴 및 상기 제2 식각 정지 패턴을 상기 슬릿을 통해 도전 패턴들로 대체하는 단계를 포함하는 반도체 장치의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제1 및 제2 식각 정지 패턴들 각각은 상기 제1 및 제2 희생막들 및 상기 제1 및 제2 층간 절연막들과 다른 식각률을 갖는 물질로 형성된 반도체 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 및 제2 희생막들은 질화막으로 형성되고,
    상기 제1 및 제2 층간 절연막들은 산화막으로 형성되고,
    상기 제1 및 제2 식각 정지 패턴들 각각은 금속을 포함하는 반도체 장치의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 및 제2 희생막들은 질화막으로 형성되고,
    상기 제1 및 제2 층간 절연막들은 산화막으로 형성되고,
    상기 제1 및 제2 식각 정지 패턴들 각각은 티타늄(Ti) 화합물로 형성된 반도체 장치의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 및 제2 희생막들은 질화막으로 형성되고,
    상기 제1 및 제2 층간 절연막들은 산화막으로 형성되고,
    상기 제1 및 제2 식각 정지 패턴들 각각은 티타늄 질화막(TiN)으로 형성된 반도체 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제2 식각 정지 패턴을 형성하기 전,
    상기 제1 적층체를 관통하는 제1 홀을 형성하는 단계;
    상기 제1 홀의 표면 상에 보호 산화막을 형성하는 단계; 및
    상기 제1 홀의 일부를 채우는 금속막을 상기 보호 산화막 상에 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제2 식각 정지 패턴은 상기 금속막 상에서 상기 제1 홀의 상부를 채우도록 형성되는 반도체 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제2 적층체 및 상기 제2 식각 정지 패턴을 식각하여 상기 제1 홀 상에 정렬된 제2 홀을 형성하는 단계;
    상기 제1 홀이 개구되도록, 상기 제2 홀을 통해 상기 금속막 및 상기 보호 산화막을 제거하는 단계; 및
    상기 제1 홀 및 상기 제2 홀이 연결되어 정의된 채널홀 내부에 채널막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 계단형 적층체는, 상기 제1 적층체의 상기 제1 희생막들의 단부들, 상기 제2 적층체의 상기 제2 희생막들의 단부들과 상기 제2 식각 정지 패턴의 단부로 형성되고 상기 제1 식각 정지 패턴의 단부를 노출하는 계단형 단부를 포함하고,
    상기 계단형 적층체를 통해 노출된 상기 제1 식각 정지 패턴의 상기 단부, 상기 제1 희생막들의 상기 단부들, 상기 제2 희생막들의 상기 단부들 및 상기 제2 식각 정지 패턴의 상기 단부 상에 희생 패드패턴들을 형성하는 단계를 더 포함하고,
    상기 희생 패드패턴들은 상기 도전 패턴들로 대체되는 반도체 장치의 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 제1 희생막들, 상기 제2 희생막들, 상기 제1 식각 정지 패턴 및 상기 제2 식각 정지 패턴을 상기 도전 패턴들로 대체하는 단계는,
    상기 슬릿을 통해 상기 제1 및 제2 식각 정지 패턴들을 선택적으로 제거하는 단계;
    상기 슬릿을 통해 상기 제1 및 제2 희생막들 및 상기 희생 패드 패턴들을 선택적으로 제거하는 단계; 및
    상기 제1 및 제2 식각 정지 패턴들, 상기 제1 및 제2 희생막들 및 상기 희생 패드 패턴들이 제거된 영역들을 도전물로 채우는 단계를 포함하는 반도체 장치의 제조방법.
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