KR102586983B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 구조적인 안정성을 높일 수 있는 반도체 장치 및 그 제조방법에 관한 것이다. 본 기술에 따른 반도체 장치는 제1 적층체 및 상기 제1 적층체 상에 형성된 제2 적층체를 관통하는 제1 지지대를 포함한다. 상기 제1 지지대는 제1 적층체를 관통하는 제1 상부기둥, 및 상기 제1 상부기둥으로부터 연장되고 상기 제1 적층체를 관통하는 적어도 2개의 제1 하부기둥들을 갖는다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 메모리 셀들을 포함한다. 메모리 셀들의 집적도 향상을 위해, 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 장치에 있어서, 메모리 셀들의 집적도는 서로 상에 적층되는 메모리 셀들의 적층 수를 증가시킴으로써 높일 수 있다. 메모리 셀들의 적층 수가 증가되는 경우, 반도체 메모리 장치의 구조적인 안정성을 확보하기 어렵다.
본 발명의 실시 예는 구조적인 안정성을 높일 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 교대로 적층된 제1 층간 절연막들 및 제1 도전패턴들을 포함하는 제1 적층체; 상기 제1 적층체 상에 교대로 적층된 제2 층간 절연막들 및 제2 도전패턴들을 포함하는 제2 적층체; 및 상기 제2 적층체를 관통하는 제1 상부기둥, 및 상기 제1 상부기둥으로부터 연장되고 상기 제1 적층체를 관통하는 적어도 2개의 제1 하부기둥들을 갖는 제1 지지대를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 제1 적층체를 형성하는 단계; 상기 제1 적층체를 관통하는 제1 희생기둥들 및 제2 희생기둥들을 형성하는 단계; 상기 제1 적층체 상에, 상기 제1 희생기둥들을 덮도록 연장되고 상기 상기 제2 희생기둥들을 노출시키는 제2 적층체를 형성하는 단계; 상기 제2 적층체를 관통하고, 각각이 상기 제1 희생기둥들 중 적어도 2개에 중첩된 제1 상부홀들을 형성하는 단계; 상기 제1 상부홀들을 통해 상기 제1 희생기둥들을 제거하여 제1 하부홀들을 개구하는 단계; 및 상기 제1 상부홀들 및 상기 제1 하부홀들 내부에 제1 지지대들을 형성하는 단계를 포함할 수 있다.
본 기술은 제1 적층체 및 제2 적층체를 관통하는 지지대의 구조를 지지력을 향상시킬 수 있도록 설계함으로써, 반도체 장치의 구조적인 안정성을 높일 수 있다.
도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 반도체 장치들을 나타내는 평면도들이다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도들이다.
도 3은 본 발명의 실시 예에 따른 갭필 절연막, 반도체막, 및 메모리막의 횡단면 형상을 나타내는 도면이다.
도 4a 내지 도 4c는 도 1a 내지 도 1c에 도시된 제1 지지대들을 나타내는 사시도들이다.
도 5는 본 발명의 실시 예에 따른 제1 지지대의 제1 하부기둥과 제1 상부기둥의 다양한 변형예를 나타내는 도면들이다.
도 6a 내지 도 6c는 본 발명의 실시 예에 따른 제2 지지대의 다양한 변형예를 나타내는 도면들이다.
도 7은 본 발명의 실시 예에 따른 제2 지지대의 제2 하부기둥과 제2 상부기둥의 다양한 변형예를 나타내는 도면들이다.
도 8a 내지 도 8f, 도 9a 및 도 9b는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 단계적으로 나타내는 도면들이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 반도체 장치들을 나타내는 평면도들이다.
도 1a 내지 도 1c를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 교대로 적층된 층간 절연막들 및 도전패턴들을 갖는 게이트 적층체(GST)를 포함한다. 층간 절연막들은 도 2a 내지 도 2c에 ILD1 및 ILD2로 도시되어 있다. 도전패턴들은 도 2a 내지 도 2c에 CP1 및 CP2로 도시되어 있다. 게이트 적층체(GST)의 도전패턴들은 워드 라인들 및 셀렉트 라인들을 포함한다. 워드 라인들은 메모리 셀들의 게이트들에 연결되고, 셀렉트 라인들은 셀렉트 트랜지스터들의 게이트들에 연결된다. 도전패턴들 및 층간 절연막들의 적층구조는 도 2a 내지 도 2c를 참조하여 보다 구체적으로 후술하기로 한다.
게이트 적층체(GST)는 셀 어레이 영역(CEA) 및 콘택 영역(CTA)을 포함한다. 도 1a 내지 도 1c는 셀 어레이 영역(CEA)의 일부와 콘택 영역(CTA)의 일부를 개략적으로 도식화하기 위해, 셀 어레이 영역(CEA)과 콘택 영역(CTA) 사이의 연결 영역을 나타내지 않았으나, 콘택 영역(CTA)은 셀 어레이 영역(CEA)으로부터 연장된다.
게이트 적층체(GST)의 셀 어레이 영역(CEA)은 셀 플러그들(CPL)에 의해 관통된다. 셀 플러그들(CPL) 각각은 셀 스트링을 구성한다. 셀 플러그들(CPL)은 셀 어레이 영역(CEA)에서 지그재그 타입으로 배치되거나, 매트릭스 타입으로 배치될 수 있다. 셀 어레이 영역(CEA)에 배치되는 셀 플러그들(CPL)의 개수 및 배열 형태는 도면에 도시된 예로 제한되지 않고 다양하게 변경될 수 있다.
게이트 적층체(GST) 및 콘택 영역(CTA)은 도 2a 및 도 2b에 도시된 절연막들(L1, L2, L3)로 덮인 다수의 패드부들(UP, LP)을 포함할 수 있다. 도 1a 내지 도 1c에 도시된 패드부들(UP, LP)은 셀 어레이 영역(CEA)으로부터 연장된 도전패턴들의 일부이다. 패드부들(UP, LP)은 계단식 구조로 패터닝될 수 있다. 패드부들(UP, LP)은 제1 계단식 구조(STA1)를 구성하는 하부 패드부들(LP) 및 제2 계단식 구조(STA2)를 구성하는 상부 패드부들(UP)을 포함할 수 있다. 제1 계단식 구조(STA1)는 제2 계단식 구조(STA2)에 의해 덮이지 않고, 노출된다. 즉, 제1 계단식 구조(STA1)는 제2 계단식 구조(STA2)보다 측부로 돌출될 수 있다.
상부 패드부들(UP)은 제1 콘택 플러그들(UCT)에 각각 접속된다. 제1 콘택 플러그들(UCT)은 상부 패드부들(UP)에 각각 중첩된다. 상부 패드부들(UP)은 제1 지지대들(SP1)에 의해 관통된다. 제1 지지대들(SP1)은 상부 패드부들(UP)의 모서리들에 인접하여 배치될 수 있다. 제1 지지대들(SP1) 각각은 제1 상부기둥(USP1) 및 제1 상부기둥(USP1)에 의해 중첩된 적어도 2개의 제1 하부기둥들(LSP1)을 포함할 수 있다. 예를 들어, 도 1a에 도시된 바와 같이, 서로 다른 2개의 제1 하부기둥들(LSP1)은 하나의 제1 상부기둥(USP1)에 중첩될 수 있다. 다른 예를 들어, 도 1b에 도시된 바와 같이, 서로 다른 3개의 제1 하부기둥들(LSP1)은 하나의 제1 상부기둥(USP1)에 중첩될 수 있다. 또 다른 예를 들어, 도 1c에 도시된 바와 같이, 서로 다른 4개의 제1 하부기둥들(LSP1)은 하나의 제1 상부기둥(USP1)에 중첩될 수 있다. 제1 지지대들(SP1) 각각을 구성하는 제1 상부기둥(USP1)과 제1 하부기둥(LSP1)의 중첩 구조는 도 1a 내지 도 1c에 도시된 예로 한정되지 않고, 다양하게 변경될 수 있다. 상기에서, 제1 지지대들(SP1)의 제1 상부 기둥들(USP1)이 상부 패드부들(UP)의 모서리들에 인접하여 배치될 수 있다.
도 1a 내지 도 1c를 참조하면, 하부 패드부들(LP)은 제2 콘택 플러그들(LCT)에 각각 접속된다. 제2 콘택 플러그들(LCT)은 하부 패드부들(LP)에 각각 중첩된다. 하부 패드부들(LP)은 제2 지지대들(SP2)에 의해 관통된다. 제2 지지대들(SP2)은 하부 패드부들(LP)의 모서리들에 인접하여 배치될 수 있다. 제2 지지대들(SP2) 각각은 제2 상부기둥(USP2) 및 제2 상부기둥(USP2)에 의해 중첩된 적어도 하나의 제2 하부기둥(LSP2)을 포함할 수 있다. 도 1a 내지 도 1c는 제2 하부기둥(LSP2)의 중심축 및 제2 상부기둥(USP2)의 중심축이 서로 일치하는 경우를 예시하고 있으나, 본 발명은 이에 제한되지 않는다. 제2 지지대들(SP2) 각각을 구성하는 제2 상부기둥(USP2)과 제2 하부기둥(LSP2)의 중첩 구조에 대한 다양한 변형예는 도 7을 참조하여 후술하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도들이다. 보다 구체적으로, 도 2a는 도 1a에 도시된 선 I-I'를 따라 절취한 반도체 장치의 단면도이고, 도 2b는 도 1a에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 장치의 단면도이고, 도 2c는 도 1a에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 반도체 장치의 단면도이다. 도 2a 내지 도 2c는 게이트 적층체의 상부구조 및 셀 스트링의 상부구조를 나타내고 있고, 게이트 적층체의 하부구조 및 셀 스트링의 하부구조는 도 2a 내지 도 2c에서 생략되었다.
도 2a 내지 도 2c를 참조하면, 게이트 적층체(GST)는 제1 적층체(LST) 및 제1 적층체(LST) 상에 적층된 제2 적층체(UST)를 포함한다. 제1 적층체(LST)는 교대로 적층된 제1 층간 절연막들(ILD1) 및 제1 도전패턴들(CP1)을 포함할 수 있다. 제2 적층체(UST)는 교대로 적층된 제2 층간 절연막들(ILD2) 및 제2 도전패턴들(CP2)을 포함할 수 있다. 제1 도전패턴들(CP1) 및 제2 도전패턴들(CP2)은 트랜지스터들의 게이트들로 이용될 수 있다. 예를 들어, 제1 도전패턴들(CP1)은 메모리 셀들(MC)의 게이트들에 연결된 워드 라인들로 이용될 수 있다. 제2 도전패턴들(CP2)의 일부는 메모리 셀들(MC)의 게이트들에 연결된 워드 라인들로 이용되거나, 나머지 일부는 셀렉트 트랜지스터들(STR)의 게이트들에 연결된 셀렉트 라인들로 이용될 수 있다. 게이트 적층체(GST)는 제1 내지 제3 절연막들(L1, L2, L3)에 의해 덮일 수 있다.
도 2a 및 도 2b를 참조하면, 제1 적층체(LST)의 제1 도전패턴들(CP1)은 제1 계단식 구조로 적층된 하부 패드부들(LP)을 포함하고, 제2 적층체(UST)의 제2 도전패턴들(CP2)은 제2 계단식 구조로 적층된 상부 패드부들(UP)을 포함한다.
제1 절연막(L1)은 제1 적층체(LST)의 제1 계단식 구조를 덮도록 형성되고, 표면이 평탄할 수 있다. 제2 절연막(L2)은 제1 절연막(L1) 상에 배치되고, 제2 적층체(UST)의 제2 계단식 구조를 덮도록 형성될 수 있다. 제2 절연막(L2)은 표면이 평탄할 수 있다. 제3 절연막(L3)은 제2 절연막(L2) 상에 배치되고, 게이트 적층체(GST)를 덮도록 연장될 수 있다. 제3 절연막(L3)의 표면은 평탄할 수 있다.
도 2a를 참조하면, 제1 지지대들(SP1) 및 제2 지지대들(SP2)은 점선으로 표시된 제1 및 제2 콘택 플러그들(UCT, LCT)의 정렬마진을 확보할 수 있도록 제1 및 제2 콘택 플러그들(UCT, LCT)을 회피하여 배치된다.
제1 지지대들(SP1) 각각은 제2 적층체(UST)를 관통하는 제1 상부기둥(USP1) 및 제1 상부기둥(USP1)으로부터 제1 적층체(LST)를 관통하도록 연장된 적어도 2개의 제1 하부기둥들(LSP1)을 포함한다. 제1 상부기둥(USP1)은 그에 대응하는 상부 패드부(UP)를 관통한다.
제2 지지대들(SP2) 각각은 제1 적층체(LST)를 관통하는 적어도 하나의 제2 하부기둥(LSP2) 및 제2 하부기둥(LSP2)으로부터 제2 절연막(L2)을 관통하도록 연장된 제2 상부기둥(USP2)을 포함한다. 제2 하부기둥(LSP2)은 그에 대응하는 하부 패드부(LP)를 관통한다. 하부 패드부(LP)와 제2 상부기둥(USP2) 사이에 제1 절연막(L1)이 배치된 경우, 제2 하부기둥(LSP2)은 제1 절연막(L1)을 관통한다.
본 발명의 실시 예에 따른 반도체 장치의 제조공정 특성상, 제1 및 제2 지지대들(SP1, SP2) 각각은 도 2c에 도시된 셀 플러그(CPL)를 구성하는 물질막들과 동일한 물질막들을 포함할 수 있다. 예를 들어, 제1 및 제2 지지대들(SP1, SP2) 각각은 갭필 절연막(FI), 반도체막(SE), 및 메모리막(ML)을 포함할 수 있다. 갭필 절연막(FI)은 제1 및 제2 지지대들(SP1, SP2) 각각의 중심 영역에 배치되고, 절연물로 형성될 수 있다. 반도체막(SE)은 갭필 절연막(FI)의 표면을 따라 연장되고, 실리콘을 포함할 수 있다. 제3 절연막(L3)에 인접한 반도체막(SE)의 상단은 도프트 실리콘으로 형성될 수 있다. 메모리막(ML)은 반도체막(SE)의 표면을 따라 연장될 수 있다. 메모리막(ML)은 반도체막(SE)의 상단을 개구하도록 형성될 수 있다. 제1 및 제2 지지대들(SP1, SP2)은 제3 절연막(L3)으로 완전히 덮인다. 제1 및 제2 지지대들(SP1, SP2) 각각의 반도체막(SE) 및 메모리막(ML)은 더미막으로서, 반도체 장치의 동작에 관여하지 않는다.
도 2b를 참조하면, 제1 콘택 플러그들(UCT)은 제3 절연막(L3), 제2 절연막(L2), 및 제2 층간 절연막들(ILD2) 중 적어도 어느 하나를 관통하여 제2 도전패턴들(CP2)의 상부 패드부들(UP)에 각각 접촉된다. 제1 콘택 플러그들(UCT)은 서로 다른 높이에 배치된 상부 패드부들(UP)에 접촉되도록, 제3 절연막(L3)으로부터 상부 패드부들(UP)을 향하여 서로 다른 깊이로 연장될 수 있다.
제2 콘택 플러그들(LCT)은 제3 절연막(L3), 제2 절연막(L2), 제1 절연막(L1), 및 제1 층간 절연막들(ILD1) 중 적어도 어느 하나를 관통하여 제1 도전패턴들(CP1)의 하부 패드부들(LP)에 각각 접촉된다. 제2 콘택 플러그들은(LCT)은 서로 다른 높이에 배치된 하부 패드부들(LP)에 접촉되도록, 제3 절연막(L3)으로부터 하부 패드부들(LP)을 향하여 서로 다른 깊이로 연장될 수 있다. 제2 콘택 플러그들(LCT)는 제1 콘택 플러그들(UCT)보다 길게 연장된다.
도 2c를 참조하면, 셀 플러그(CPL)는 제1 적층체(LST) 및 제2 적층체(UST)를 관통하도록 연장된다. 셀 플러그(CPL)는 도 2a를 참조하여 상술한 갭필 절연막(FI), 반도체막(SE), 및 메모리막(ML)을 포함할 수 있다. 갭필 절연막(FI)은 셀 플러그(CPL) 각각의 중심 영역에 배치될 수 있다. 셀 플러그(CPL)의 반도체막(SE)은 셀 플러그(CPL)를 따라 배치된 메모리 셀들(MC) 및 셀렉트 트랜지스터들(STR)을 직렬로 연결하여 셀 스트링을 정의하고, 셀 스트링의 채널막으로 이용된다. 셀 플러그(CPL)의 메모리막(ML)은 데이터를 저장하는 영역으로 이용될 수 있다.
셀 플러그(CPL)의 반도체막(SE)은 상부 도전라인(UCL)에 전기적으로 연결될 수 있다. 상부 도전라인(UCL)은 비트라인 이거나, 공통 소스라인 일 수 있다. 상부 도전라인(UCL)은 제3 절연막(L3)을 관통하는 비아 플러그(VP)를 통해 셀 플러그(CPL)의 반도체막(SE)에 접속될 수 있다. 다른 예로, 상부 도전라인(UCL)은 제3 절연막(L3)을 관통하여 셀 플러그(CPL)의 반도체막(SE)에 직접 접촉될 수 있다.
상부 도전라인(UCL)에 인가되는 전압은 상부 도전라인(UCL)과 메모리 셀들(MC) 사이에 배치된 적어도 하나의 셀렉트 트랜지스터(STR)의 제어에 의해 셀 플러그(CPL)의 반도체막(SE)에 전송될 수 있다. 셀 플러그(CPL)의 메모리막(ML)은 메모리 셀들(MC)의 게이트에 연결된 도전패턴들(CP1, CP2) 각각과 셀 플러그(CPL)의 반도체막(SE) 사이의 전압 차이에 의해 변경되는 데이터를 저장할 수 있다.
도 2a 내지 도 2c를 참조하여 상술한 구조는 도 1a에 도시된 반도체 장치 뿐 아니라, 도 1b 및 도 1c에 도시된 반도체 장치에도 적용될 수 있다.
도 2a에 도시된 바와 같이, 제1 상부기둥들(USP1)은 제1 콘택 플러그들(UCT)에 접촉되는 상부 패드부들(UP)을 관통한다. 제1 콘택 플러그들(UCT)과 상부 패드부들(UP)의 정렬마진을 확보하기 위해, 상부 패드부들(UP)을 관통하는 제1 상부기둥들(USP1)의 개수가 제한될 수 있다.
제1 하부기둥들(LSP1)은 제2 적층체(UST)의 상부 패드부들(UP)에 중첩되는 제1 적층체(LST)의 일부 영역을 관통한다. 본 발명의 실시 예들에 따르면, 상부 패드부들(UP)에 중첩된 제1 적층체(LST)의 일부 영역이 그 상부에 배치되는 제1 상부기둥들(USP1)보다 많은 수의 제1 하부기둥들(LSP1)에 의해 관통된다. 이에 따라, 제1 상부기둥들(USP1)의 개수가 제한되더라도, 제1 지지대들(SP1) 각각의 지지력은 제1 하부기둥들(LSP1)에 의해 강화될 수 있다. 제1 상부기둥들(USP1)보다 많은 수의 제1 하부기둥들(LSP1)은 제2 적층체(UST)로 인한 스트레스를 완화시킬 수 있다.
도 3은 본 발명의 실시 예에 따른 갭필 절연막, 반도체막, 및 메모리막의 횡단면 형상을 나타내는 도면이다.
도 3을 참조하면, 반도체막(SE)을 사이에 두고 갭필 절연막(FI)을 감싸는 메모리막(ML)은 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다. 터널 절연막(TI)은 반도체막(SE)의 외벽을 감싸고, 데이터 저장막(DL)은 터널 절연막(TI)의 외벽을 감싸고, 블로킹 절연막(BI)은 데이터 저장막(DL)의 외벽을 감싼다.
터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어, 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다.
도 4a 내지 도 4c는 도 1a 내지 도 1c에 도시된 제1 지지대들을 나타내는 사시도들이다.
도 4a 내지 도 4c를 참조하면, 제1 지지대들(SP1) 각각을 구성하는 제1 상부기둥(USP1)은 제1 상부기둥(USP1)보다 많은 수의 제1 하부기둥들(LSP1)에 공통으로 중첩된다. 즉, 제1 지지대들(SP1) 각각은 제1 상부기둥(USP1), 및 제1 상부기둥(USP1)으로부터 연장되고 제1 상부기둥(USP1)보다 많은 수의 서로 다른 제1 하부기둥들(LSP1)을 포함한다.
본 발명의 실시 예들은 각각이 제1 상부기둥(USP1)으로부터 2개 이상의 제1 하부기둥들(LSP1)이 연장된 구조로 형성된 제1 지지대들(SP1)을 포함함으로써, 제1 지지대들(SP1) 각각의 지지력을 강화할 수 있다.
제1 지지대들(SP1) 각각을 구성하는 제1 상부기둥(USP1) 및 제1 하부기둥들(LSP1)을 도 2a 및 도 2c에 도시된 바와 같이 셀 플러그(CPL)와 동일한 물질막들로 형성함으로써, 셀 플러그(CPL) 형성 공정을 이용하여 제1 지지대들(SP1)을 형성할 수 있다. 이와는 다른 예로, 제1 지지대들(SP1) 각각을 구성하며 일체화된 제1 상부기둥(USP1) 및 제1 하부기둥들(LSP1)을 절연물로만으로 형성할 수 도 있다.
도 5는 본 발명의 실시 예에 따른 제1 지지대의 제1 하부기둥과 제1 상부기둥의 다양한 변형예를 나타내는 도면들이다.
도 5를 참조하면, 제1 지지대는 제1 상부기둥(USP1)과 제1 하부기둥들(LSP1)의 연결구조로 형성될 수 있다. 상술하였듯, 제1 상부기둥(USP1)에 연결되는 제1 하부기둥들(LSP1)의 개수는 다양하게 설정될 수 있다.
제1 하부기둥들(LSP1) 각각과 제1 상부기둥(USP1)의 횡단면 형상 및 횡단면 면적은 도 5의 (a), (d), (g)에 도시된 바와 같이 서로 동일할 수 있다.
제1 상부기둥(USP1)의 횡단면 형상 및 횡단면 면적은 도 5의 (b), (c), (e), (f), (h), (i)에 도시된 바와 같이 제1 하부기둥들(LSP1) 각각의 횡단면 형상 및 횡단면 면적과 다를 수 있다.
예를 들어, 제1 상부기둥(USP1)의 횡단면 형상은 (b), (e), (h)에 도시된 바와 같이 타원형일 수 있고, 제1 하부기둥들(LSP1) 각각의 횡단면 형상은 원형일 수 있다.
다른 예를 들어, 제1 상부기둥(USP1) 및 제1 하부기둥들(LSP1) 각각의 횡단면 형상은 (c), (f), (i)에 도시된 바와 같이 원형일 수 있고, 제1 상부기둥(USP1)의 횡단면 면적은 제1 하부기둥들(LSP1) 각각의 횡단면 면적보다 넓을 수 있다.
제1 하부기둥들(LSP1)과 제1 상부기둥(USP1) 각각의 횡단면 형상은 상술한 원형 또는 타원형으로 제한되지 않는다. 예를 들어, 제1 하부기둥들(LSP1)과 제1 상부기둥(USP1) 각각의 횡단면 형상은 삼각형, 사각형 등 다양한 다각형일 수 있다.
도 6a 내지 도 6c는 본 발명의 실시 예에 따른 제2 지지대의 다양한 변형예를 나타내는 도면들이다.
도 1a 내지 도 1c에 도시된 콘택 영역(CTA)의 제1 계단식 구조들(STA1) 각각은 도 6a 내지 도 6c에 도시된 콘택 영역(CTA)의 제1 계단식 구조(STA1) 중 어느 하나로 대체될 수 있다. 제2 지지대들(SP2) 각각은 도 2a를 참조하여 상술한 바와 같이, 제2 상부기둥(USP2) 및 적어도 하나의 제2 하부기둥(LSP2)을 포함한다.
도 6a 내지 도 6c를 참조하면, 제2 지지대들(SP2)의 레이아웃은 도 1a 내지 도 1c에 도시된 실시 예와 비교하여 변경될 수 있다. 제2 지지대들(SP2)은 제2 콘택 플러그들(LCT)을 회피하여 배치된다.
제2 지지대들(SP2)의 제2 하부기둥들(LSP2)은 도 2a를 참조하여 설명한 바와 같이, 하부 패드부들(LP)을 관통한다. 수평적 관점에서, 제2 하부기둥들(LSP2)은 도 1a 내지 도 1c, 및 도 6a에 도시된 바와 같이, 하부 패드부들(LP)의 모서리들에 인접하여 배치되고, 하부 패드부들(LP)의 모서리들 마다 하나씩 배치될 수 있다. 또는 수평적 관점에서, 제2 하부기둥들(LSP2)은 도 6b 및 도 6c에 도시된 바와 같이, 하부 패드부들(LP)의 모서리들에 인접하여 배치되고, 하부 패드부들(LP)의 모서리들 마다 2개씩 배치될 수 있다.
제2 지지대들(SP2)의 제2 상부기둥들(USP2)은 도 2a를 참조하여 설명한 바와 같이, 제1 계단식 구조(STA1) 상에 배치된 절연막들(도 2a에 도시된 L1 내지 L3)을 관통한다. 제2 상부기둥들(USP2)의 중심축들은 도 1a 내지 도 1c, 및 도 6b에 도시된 바와 같이, 제2 하부기둥들(LSP2)의 중심축들에 각각 일치될 수 있다. 다른 예로, 제2 상부기둥들(USP2)의 중심축들은 도 6a 및 도 6c에 도시된 바와 같이, 제2 하부기둥들(LSP2)의 중심축들과 어긋나게 배치될 수 있다.
제2 지지대들(SP2) 각각은 도 1a 내지 도 1c, 도 6a 및 도 6b에 도시된 바와 같이, 서로 중첩된 하나의 제2 상부기둥(USP2) 및 하나의 제2 하부기둥(LSP2)으로 구성될 수 있다. 즉, 제2 지지대들(SP2) 각각은 제2 상부기둥(USP2) 및 그로부터 연장된 하나의 제2 하부기둥(LSP2)을 포함할 수 있다.
다른 예로, 제2 지지대들(SP2) 각각은 도 6c에 도시된 바와 같이, 하나의 제2 상부기둥(USP2) 및 그에 중첩된 2개의 제2 하부기둥들(LSP2)으로 구성될 수 있다. 즉, 제2 지지대들(SP2) 각각은 제2 상부기둥(USP2)으로부터 연장된 서로 다른 2개의 제2 하부기둥(LSP2)을 포함할 수 있다.
도 7은 본 발명의 실시 예에 따른 제2 지지대의 제2 하부기둥과 제2 상부기둥의 다양한 변형예를 나타내는 도면들이다.
도 7을 참조하면, 제2 하부기둥(LSP2)과 제2 상부기둥(USP2)의 횡단면 형상 및 횡단면 면적은 도 7의 (a), (d)에 도시된 바와 같이 동일할 수 있다.
제2 상부기둥(USP2)의 횡단면 형상 및 횡단면 면적은 도 7의 (b), (c), (e), (f)에 도시된 바와 같이 제2 하부기둥들(LSP2) 각각의 횡단면 형상 및 횡단면 면적과 다를 수 있다.
예를 들어, 제2 상부기둥(USP2)의 횡단면 형상은 (b), (e)에 도시된 바와 같이 타원형일 수 있고, 제2 하부기둥들(LSP2) 각각의 횡단면 형상은 원형일 수 있다.
다른 예를 들어, 제2 상부기둥(USP2) 및 제2 하부기둥들(LSP2) 각각의 횡단면 형상은 (c), (f)에 도시된 바와 같이 원형일 수 있고, 제2 상부기둥(USP2)의 횡단면 면적은 제2 하부기둥들(LSP2) 각각의 횡단면 면적보다 넓을 수 있다.
제2 하부기둥들(LSP2)과 제2 상부기둥(USP2) 각각의 횡단면 형상은 상술한 원형 또는 타원형으로 제한되지 않는다. 예를 들어, 제2 하부기둥들(LSP2)과 제1 상부기둥(USP2) 각각의 횡단면 형상은 삼각형, 사각형 등 다양한 다각형일 수 있다.
도 8a 내지 도 8f, 도 9a 및 도 9b는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 단계적으로 나타내는 도면들이다. 도 8a 내지 도 8f는 도 1a에 도시된 선 I-I'를 따라 절취한 공정 단계별 단면도들을 나타낸다. 도 9a 및 도 9b는 제1 및 제2 지지대 형성공정에 이어지는 후속 공정들의 일부를 개략적으로 나타내는 사시도들이다. 도 8a 내지 도 8f, 도 9a 및 도 9b를 참조하여 설명되는 반도체 장치의 제조방법은 도 1a 내지 도 1c, 도 5, 도 6a 내지 도 6c, 및 도 7에 도시된 반도체 장치를 제조하는데 적용될 수 있다.
도 8a를 참조하면, 반도체막(101) 상에 제1 계단식 구조(A)를 갖는 제1 적층체(110)를 형성한다.
반도체막(101)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다. 또는 반도체막(101)은 소스막으로 이용되거나, 파이프 게이트로 이용되는 도프트막으로 형성될 수 있다. 도프트막은 도프트 실리콘막일 수 있다.
제1 계단식 구조(A)를 갖는 제1 적층체(110)를 형성하는 단계는 반도체막(101) 상에 제1 물질막들(111) 및 제2 물질막들(113)을 교대로 적층하는 단계 및 제1 물질막들(111) 및 제2 물질막들(113)을 계단형으로 패터닝하는 단계를 포함할 수 있다. 제1 적층체(110)의 최상층과 최하층에 제1 물질막(111)이 배치될 수 있다.
제1 물질막들(111)은 제2 물질막들(113)과 다른 물질로 형성될 수 있다. 일 실시 예로서, 제1 물질막들(111) 각각은 층간 절연막용 절연물로 형성되고, 제2 물질막들(113) 각각은 제1 물질막들(111)에 대한 식각 선택성을 갖는 희생 절연막용 절연물로 형성될 수 있다. 보다 구체적인 예를 들어, 제1 물질막들(111) 각각은 실리콘 산화막(SiO2)등의 산화막으로 형성될 수 있고, 제2 물질막들(113)은 실리콘 질화막(SiN)등의 질화막으로 형성될 수 있다. 다른 실시 예로서, 제2 물질막들(113) 각각은 도전패턴용 도전물로 형성되고, 제1 물질막들(111) 각각은 제2 물질막들(113)에 대한 식각 선택성을 갖는 희생용 도전물로 형성될 수 있다. 보다 구체적인 예를 들어, 제1 물질막들(111) 각각은 언도프트 실리콘막으로 형성될 수 있고, 제2 물질막들(113) 각각은 도프트 실리콘막 또는 금속막으로 형성될 수 있다.
수직방향으로 적층된 제1 물질막들(111) 및 제2 물질막들(113)을 계단형으로 패터닝함으로써, 제2 물질막들(113)의 단부가 제1 계단식 구조(A)를 이룰 수 있다. 제1 계단식 구조(A)를 이루는 제2 물질막들(113)의 단부는 하부 패드부들(LP)로 정의될 수 있다. 제2 물질막들(113)의 하부 패드부들(LP)은 제1 계단식 구조(A)를 형성할 수 있도록 반도체막(101)에 가까울수록 수평방향으로 더 돌출된다.
도 8b를 참조하면, 제1 계단식 구조(A)를 덮는 제1 절연막(121)을 형성한다. 제1 절연막(121)은 산화막으로 형성될 수 있다. 제1 절연막(121)의 표면은 평탄화될 수 있다. 평탄화 공정에 의해, 제1 적층체(110)의 상면이 노출될 수 있다. 제1 절연막(121)의 표면을 평탄화하기 위해, 화학적기계적연마(CMP: Chemical Mechanical Polshing) 방식을 이용할 수 있다.
이어서, 제1 적층체(110) 상에 마스크 패턴(123)을 형성할 수 있다. 마스크 패턴(123)은 다수의 제1 홀들(H1)을 포함한다. 제1 홀들(H1)의 레이아웃은 제1 및 제2 지지대들의 디자인에 따라 다양하게 변경될 수 있다. 예를 들어, 수평적 관점에서, 제1 홀들(H1)의 레이아웃은 도 1a 내지 도 1c, 도 5, 도 6a 내지 도 6c, 및 도 7에 도시된 제1 하부기둥들(LSP1) 및 제2 하부기둥들(LSP2)의 다양한 레이아웃들에 대응되도록 다양하게 변경될 수 있다. 마스크 패턴(123)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴일 수 있다.
이 후, 마스크 패턴(123)을 식각 베리어로 이용한 식각 공정으로 제1 적층체(110)를 식각한다. 이로써, 제1 적층체(110)를 관통하고 반도체막(101)을 노출하는 제1 하부홀들(125A) 및 제2 하부홀들(125B)이 형성된다.
제1 하부홀들(125A)은 제1 계단식 구조(A)를 이루는 하부 패드부들(LP)에 인접한 제1 적층체(110)의 일부 영역을 관통한다. 제2 하부홀들(125B)은 제1 계단식 구조(A)를 이루는 하부 패드부들(LP) 중 적어도 어느 하나를 관통한다. 제2 하부홀들(125B)은 하부 패드부들(LP) 상의 제1 절연막(121)을 더 관통할 수 있다.
마스크 패턴(123)은 도 2c에 도시된 셀 플러그(CPL)가 배치되는 영역을 정의하는 개구홀들을 더 포함할 수 있다. 이 경우, 제1 하부홀들(125A) 및 제2 하부홀들(125B)은 제1 적층체(110)의 셀 영역에 배치되는 셀측 관통홀들과 동시에 형성될 수 있다.
제1 하부홀들(125A) 및 제2 하부홀들(125B) 형성 후, 마스크 패턴(123)은 제거될 수 있다.
도 8c를 참조하면, 제1 하부홀들(125A) 및 제2 하부홀들(125B) 각각을 제1 및 제2 물질막들(111 및 113)에 대한 식각 선택성을 갖는 희생물질(127, 129)로 채운다. 이로써, 제1 하부홀들(125A) 내부에 제1 희생기둥들(120A)이 각각 형성되고, 제2 하부홀들(125B) 내부에 제2 희생기둥들(120B)이 각각 형성된다. 희생물질(127, 129)은 후속에서 형성될 제3 및 제4 물질막들(131 및 133)에 대한 식각 선택성을 갖는다.
희생물질(127, 129)은 금속, 베리어 메탈 또는 폴리 실리콘 등을 포함할 수 있다. 희생물질(127, 129)은 단일물질로 형성되거나, 이종의 물질로 형성될 수 잇다. 예를 들어, 희생물질은 제1 하부홀들(125A) 및 제2 하부홀들(125B) 각각의 표면을 따라 컨포멀하게 증착된 베리어 메탈막(127) 및 베리어 메탈막(127) 상에서 제1 하부홀들(125A) 및 제2 하부홀들(125B) 각각을 완전히 채우는 금속막(129)을 포함할 수 있다. 베리어 메탈막(127)으로서, 티타늄 질화막(TiN)이 이용될 수 있고, 금속막(129)으로서 텅스텐(W)이 이용될 수 있다.
제1 희생기둥들(120A) 및 제2 희생기둥들(120B)에 의해 관통되는 제1 적층체(110) 상에, 제2 계단식 구조(B)를 갖는 제2 적층체(130)를 형성한다.
제2 계단식 구조(B)를 갖는 제2 적층체(130)를 형성하는 단계는 제1 적층체(110) 상에 제3 물질막들(131) 및 제4 물질막들(133)을 교대로 적층하는 단계 및 제3 물질막들(131) 및 제4 물질막들(133)을 계단형으로 패터닝하는 단계를 포함할 수 있다. 제2 적층체(130)의 최상층과 최하층에 제3 물질막(131)이 배치될 수 있다. 제3 물질막들(131)은 제1 물질막들(111)과 동일한 물질로 형성되고, 제4 물질막들(133)은 제2 물질막들(113)과 동일한 물질로 형성된다.
수직방향으로 적층된 제3 물질막들(131) 및 제4 물질막들(133)을 계단형으로 패터닝함으로써, 제4 물질막들(133)의 단부가 제2 계단식 구조(B)를 이룰 수 있다. 제2 계단식 구조(B)를 이루는 제4 물질막들(133)의 단부는 상부 패드부들(UP)로 정의될 수 있다. 제4 물질막들(133)의 상부 패드부들(UP)은 제2 계단식 구조(B)를 형성할 수 있도록 반도체막(101)에 가까울수록 수평방향으로 더 돌출된다.
제2 계단식 구조(B)를 갖는 제2 적층체(130)는 제1 희생기둥들(120A)을 덮도록 연장되고, 제2 희생기둥들(120B)을 노출시키도록 패터닝된다.
도 8d를 참조하면, 제1 절연막(121) 및 제2 계단식 구조(B)를 덮는 제2 절연막(135)을 형성한다. 제2 절연막(135)은 산화막으로 형성될 수 있다. 제2 절연막(135)의 표면은 평탄화될 수 있다. 평탄화 공정에 의해, 제2 적층체(130)의 상면이 노출될 수 있다. 제2 절연막(135)의 표면을 평탄화하기 위해, 화학적기계적연마(CMP: Chemical Mechanical Polshing) 방식을 이용할 수 있다.
이어서, 제2 적층체(130) 상에 마스크 패턴(141)을 형성할 수 있다. 마스크 패턴(141)은 다수의 제2 홀들(H2)을 포함한다. 제2 홀들(H2)의 레이아웃은 제1 및 제2 지지대들의 디자인에 따라 다양하게 변경될 수 있다. 예를 들어, 수평적 관점에서, 제2 홀들(H2)의 레이아웃은 도 1a 내지 도 1c, 도 5, 도 6a 내지 도 6c, 및 도 7에 도시된 제1 상부기둥들(USP1) 및 제2 상부기둥들(USP2)의 레이아웃들에 대응되도록 다양하게 변경될 수 있다. 마스크 패턴(141)은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴일 수 있다.
이 후, 마스크 패턴(141)을 식각 베리어로 이용한 식각 공정으로 제2 적층체(130)를 식각한다. 이로써, 제2 적층체(130)의 제2 계단식 구조(B)를 관통하는 제1 상부홀들(143A) 및 제2 절연막(135)을 관통하는 제2 상부홀들(143B)이 형성된다. 제1 상부홀들(143A) 각각은 제1 희생기둥들(120A) 중 적어도 2개에 중첩된다. 제2 상부홀들(143B) 각각은 제2 희생기둥들(120B) 중 적어도 하나에 중첩된다. 제1 상부홀들(143A)과 제1 희생기둥들(120A)의 중첩구조는 제1 지지대들의 디자인에 따라 다양하게 변경될 수 있다. 제2 상부홀들(143B)과 제2 희생기둥들(120B)의 중첩구조는 제2 지지대들의 디자인에 따라 다양하게 변경될 수 있다.
마스크 패턴(141)은 도 2c에 도시된 셀 플러그(CPL)가 배치되는 영역을 정의하는 개구홀들을 더 포함할 수 있다. 이 경우, 제1 상부홀들(143A) 및 제2 상부홀들(143B)은 제2 적층체(130)의 셀 영역에 배치되는 셀측 관통홀들과 동시에 형성될 수 있다.
본 발명의 실시 예에 따른 제1 희생기둥들(120A) 각각은 제1 상부홀들(143A) 중 적어도 어느 하나에 의해 노출되고, 제2 희생기둥들(120B) 각각은 제2 상부홀들(143B) 중 적어도 어느 하나에 의해 노출된다. 이로써, 제1 희생기둥들(120A) 및 제2 희생기둥들(120B)은 제1 상부홀들(143A) 및 제2 상부홀들(143B)을 통해 완전히 제거될 수 있다. 이에 따라, 도전물로 형성되는 제1 희생기둥들(120A) 및 제2 희생기둥들(120B)이 잔류함으로써 발생하는 반도체 장치의 동작불량을 개선할 수 있다. 예를 들어, 제1 희생기둥들(120A) 및 제2 희생기둥들(120B)이 잔류하는 경우, 제1 희생기둥들(120A) 및 제2 희생기둥들(120B)에 의해 수직방향으로 적층된 도전패턴들(도 2a의 CP1, CP2)이 전기적으로 연결되는 불량이 발생할 수 있다. 본 발명의 실시 예는 이러한 불량을 개선할 수 있다.
도 8e를 참조하면, 제1 상부홀들(143A) 및 제2 상부홀들(143B)을 통해 도 8d에 도시된 제1 희생기둥들(120A) 및 제2 희생기둥들(120B)을 제거한다. 이로써, 제1 하부홀들(125A) 및 제2 하부홀들(125B)이 개구된다.
이하, 제1 상부홀들(143A) 각각에 적어도 2개의 제1 하부홀들(125A)이 연결된 구조를 제1 개구부(OP1)로 정의하고, 제2 상부홀들(143B) 각각에 적어도 하나의 제2 하부홀(125B)이 연결된 구조를 제2 개구부(OP2)로 정의한다. 제1 개구부(OP1) 및 제2 개구부(OP2) 형성 후, 도 8d를 참조하여 상술한 마스크 패턴(141)은 제거될 수 있다.
도 8f를 참조하면, 도 8e에 도시된 제1 개구부(OP1) 및 제2 개구부(OP2) 내부에 각각 제1 지지대(150A) 및 제2 지지대(150B)를 형성한다.
제1 지지대(150A) 및 제2 지지대(150B) 각각은 메모리막(151), 반도체막(157) 및 갭필 절연막(159)을 포함할 수 있다. 메모리막(151)은 도 3을 참조하여 상술한 바와 같이 블로킹 절연막, 데이터 저장막, 및 터널 절연막을 포함한다. 메모리막(151)은 도 8e에 도시된 제1 개구부(OP1) 및 제2 개구부(OP2) 각각의 표면을 따라 컨포멀하게 형성될 수 있다. 반도체막(157)은 제1 부분(153) 및 제2 부분(155)으로 구분될 수 있다. 제1 부분(153)은 메모리막(151)과 갭필 절연막(159) 사이에 배치된 부분이고, 제2 부분(155)은 갭필 절연막(159)보다 돌출된 메모리막(151)의 상단부 중심 영역을 채우는 부분이다. 제2 부분(155)은 불순물 도핑영역일 수 있다. 경우에 따라, 갭필 절연막(159)은 생략될 수 있다. 갭필 절연막(159)이 형성되지 않는 경우, 반도체막(157)으로 메모리막(151)의 중심영역을 완전히 채울 수 있다.
도 8e에 도시된 바와 다른 예로, 제1 지지대(150A) 및 제2 지지대(150B)는 도 8e에 도시된 제1 개구부(OP1) 및 제2 개구부(OP2)를 각각 절연물로만 채워서 형성될 수 있다.
도 9a를 참조하면, 도 8f에 도시된 제1 적층체(110) 및 제2 적층체(130)를 관통하는 슬릿(161)을 형성한다. 슬릿(161)은 제1 절연막(121) 및 제2 절연막(135)을 관통하도록 연장될 수 있다. 반도체막(101)은 슬릿(161)에 의해 노출될 수 있다.
슬릿(161)을 통해 도 8f에 도시된 제1 적층체(110) 및 제2 적층체(130)의 희생용 물질막들을 선택적으로 제거할 수 있다. 예를 들어, 슬릿(161)을 통해, 제1 적층체(110)의 제2 물질막들(113) 및 제2 적층체(130)의 제4 물질막들(133)을 선택적으로 제거할 수 있다. 이로써, 제1 수평공간(163A)이 수직방향으로 이웃한 제1 물질막들(111) 사이에서 개구되고, 제2 수평공간(163B)이 수직방향으로 이웃한 제3 물질막들(131) 사이에서 개구된다.
본 발명의 실시 예들에 따르면, 제1 지지대(150A) 및 제2 지지대(150B)를 통해 제1 물질막들(111) 및 제3 물질막들(131) 각각의 밴딩 현상을 방지할 수 있다. 이로써, 제1 수평공간(163A) 및 제2 수평공간(163B) 각각의 갭이 유지될 수 있다. 특히, 본 발명의 실시 예에 따른 제1 지지대(150A)의 하부 구조는 하중을 견딜 수 있는 안정적인 구조로 설계되어 제1 수평공간(163A)의 갭을 견고하게 유지할 수 있다.
도 9b를 참조하면, 도 9a 도시된 제1 수평공간(163A) 및 제2 수평공간(163B) 각각을 도전패턴(171)으로 채울 수 있다.
도전패턴(171)을 형성하는 단계는 도 9a 도시된 제1 수평공간(163A) 및 제2 수평공간(163B)을 채우는 도전물을 형성하는 단계, 및 도전패턴(171)이 정의되도록 도 9a에 도시된 슬릿(161) 내부의 도전물의 일부를 제거하는 단계를 포함할 수 있다.
도전패턴(171)은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 도전패턴(171)은 저저항 배선을 위해 텅스텐 등의 저저항 금속이 이용될 수 있다. 도전패턴(171)은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등의 베리어막을 더 포함할 수 있다.
제1 물질막들(111) 및 제3 물질막들(131)은 층간 절연막들로서 잔류된다. 층간 절연막들로서 잔류되는 제1 물질막들(111) 및 제3 물질막들(131)과, 도전패턴(171)은 게이트 적층체(GST)를 구성할 수 있다.
이어서, 도 9a에 도시된 슬릿(161) 내부를 채우는 수직 구조체(181)를 형성한 후, 제3 절연막(183)을 형성할 수 있다. 수직 구조체(181)는 절연물을 포함할 수 있다. 수직 구조체(181)는 절연물 및 절연물을 관통하는 도전막을 포함할 수 있다.
이 후, 비트 라인, 메탈 배선, 및 콘택 플러그들을 형성하기 위한 다양한 후속 공정들을 실시할 수 있다.
도 9a 및 도 9b에서 상술한 바와 다른 예로서, 제1 및 제3 물질막들을 슬릿을 통해 층간 절연막용 절연물로 대체하고, 제2 및 제4 물질막들을 도전패턴들로서 잔류시켜서 게이트 적층체를 형성할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 하나의 상부 기둥으로부터 연장된 2개 이상의 하부 기둥들을 포함하는 지지대에 의해 지지되는 적층체를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
ILD1, ILD2: 층간 절연막 CP1, CP2, 171: 도전패턴
LST, 110: 제1 적층체 UST, 130: 제2 적층체
SP1, 150A: 제1 지지대 SP2, 150B: 제2 지지대
LSP1: 제1 하부기둥 LSP2: 제2 하부기둥
USP1: 제1 상부기둥 USP2: 제2 상부기둥
FI, 159: 갭필 절연막 101, SE, 157: 반도체막
ML, 151: 메모리막 LP: 하부 패드부
UP: 상부 패드부 A, B: 제1 및 제2 계단식 구조
L1, 121: 제1 절연막 L2, 135: 제2 절연막
UCT: 제1 콘택 플러그 LCT: 제2 콘택 플러그
111: 제1 물질막 113: 제2 물질막
131: 제3 물질막 133: 제4 물질막
120A 및 120B: 제1 및 제2 희생기둥
125A 및 125B: 제1 및 제2 하부홀
143A 및 143B: 제1 및 제2 상부홀

Claims (21)

  1. 교대로 적층된 제1 층간 절연막들 및 제1 도전패턴들을 포함하는 제1 적층체;
    상기 제1 적층체 상에 교대로 적층된 제2 층간 절연막들 및 제2 도전패턴들을 포함하는 제2 적층체; 및
    상기 제1 적층체를 관통하는 적어도 2개의 제1 하부기둥들 및 상기 제2 적층체를 관통하고 상기 적어도 2개의 제1 하부기둥들에 중첩된 제1 상부기둥을 포함하는 제1 지지대를 포함하고,
    상기 적어도 2개의 제1 하부기둥들 각각은 상기 제1 상부기둥과 연장되는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 적어도 2개의 제1 하부기둥들은 서로 다른 2개 내지 4개의 기둥들을 포함하는 반도체 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 지지대는
    상기 제1 지지대의 중심영역에 배치된 갭필 절연막;
    상기 갭필 절연막의 표면을 따라 연장된 반도체막; 및
    상기 반도체막의 표면을 따라 연장된 메모리막을 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 도전패턴들 각각은 제1 계단식 구조로 적층된 하부 패드부를 포함하고,
    상기 제2 도전패턴들 각각은 제2 계단식 구조로 적층된 상부 패드부를 포함하고,
    상기 제1 계단식 구조는 상기 제2 계단식 구조보다 측부로 돌출된 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제1 상부기둥은 상기 상부 패드부를 관통하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 상부기둥은 상기 상부 패드부의 모서리들 각각에 인접하여 배치된 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제1 계단식 구조 및 상기 제2 계단식 구조를 덮는 절연막;
    상기 절연막을 관통하여 상기 상부 패드부에 접촉된 제1 콘택 플러그; 및
    상기 절연막을 관통하여 상기 하부 패드부에 접촉된 제2 콘택 플러그를 더 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제1 적층체를 관통하는 적어도 하나의 제2 하부기둥 및 상기 절연막을 관통하고 상기 적어도 하나의 제2 하부기둥에 중첩된 제2 상부기둥을 포함하는 제2 지지대를 더 포함하고,
    상기 적어도 하나의 제2 하부기둥은 상기 제2 상부기둥과 연장되는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 적어도 하나의 제2 하부기둥은 상기 하부 패드부를 관통하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 적어도 하나의 제2 하부기둥은,
    상기 제2 상부기둥으로부터 연장된 하나의 기둥을 포함하거나,
    상기 제2 상부기둥으로부터 연장된 서로 다른 2개의 기둥들을 포함하는 반도체 장치.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 적어도 하나의 제2 하부기둥은 상기 하부 패드부의 모서리들 각각에 인접하여 배치된 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제2 지지대는
    상기 제2 지지대의 중심영역에 배치된 갭필 절연막;
    상기 갭필 절연막의 표면을 따라 연장된 반도체막; 및
    상기 반도체막의 표면을 따라 연장된 메모리막을 포함하는 반도체 장치.
  15. 제1 적층체를 형성하는 단계;
    상기 제1 적층체를 관통하는 적어도 2개의 제1 희생기둥들을 형성하는 단계;
    상기 제1 적층체 상에, 상기 제1 희생기둥들을 덮도록 연장되는 제2 적층체를 형성하는 단계;
    상기 제2 적층체를 관통하고 상기 적어도 2개의 제1 희생기둥들에 중첩된 제1 상부홀을 형성하여, 상기 제1 상부홀을 통해 상기 적어도 2개의 제1 희생기둥들을 노출시키는 단계;
    상기 제1 상부홀을 통해 상기 노출된 적어도 2개의 제1 희생기둥들을 제거하여 제1 하부홀들을 개구하는 단계; 및
    상기 제1 상부홀 및 상기 제1 하부홀들의 내부에 제1 지지대를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제1 지지대는,
    상기 제1 상부홀 및 상기 제1 상부홀에 연결되는 서로 다른 2개 내지 4개의 상기 제1 하부홀들을 채우는 반도체 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제1 적층체는 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하고, 상기 제2 물질막들 각각은 제1 계단식 구조로 적층된 하부 패드부를 갖고,
    상기 제2 적층체는 교대로 적층된 제3 물질막들 및 제4 물질막들을 포함하고, 상기 제4 물질막들 각각은 제2 계단식 구조로 적층된 상부 패드부를 갖는 반도체 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 적어도 2개의 제1 희생기둥들을 형성하는 단계는,
    상기 제1 계단식 구조에 인접한 상기 제1 적층체의 일부 영역을 관통하는 상기 제1 하부홀들을 형성하는 단계; 및
    상기 제1 하부홀들을 상기 제1 내지 제4 물질막들에 대한 식각 선택성을 갖는 희생물질로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 적어도 2개의 제1 희생기둥들을 형성하는 단계는,
    상기 제1 적층체의 상기 제1 계단식 구조를 덮는 제1 절연막을 형성하는 단계;
    상기 제1 계단식 구조를 관통하는 적어도 하나의 제2 하부홀을 형성하는 단계; 및
    상기 적어도 하나의 제2 하부홀을 상기 희생물질로 채워 적어도 하나의 제2 희생기둥을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 제1 절연막 및 상기 제2 적층체의 상기 제2 계단식 구조를 덮는 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 관통하고 상기 적어도 하나의 제2 희생기둥에 중첩된 제2 상부홀을 형성하여, 상기 제2 상부홀을 통해 상기 적어도 하나의 제2 희생기둥을 노출시키는 단계;
    상기 제2 상부홀을 통해 상기 노출된 적어도 하나의 제2 희생기둥을 제거하여 상기 적어도 하나의 제2 하부홀을 개구하는 단계; 및
    상기 제2 상부홀 및 상기 적어도 하나의 제2 하부홀 내부에 제2 지지대를 형성하는 단계를 더 포함하고,
    상기 제2 지지대는 상기 제2 상부홀 및 상기 제2 상부홀에 연결되는 상기 적어도 하나의 제2 하부홀을 채우는 반도체 장치의 제조방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 제1 상부홀은 상기 제2 계단식 구조를 관통하도록 형성되는 반도체 장치의 제조방법.
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