KR102592894B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예들은 웰 도펀트를 포함하는 웰 구조, 상기 웰 구조 상에 배치되고 측벽에 홈(groove)이 형성된 게이트 적층체, 상기 게이트 적층체를 관통하고, 상기 웰 구조와 상기 게이트 적층체 사이의 수평공간의 표면을 따라 연장된 채널패턴을 포함하는 반도체 장치 및 그 제조방법을 제공할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함한다. 반도체 장치의 집적도 향상이 요구됨에 따라, 메모리 셀들이 차지하는 면적을 줄이기 위한 다양한 기술들이 개발되고 있다. 메모리 셀들 각각이 차지하는 면적을 줄이기 위해, 메모리 셀들 각각을 구성하는 패턴들을 미세하게 패터닝할 수 있다. 패턴의 미세화에는 한계가 있다. 이러한 한계 극복을 위해, 제한된 면적 내에서 메모리 셀들을 3차원으로 배열하는 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 메모리 셀들의 집적도를 향상시킬 수 있고, 동작 신뢰성 및 제조 공정의 안정성을 높일 수 있는 반도체 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 실시 예들에 따른 반도체 장치는 웰 도펀트를 포함하는 웰 구조; 상기 웰 구조 상에 제1 방향을 따라 연이어 적층된 제1 적층체, 제2 적층체, 및 제3 적층체를 포함하고, 상기 제1 적층체와 상기 제3 적층체가 상기 제2 적층체보다 상기 제1 방향에 수직 교차하는 제2 방향으로 돌출되어 정의된 홈(groove)이 측벽에 형성된 게이트 적층체; 상기 게이트 적층체를 관통하고, 상기 웰 구조와 상기 게이트 적층체 사이의 수평공간의 표면을 따라 연장된 채널패턴; 상기 채널패턴의 외벽을 따라 연장된 메모리 패턴; 상기 게이트 적층체의 상기 측벽 상에 형성된 스페이서 절연패턴; 및 상기 스페이서 절연패턴 상에 형성되고, 상기 채널패턴에 접촉되도록 상기 수평공간을 향하여 연장되고, 소스 도펀트를 포함하는 도프트 반도체 패턴을 포함할 수 있다.
본 발명의 실시 예들에 따른 반도체 장치는 웰 구조를 관통하여 상기 웰 구조보다 돌출되게 제1 방향으로 연장된 지지체들; 상기 지지체들 상에 배치되고, 서로 마주하는 제1 게이트 적층체 및 제2 게이트 적층체; 상기 제1 게이트 적층체와 상기 제2 게이트 적층체 사이에 배치되고, 상기 제1 방향을 따라 연장된 수직부 및 상기 수직부의 양측으로부터 상기 제1 게이트 적층체의 측벽과 상기 제2 게이트 적층체의 측벽을 향하여 돌출된 수평 돌출부들을 포함하는 도프트 반도체 패턴; 상기 제1 게이트 적층체를 관통하고, 상기 도프트 반도체 패턴에 접촉되도록 상기 제1 게이트 적층체의 바닥면을 따라 연장되고, 상기 제1 게이트 적층체 아래에서 상기 지지체들의 측벽들 및 상기 웰 구조의 상면을 따라 연장된 제1 채널패턴; 상기 제2 게이트 적층체를 관통하고, 상기 도프트 반도체 패턴에 접촉되도록 상기 제2 게이트 적층체의 바닥면을 따라 연장되고, 상기 제2 게이트 적층체 아래에서 상기 지지체들의 측벽들 및 상기 웰 구조의 상면을 따라 연장된 제2 채널패턴; 상기 제1 채널패턴의 외벽을 따라 연장된 제1 메모리 패턴; 및 상기 제2 채널패턴의 외벽을 따라 연장된 제2 메모리 패턴을 포함할 수 있다.
본 발명의 실시 예들에 따른 반도체 장치의 제조방법은 웰 구조를 형성하는 단계; 상기 웰 구조를 관통하고, 상기 웰 구조보다 상부로 돌출된 지지체들을 형성하는 단계; 상기 지지체들 상에 제1 적층체를 형성하는 단계; 상기 제1 적층체 상에 배치되고, 식각정지패턴에 의해 관통되는 제2 적층체를 형성하는 단계; 상기 제2 적층체 상에 상기 식각정지패턴을 덮도록 연장된 제3 적층체를 형성하는 단계; 상기 제3 적층체 및 상기 식각정지패턴을 관통하고, 상기 제1 적층체 내부로 연장된 슬릿을 형성하는 단계; 상기 제3 적층체와 상기 제1 적층체 사이에 언더컷 영역이 정의되고 상기 제2 적층체의 측벽이 노출될 수 있도록 상기 슬릿의 양측에 잔류하는 상기 식각정지패턴을 제거하는 단계; 및 상기 슬릿 및 상기 언더컷 영역을 통해 상기 제1 내지 제3 적층체들 각각의 희생막을 도전패턴으로 대체하는 단계를 포함할 수 있다.
본 발명의 실시 예는 적층체들을 관통하는 채널패턴의 연장방향을 따라 메모리 셀들을 형성하여, 메모리 셀들의 집적도를 향상시킬 수 있다.
본 발명의 실시 예는 채널패턴을 따라 흐르는 셀 전류의 손실을 방지하여 반도체 장치의 동작 신뢰성을 높일 수 있다.
본 발명의 실시 예는 식각 정지패턴을 이용하여 슬릿 형성 공정의 안정성을 높일 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 장치를 나타내는 사시도이다.
도 2a는 채널패턴 내에서의 전류 흐름을 나타내는 사시도이다.
도 2b는 도 2a에 도시된 캡핑패턴을 확대하여 나타내는 단면도이다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 장치의 레이아웃을 나타내는 평면도이다.
도 4는 도 3에 도시된 선 X-X'를 따라 절취한 반도체 장치의 단면도이다.
도 5a 내지 도 5d, 도 6a 내지 도 6d, 도 7a 내지 도 7g, 도 8a 내지 도 8e, 도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b 및 도 15a 내지 도 15c는 본 발명의 제2 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다.
도 16은 본 발명의 제2 실시 예에 따른 반도체 장치를 나타내는 단면도이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 장치를 나타내는 사시도이다. 인식의 편의를 위해, 도 1에서 일부 구성의 도시가 생략되었다.
도 1을 참조하면, 본 발명에 따른 반도체 장치는 웰 도펀트를 포함하는 웰 구조(WE), 웰 구조(WE)로부터 제1 방향(I)으로 이격되어 배치된 게이트 적층체들(GST1, GST2), 게이트 적층체들(GST1, GST2)의 측벽들 상에 배치된 스페이서 절연패턴들(IS), 서로 인접한 스페이서 절연패턴들(IS) 사이에 형성된 소스콘택구조(SCL), 소스콘택구조(SCL) 아래에 정렬되고 웰 구조(WE)에 연결된 웰 콘택구조(WCL), 웰 콘택구조(WCL)와 소스콘택구조(SCL) 사이를 절연하는 웰-소스간 절연막(SWI), 소스콘택구조(SCL)와 웰 구조(WE)에 전기적으로 연결된 채널패턴들(CH1, CH2), 채널패턴들(CH1, CH2) 외벽들을 각각 감싸는 메모리 패턴들(ML1, ML2)을 포함할 수 있다.
웰 구조(WE)는 웰 도펀트를 포함하는 도프트 반도체막을 포함할 수 있다. 웰 도펀트는 p형 도펀트 일 수 있다. 웰 도펀트는 웰 구조(WE) 내에서 게이트 적층체들(GST1, GST2)로부터 멀어질수록 높은 농도로 분포할 수 있다. 예를 들어, 웰 구조(WE)는 웰 도펀트를 제1 농도로 포함하는 제1 도프트 반도체막(D1A) 및 웰 도펀트를 제2 농도로 포함하는 제2 도프트 반도체막(D1B)의 적층 구조로 형성될 수 있다. 제1 농도는 제2 농도보다 높다. 제1 도프트 반도체막(D1A) 및 제2 도프트 반도체막(D1B) 각각은 도프트 실리콘막일 수 있다. 도면에 도시되진 않았으나, 구동 회로부를 포함하는 기판이 웰 구조(WE) 아래에 배치될 수 있다. 웰 구조(WE)는 구동 회로부에 중첩되도록 배치될 수 있다.
웰 구조(WE)는 버퍼막(BU)으로 덮일 수 있다. 버퍼막(BU)은 웰 도펀트가 웰 구조(WE)로부터 게이트 적층체들(GST1, GST2)을 향하여 확산되는 것을 방지하기 위해 형성될 수 있다. 버퍼막(BU)은 산화막을 포함할 수 있다.
게이트 적층체들(GST1, GST2)은 웰 구조(WE)로부터 이격되어 배치된다. 게이트 적층체들(GST1, GST2)과 웰 구조(WE) 사이의 공간은 수평공간(HSP)으로 정의한다. 수평공간(HSP)은 도 2a 및 도 3에 도시된 지지체들(IP)에 의해 지지된다. 지지체들(IP)은 웰 구조(WE)를 관통하고, 웰 구조(WE)보다 게이트 적층체들(GST1, GST2)을 향하여 더 돌출된다. 지지체들(IP)의 구조 및 레이아웃은 아래에서 도 2a 및 도 3을 참조하여 보다 구체적으로 설명한다.
게이트 적층체들(GST1, GST2)은 웰 구조(WE) 상에서 제2 방향(Ⅱ)으로 서로 이격된다. 제2 방향(Ⅱ)은 제1 방향(I)에 수직 교차하는 방향일 수 있다. 도면에는 두 개의 게이트 적층체들(GST1, GST2)이 배치된 경우가 예시되어 있으나, 3 이상의 게이트 적층체들이 제2 방향(Ⅱ)을 따라 서로 이격되어 배치될 수 있다. 게이트 적층체들(GST1, GST2) 각각은 제1 방향(I)을 따라 연이어 적층된 제1 적층체(ST1), 제2 적층체(ST2), 및 제3 적층체(ST3)를 포함한다.
제1 적층체(ST1)는 제1 방향(I)으로 교대로 적층된 제1 도전패턴(CP1) 및 제1 층간 절연막(ILD1)을 적어도 한 쌍 포함할 수 있다. 예를 들어, 제1 적층체(ST1)는 한 쌍의 제1 도전패턴(CP1) 및 제1 층간 절연막(ILD1)을 포함할 수 있다. 제1 적층체(ST1)의 최하층에 제1 도전패턴(CP1)이 배치된다.
제2 적층체(ST2)는 제1 방향(I)으로 교대로 적층된 제2 도전패턴(CP2) 및 제2 층간 절연막(ILD2)을 적어도 한 쌍 포함할 수 있다. 예를 들어, 제2 적층체(ST2)는 다수의 제2 도전패턴들(CP2) 및 다수의 제2 층간 절연막들(ILD2)을 포함할 수 있다. 제2 적층체(ST2)를 구성하는 제2 도전패턴(CP2) 및 제2 층간 절연막(ILD2)의 적층 수는 반도체 장치를 제조하는 과정에서 요구되는 식각정지패턴의 두께에 따라 다양하게 변경될 수 있다.
제3 적층체(ST3)는 제1 방향(I)으로 교대로 적층된 제3 도전패턴(CP3) 및 제3 층간 절연막(ILD3)을 적어도 한 쌍 포함할 수 있다. 예를 들어, 제3 적층체(ST3)는 다수의 제3 도전패턴들(CP3) 및 다수의 제3 층간 절연막들(ILD3)을 포함할 수 있다. 제3 적층체(ST3)를 구성하는 제3 도전패턴(CP3) 및 제3 층간 절연막(ILD3)의 적층 수는 반도체 장치를 구성하는 메모리 셀들 및 셀렉트 트랜지스터들의 적층 수에 따라 다양하게 변경될 수 있다. 제3 적층체(ST3)의 최상층에 제3 층간 절연막(ILD3)이 배치된다. 제3 도전패턴들(CP3) 중 최상층으로부터 적어도 한층은 셀렉트 라인 분리구조(DS)에 의해 관통될 수 있다.
제1 내지 제3 도전패턴들(CP1 내지 CP3)은 서로 동일한 도전물로 형성될 수 있다. 제1 내지 제3 도전패턴들(CP1 내지 CP3)은 도프트 실리콘막, 금속막, 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 내지 제3 도전패턴들(CP1 내지 CP3)은 저항이 낮은 텅스텐을 포함할 수 있다.
제1 내지 제3 도전패턴들(CP1 내지 CP3)은 게이트 라인들(SSL, WL, DSL)로 이용된다. 게이트 라인들(SSL, WL, DSL)은 소스 셀렉트 라인(SSL), 워드 라인(WL), 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트 전극에 연결되고, 워드 라인(WL)은 메모리 셀 들의 게이트 전극에 연결되고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트 전극에 연결된다.
제1 및 제2 도전패턴들(CP1 및 CP2) 중 웰 구조(WE)에 인접한 최하층의 제1 도전패턴(CP1)은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 또는 제1 및 제2 도전패턴들(CP1 및 CP2) 중 웰 구조(WE)에 인접한 최하층으로부터 상부 방향으로 연이어 배치된 2이상의 패턴들 각각이 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 예를 들어, 최하층의 제2 도전패턴(CP2)이 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
제3 도전패턴들(CP3) 중 웰 구조(WE)로부터 가장 멀리 배치된 최상층의 패턴은 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 또는 제3 도전패턴들(CP3) 중 최상층 패턴으로부터 하부 방향으로 연이어 배치된 2이상의 패턴들 각각이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 예를 들어, 최상층의 제3 도전패턴과 그 하부의 제3 도전패턴 각각 드레인 셀렉트 라인(DSL)으로 이용될 수 있다.
드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 배치된 나머지 도전패턴들(CP2 및 CP3) 각각은 워드 라인(WL)으로 이용된다.
셀렉트 라인 분리 구조(DS)는 드레인 셀렉트 라인(DSL)으로 이용되는 제3 도전패턴들(CP3)을 관통하도록 제1 방향(I)을 따라 연장될 수 있다. 셀렉트 라인 분리 구조(DS)는 절연물로 형성된다. 셀렉트 라인 분리 구조(DS)는 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)을 관통하지 않도록, 그 깊이가 제어될 수 있다.
제1 내지 제3 층간 절연막들(ILD1 내지 ILD3)은 산화막 등의 절연물로 형성될 수 있다.
게이트 적층체들(GST1, GST2) 각각의 바닥면은 보호막(PL)으로 보호될 수 있다. 보호막(PL)은 게이트 적층체들(GST1, GST2) 각각의 바닥면을 따라 연장되고, 산화막으로 형성될 수 있다.
게이트 적층체들(GST1, GST2)은 상부 절연막들(UI1, UI2)로 덮일 수 있다. 상부 절연막들은 제1 상부 절연막(UI1) 및 제1 상부 절연막(UI1) 상에 배치된 제2 상부 절연막(UI2)을 포함할 수 있다. 제1 상부 절연막(UI1) 및 제2 상부 절연막(UI2) 각각은 산화막 등의 절연물로 형성될 수 있다.
제2 상부 절연막(UI2) 상에 다수의 비트 라인들(BL)이 배치될 수 있다. 전기적인 신호를 전달하는 비트 라인들(BL) 각각은 제1 방향(I)에 수직 교차하는 수평방향으로 연장될 수 있다. 예를 들어, 비트 라인들(BL) 각각은 제2 방향(Ⅱ)을 따라 연장될 수 있다. 비트 라인들(BL)의 레이아웃은 설계에 따라 다양하게 변경될 수 있다. 도 2a에 도시된 바와 같이, 비트 라인들(BL) 각각은 그에 대응하는 기둥부(PP)에 연결된다. 기둥부(PP)는 게이트 적층체들(GST1, GST2) 중 그에 대응하는 게이트 적층체로 둘러싸인다. 기둥부(PP)는, 아래에서, 도 2a를 참조하여 보다 구체적으로 설명된다. 비트 라인들(BL)은 제2 상부 절연막(UI2)에 의해 소스콘택구조(SCL)와 전기적으로 절연된다.
스페이서 절연패턴들(IS)은 게이트 적층체들(GST1, GST2)의 양측벽들 상에 형성된다. 스페이서 절연패턴들(IS)은 소스콘택구조(SCL)와 게이트 적층체들(GST1, GST2) 사이를 절연한다. 스페이서 절연패턴들(IS)은 산화막으로 형성될 수 있다.
소스콘택구조(SCL)는 서로 이웃한 게이트 적층체들 사이에서 서로 이웃한 스페이서 절연패턴들(IS) 사이의 공간을 채우도록 형성된다. 예를 들어, 소스콘택구조(SCL)는 서로 마주하는 제1 게이트 적층체(GST1) 및 제2 게이트 적층체(GST2) 사이에 배치될 수 있다. 소스콘택구조(SCL)는 전기적인 신호를 전달하기 위해 도전물로 형성된다. 소스콘택구조(SCL)는 소스 도펀트를 포함할 수 있다. 소스 도펀트는 웰 도펀트와 다른 도전형의 도펀트로서, 예를 들어 n형 도펀트일 수 있다. 소스콘택구조(SCL)는 게이트 적층체들(GST1, GST2)보다 웰 구조(WE)를 향해 더 돌출될 수 있다. 소스콘택구조(SCL)는 서로 이웃한 채널패턴들(CH1, CH2)의 단부들 사이로 연장된다. 서로 이웃한 채널패턴들(CH1, CH2)의 단부들은 소스콘택구조(SCL)의 양측벽에 직접 접촉된다.
스페이서 절연패턴들(IS)과 소스콘택구조(SCL)는 제1 상부 절연막(UI1)을 관통하고, 제2 상부 절연막(UI2)을 향하여 연장될 수 있다.
웰 콘택구조(WCL)는 웰 구조(WE)에 직접 접촉되고, 소스콘택구조(SCL)를 향하여 연장된다. 웰 콘택구조(WCL)는 채널패턴들(CH1, CH2) 각각의 일부에 접촉된 측벽을 갖는다. 웰 콘택구조(WCL)에 의해 웰 구조(WE)와 채널패턴들(CH1, CH2)이 전기적으로 연결된다. 웰 콘택구조(WCL)는 도전막으로 형성될 수 있다. 예를 들어, 웰 콘택구조(WCL)는 실리콘막 등의 반도체막으로 형성될 수 있다. 웰 콘택구조(WCL)는 웰 구조(WE)로부터 확산된 웰 도펀트를 포함할 수 있다.
웰-소스간 절연막(SWI)은 웰 콘택구조(WCL)과 소스콘택구조(SCL) 사이에 배치되어 이들 사이를 절연한다. 웰-소스간 절연막(SWI)은 산화막 등의 절연물로 형성될 수 있다.
게이트 적층체들(GST1, GST2), 셀렉트 라인 분리 구조(DS), 스페이서 절연패턴들(IS), 소스콘택구조(SCL), 웰-소스간 절연막(SWI), 및 웰 콘택구조(WCL) 각각은 수평 방향을 따라 연장될 수 있다. 예를 들어, 게이트 적층체들(GST1, GST2), 셀렉트 라인 분리 구조(DS), 스페이서 절연패턴들(IS), 소스콘택구조(SCL), 웰-소스간 절연막(SWI), 및 웰 콘택구조(WCL) 각각은 제1 및 제2 방향(I 및 Ⅱ)에 수직 교차하는 제3 방향(Ⅲ)을 따라 연장될 수 있다.
채널패턴들(CH1, CH2) 및 메모리 패턴들(ML1, ML2) 각각은 도 2a에 도시된 바와 같이, 제1 내지 제3 부분들(LP1 내지 LP3)을 포함할 수 있다. 제1 부분(LP1)은 그에 대응되는 게이트 적층체(GST1 또는 GST2)에 인접한 수평공간(HSP)의 상면을 따라 연장된 부분이고, 제2 부분(LP2)은 웰 구조(WE)에 인접한 수평공간(HSP)의 하면을 따라 연장된 부분이다. 수평공간(HSP)은 절연패턴들(FI1, FI2)로 채워질 수 있다. 제1 부분(LP1)과 제2 부분(LP2) 사이에 그에 대응되는 절연패턴(FI1 또는 FI2)이 배치되고, 제1 부분(LP1)과 제2 부분(LP2)은 그에 대응되는 절연패턴(FI1 또는 FI2)에 의해 서로 이격된다. 제3 부분(LP3)은 지지체들(IP) 각각의 측벽을 따라 연장된 부분이다. 제3 부분(LP3)에 의해 제1 부분(LP1)과 제2 부분(LP2)이 서로 연결될 수 있다.
채널패턴들(CH1, CH2) 각각은 도 1에 도시된 바와 같이, 소스 도펀트가 분포되는 정션(JN)을 포함할 수 있다. 정션(JN)은 소스콘택구조(SCL)에 인접한 채널패턴들(CH1, CH2) 각각의 내부에 정의된다.
도 2a는 채널패턴 내에서의 전류 흐름을 나타내는 사시도이다.
도 2a를 참조하면, 반도체 장치는 도 1에 도시된 수평공간(HSP)을 지지하는 지지체(IP)를 포함할 수 있다. 지지체(IP)는 웰 구조(WE)를 관통하고, 웰 구조(WE)보다 상부 방향으로 더 돌출되도록 제1 방향(I)으로 연장될 수 있다. 도 1에 도시된 게이트 적층체들(GST1, GST2)은 그에 대응하는 지지체(IP) 상에 배치된다. 도 2a는 하나의 지지체(IP)를 도시하고 있으나, 다수의 지지체들이 도 1에 도시된 수평공간(HSP)을 지지한다. 다수의 지지체들에 대한 배치 구조의 일 예는 도 3을 참조하여 후술한다.
채널패턴들(CH1, CH2) 및 메모리 패턴들(ML1, ML2) 각각은 기둥부들(PP) 및 제1 내지 제3 부분들(LP1 내지 LP3)을 포함할 수 있다.
기둥부들(PP)은 도 1에 도시된 게이트 적층체들(GST1, GST2)을 관통하는 부분으로서, 제1 방향(I)을 따라 연장된다. 기둥부들(PP) 배치 구조의 일 예는 도 3을 참조하여 후술한다.
채널패턴들(CH1, CH2) 및 메모리 패턴들(ML1, ML2) 각각의 제1 부분(LP1)은 도 1에 도시된 게이트 적층체들(GST1, GST2) 중 그에 대응하는 하나에 인접하고, 제2 및 제3 방향(Ⅱ 및 Ⅲ)에 나란한 수평 방향을 따라 연장된다. 채널패턴들(CH1, CH2) 및 메모리 패턴들(ML1, ML2) 각각의 제2 부분(LP2)은 제1 부분(LP1) 아래에 배치되고, 웰 구조(WE)에 인접하게 배치된다. 서로 마주하는 제1 부분(LP1)과 제2 부분(LP2) 사이에 그에 대응하는 절연패턴들(FI1 또는 FI2)이 배치된다. 제2 부분(LP2)은 제2 및 제3 방향(Ⅱ 및 Ⅲ)에 나란한 수평 방향을 따라 연장된다. 채널패턴들(CH1, CH2) 및 메모리 패턴들(ML1, ML2) 각각의 제3 부분(LP3)은 그에 대응하는 지지체(IP)의 측벽을 따라 연장되고, 제1 부분(LP1)과 제2 부분(LP2)을 연결한다.
제1 부분(LP1)은 기둥부들(PP)로부터 연장되어, 기둥부들(PP)을 서로 연결한다. 제3 부분(LP3)은 그에 대응하는 절연패턴(FI1 또는 FI2)과 지지체(IP) 사이에 배치되고, 제1 부분(LP1)으로부터 제2 부분(LP2)을 향하여 연장된다.
상술한 구조에 의해, 채널패턴들(CH1, CH2) 각각은 다수의 기둥부들(PP), 제1 내지 제3 부분(LP1 내지 LP3)을 포함하여 일체의 패턴으로 형성된다. 기둥부들(PP) 각각은 비트라인 콘택플러그(BCT)를 경유하여 그에 대응되는 비트 라인(BL)에 연결될 수 있다. 도 2a는 하나의 비트 라인(BL)을 예시하고 있으나, 반도체 장치는 다수의 비트 라인들을 포함하고, 비트 라인들의 레이아웃은 다양하게 설계될 수 있다. 비트라인 콘택플러그(BCT)는 도 1에 도시된 제1 및 제2 상부 절연막들(UI1, UI2)을 관통한다.
다수의 기둥부들(PP), 제1 내지 제3 부분(LP1 내지 LP3)을 포함하는 메모리 패턴들(ML1, ML2) 각각은 터널 절연막(TI), 데이터 저장막(DL), 및 제1 블로킹 절연막(BI1)을 포함할 수 있다. 터널 절연막(TI), 데이터 저장막(DL), 및 제1 블로킹 절연막(BI1) 각각은 서로 연결된 다수의 기둥부들(PP), 제1 내지 제3 부분(LP1 내지 LP3)로 구분된다.
터널 절연막(TI)은 채널패턴들(CH1, CH2) 각각을 감싼다. 제1 블로킹 절연막(BI1)은 터널 절연막(TI)을 사이에 두고 채널패턴들(CH1, CH2) 각각을 감싼다. 데이터 저장막(DL)은 터널 절연막(TI)과 제1 블로킹 절연막(BI1) 사이에 배치된다. 데이터 저장막(DL)은 채널패턴들(CH1, CH2)과 도 1에 도시된 워드 라인(WL) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 제1 블로킹 절연막(BI1)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 실리콘 산화막을 포함할 수 있다.
절연패턴들(FI1, FI2)은 도 1에 도시된 게이트 적층체들(GST1, GST2)을 관통하여 도 1에 도시된 수평공간(HSP) 내부로 연장된다. 절연패턴들(FI1, FI2) 각각의 일부는 그에 대응하는 기둥부들(PP)로 둘러싸인다. 절연패턴들(FI1, FI2)은 기둥부들(PP)보다 낮은 높이로 형성될 수 있다. 이 경우, 절연패턴들(FI1, FI2) 상에 기둥부들(PP)로 둘러싸인 캡핑패턴들(CAP)이 배치될 수 있다. 캡핑패턴들(CAP) 각각은 드레인 정션으로 이용될 수 있다.
도 2b는 도 2a에 도시된 캡핑패턴을 확대하여 나타내는 단면도이다.
캡핑패턴(CAP)은 도프트 반도체막(DSE)을 포함할 수 있다. 캡핑패턴(CAP)은 도 2a에 도시된 채널패턴들(CH1, CH2)의 기둥부들(PP) 중 어느 하나의 일부에 해당하는 채널패턴의 상단(UCH)을 더 포함할 수 있다. 이 경우, 도프트 반도체막(DSE)은 채널패턴의 상단(UCH)으로 둘러싸인다. 캡핑패턴(CAP)을 구성하는 채널패턴의 상단(UCH)과 도프트 반도체막(DSE)은 드레인 도펀트를 포함한다. 드레인 도펀트는 소스 도펀트와 동일한 도전형의 도펀트일 수 있으며, 예를 들어, n형 도펀트일 수 있다. 도프트 반도체막(DSE)은 n형 도펀트가 도핑된 도프트 실리콘막일 수 있다.
도 2a를 참조하면, 도 1에 도시된 소스콘택구조(SCL)는 채널패턴들(CH1, CH2)에 접촉된 도프트 반도체 패턴(DPS)을 포함할 수 있다. 도프트 반도체 패턴(DPS)은 제1 방향(I)을 따라 연장된 수직부(VP)와 수직부(VP) 양측으로부터 돌출된 수평 돌출부들(HP)을 포함할 수 있다. 수평 돌출부들(HP)은 도 1에 도시된 게이트 적층체들(GST1, GST2)을 향하여 돌출된 부분들이다. 수직부(VP)은 지지체(IP)에 나란하게 연장되어 지지체(IP)에 마주하는 면을 갖는다. 도프트 반도체 패턴(DPS)은 소스 도펀트를 포함하는 반도체막으로 형성될 수 있다. 예를 들어, 도프트 반도체 패턴(DPS)은 n형 도펀트가 도핑된 도프트 실리콘막으로 형성될 수 있다.
상술한 구조에 따르면, 반도체 장치의 독출 동작 동안, 제1 전류 이동경로(Ir)가 형성될 수 있다. 제1 전류 이동경로(Ir)는 선택된 채널패턴(예를 들어, CH1)의 내부에 형성된다. 독출 동작 시, 비트 라인(BL)은 소정 레벨로 프리차지될 수 있다. 또한, 독출 동작 시, 도 1에 도시된 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL)에 턴-온 전압이 인가될 수 있다. 이러한 전압 인가 조건에서, 도 1에 도시된 제1 게이트 적층체(GST1)의 워드 라인들(WL)에 인가되는 전압 레벨이 그들에 연결된 메모리 셀의 문턱 전압보다 높다면, 선택된 채널패턴(CH1) 내에 채널이 형성될 수 있고, 비트 라인(BL)의 프리차지 레벨이 도프트 반도체 패턴(DPS)에 전기적으로 연결된 접지(미도시)를 통해 디스차지될 수 있다.
반도체 장치의 소거 동작 동안, 제2 전류 이동경로(Ie)가 형성될 수 있다. 제2 전류 이동경로(Ie)는 비트 라인(BL)과 웰 구조(WE) 사이에 연결된 채널패턴(예를 들어, CH2)의 내부에 형성된다.
도프트 반도체 패턴(DPS)과 웰 콘택구조(WCL) 사이에 배치된 웰-소스간 절연막(SWI)은 반도체 장치의 동작 동안, 도프트 반도체 패턴(DPS)과 웰 콘택구조(WCL) 간 누설 전류를 줄일 수 있다.
상기에서 웰 콘택구조(WCL)는 지지체(IP)에 나란하게 연장되어, 지지체(IP)에 마주하는 면을 가질 수 있다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 장치의 레이아웃을 나타내는 평면도이다. 보다 구체적으로, 도 3은 도 1에 도시된 선 A-A'를 따라 수평방향으로 절취한 평면도를 나타낸다.
도 3을 참조하면, 도 2a를 참조하여 설명된 기둥부들(PP) 각각은 캡핑패턴(CAP)을 감싸도록 형성될 수 있다.
게이트 적층체들(GST1, GST2) 각각을 관통하는 기둥부들(PP)은 셀렉트 라인 분리 구조(DS)를 사이에 두고 배치된 제1 그룹(GR1)과 제2 그룹(GR2)으로 구분될 수 있다. 메모리 스트링의 배치밀도 향상을 위해, 제1 그룹(GR1)의 기둥부들(PP)과 제2 그룹(GR2)의 기둥부들(PP)은 지그재그로 배치할 수 있다.
게이트 적층체들(GST1, GST2)은 소스콘택구조(SCL)를 사이에 두고 제2 방향(Ⅱ)으로 서로 마주하고, 스페이서 절연패턴들(IS)에 의해 소스콘택구조(SCL)와 절연될 수 있다.
반도체 장치는 제2 블로킹 절연막(BI2)을 더 포함할 수 있다. 제2 블로킹 절연막(BI)은 게이트 적층체들(GST1, GST2) 각각과 스페이서 절연패턴들(IS) 각각의 사이로 연장될 수 있다.
지지체들(IP)은 게이트 적층체들(GST1, GST2) 아래에 배치된다. 지지체들(IP)은 기둥부들(PP)에 의해 중첩되지 않도록 기둥부들(PP) 사이에 배치될 수 있다. 또는 지지체들(IP)은 기둥부들(PP) 각각의 일부에 한하여 중첩될 수 있다.
지지체들(IP)은 서로 이웃한 기둥부들(PP) 사이에 배치될 수 있다. 지지체들(IP)은 지그재그로 배열될 수 있다. 지지체들(IP)의 레이아웃은 도 3에 도시된 예로 제한되지 않고, 다양하게 변경될 수 있다.
게이트 적층체들(GST1, GST2) 각각을 관통하는 제1 그룹(GR1)의 기둥부들(PP)로 구성된 열의 개수와 제2 그룹(GR2)의 기둥부들(PP)로 구성된 열의 개수는 다양하게 설계될 수 있다.
셀렉트 라인 분리 구조(DS)는 더미 플러그들(DP)에 중첩될 수 있다. 더미 플러그들(DP)은 셀렉트 라인 분리 구조(DS)의 라인 방향을 따라 일렬로 배열될 수 있다. 더미 플러그들(DP)은 기둥부들(PP)을 형성하는 공정을 이용하여 형성될 수 있다.
도 4는 도 3에 도시된 선 X-X'를 따라 절취한 반도체 장치의 단면도이다. 보다 구체적으로, 도 4는 지지체들(IP)에 중첩되지 않은 게이트 적층체들(GST1, GST2)을 수직방향으로 자른 단면도이며, 채널패턴들(CH1, CH2)의 단면을 나타낸다. 이하, 도 1, 도 2a 및 도 2b에서 상술한 구성들 중 몇몇에 대해 보다 구체적으로 설명한다.
도 4를 참조하면, 게이트 적층체들(GST1, GST2) 각각에 포함된 제1 내지 제3 적층체들(ST1 내지 ST3)은 게이트 적층체들(GST1, GST2) 각각의 측벽에 홈(groove: GV)을 정의하는 구조로 패터닝된다. 보다 구체적으로, 제1 적층체(ST1) 및 제3 적층체(ST3)는 제2 적층체(ST2)보다 제2 방향(도 1의 Ⅱ)으로 더 돌출된다. 이에 따라, 제1 적층체(ST1)와 제3 적층체(ST3) 사이에 홈(GV)이 정의된다.
제1 및 제3 도전패턴들(CP1 및 CP3)은 제2 도전패턴들(CP2)보다 스페이서 절연패턴들(IS)을 향하여 더 돌출될 수 있다. 제1 및 제3 층간 절연막들(ILD1 및 ILD3)은 제2 층간 절연막들(ILD2)보다 스페이서 절연패턴들(IS)을 향하여 더 돌출될 수 있다. 제1 층간 절연막(ILD1)은 제1 도전패턴(CP1) 보다 스페이서 절연패턴들(IS)을 향하여 더 돌출될 수 있다. 제2 층간 절연막들(ILD2)은 제2 도전패턴들(CP2) 보다 스페이서 절연패턴들(IS)을 향하여 더 돌출될 수 있다. 제3 층간 절연막들(ILD3)은 제3 도전패턴들(CP3) 보다 스페이서 절연패턴들(IS)을 향하여 더 돌출될 수 있다. 이로써, 제1 내지 제3 적층체들(ST1 내지 ST3)의 제1 내지 제3 층간 절연막들(ILD1 내지 ILD3)의 돌출부들(protrusion: P) 사이에 오목부들(recess: R)이 정의될 수 있다.
스페이서 절연패턴들(IS) 각각은 오목부들(R)을 채우도록 형성된다. 홈(GV)의 중심영역은 스페이서 절연패턴들(IS) 사이에 배치된 도프트 반도체 패턴(DPS)으로 채워진다.
도프트 반도체 패턴(DPS)은 소스콘택구조(SCL)를 구성할 수 있다. 소스콘택구조(SCL)는 도프트 반도체 패턴(DPS), 금속 실리사이드막(SC), 금속막(MS) 및 금속 베리어막(BM)을 더 포함할 수 있다.
도프트 반도체 패턴(DPS)은 서로 이웃한 게이트 적층체들(GST1, GST2) 사이에 배치되고, 도 1에 도시된 제1 방향(I)을 따라 연장된다. 도 2a를 참조하여 설명한 도프트 반도체 패턴(DPS)의 수평 돌출부(HP)는 홈(GV)을 향하여 돌출되고, 홈(GV)의 중심영역을 완전히 채우는 부분이다. 도프트 반도체 패턴(DPS)은 채널패턴들(CH1, CH2) 각각의 제1 부분(LP1)에 접촉되도록 웰 구조(WE)를 향해 연장될 수 있다. 도프트 반도체 패턴(DPS)은 수평공간(HSP)을 채우는 절연패턴들(FI1,FI2)의 측벽에 접촉되도록 웰 구조(WE)를 향해 연장될 수 있다.
금속막(MS)은 제1 상부 절연막(UI1)을 관통하고 도프트 반도체 패턴(DPS) 상에 정렬될 수 있다. 금속 실리사이드막(SC)은 금속막(MS)과 도프트 반도체 패턴(DPS) 사이에 정렬된다. 금속 베리어막(BM)은 금속 실리사이드막(SC)과 금속막(MS) 사이의 계면과 스페이서 절연패턴들(IS)과 금속막(MS) 사이의 계면을 따라 연장된다. 금속 실리사이드막(SC) 및 금속막(MS)은 도프트 반도체 패턴(DPS)에 비해 낮은 저항을 갖고, 소스콘택구조(SCL)의 저항을 낮출 수 있다. 금속 실리사이드막(SC)은 텅스텐 실리사이드, 니켈 실리사이드 등을 포함할 수 있다. 금속막(MS)은 텅스텐 등을 포함할 수 있다. 금속 베리어막(BM)은 금속의 확산을 방지할 수 있으며, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
채널패턴들(CH1, CH2)의 제1 부분들(LP1)은 기둥부들(PP)로부터 게이트 적층체들(GST1, GST2)의 바닥면들 상으로 연장된다. 제1 부분들(LP1) 각각은 그에 대응하는 스페이서 절연패턴(IS)의 하부면 상으로 연장되고, 도프트 반도체 패턴(DPS)에 접촉되도록 제1 적층체(ST1)보다 제2 방향(도 1의 Ⅱ)으로 더 돌출된다. 제1 부분들(LP1) 각각은 도프트 반도체 패턴(DPS)에 접촉된 소스콘택면을 갖는다. 도프트 반도체 패턴(DPS) 내부의 소스 도펀트는 소스콘택면으로부터 채널패턴들(CH1, CH2)의 제1 부분들(LP1) 내부로 확산된다. 소스 도펀트의 확산영역인 정션(JN)은 채널패턴들(CH1, CH2)의 제1 부분들(LP1) 각각의 내부에 정의된다.
도 2a를 참조하여 상술한 채널패턴들(CH1, CH2)의 제3 부분들(LP3)로부터 연장된 제2 부분(LP2)은 웰 구조(WE)의 상에 배치된다. 채널패턴들(CH1, CH2)의 제2 부분들(LP2) 각각은 웰 콘택구조(WCL)에 접촉되도록 웰 콘택구조(WCL)를 향하여 연장된다.
메모리 패턴들(ML1, ML2)은 채널패턴들(CH1, CH2)의 외벽들을 따라 각각 연장된다. 메모리 패턴들(ML1, ML2) 및 채널패턴들(CH1, CH2) 각각은 수평공간(HSP)을 정의하는 웰 구조(WE)의 상면, 도 2a에 도시된 지지체(IP)의 측벽, 및 게이트 적층체들(GST1, GST2) 중 어느 하나의 바닥면을 따라 연장된다.
절연패턴들(FI1, FI2) 각각은 도프트 반도체 패턴(DPS), 웰 콘택구조(WCL), 및 웰-소스간 절연막(SWI)에 접촉된 측벽을 갖는다.
제2 블로킹 절연막(BI2)은 메모리 패턴들(ML1, ML2) 각각에 포함된 제1 블로킹 절연막(도 2a의 BI1)보다 유전상수가 높은 절연물로 형성될 수 있다. 예를 들어, 제2 블로킹 절연막(BI2)은 알루미늄 산화막으로 형성될 수 있다. 제2 블로킹 절연막(BI2)은 기둥부들(PP)을 향하는 제1 내지 제3 도전패턴들(CP1 내지 CP3) 각각의 측벽 상에 형성될 수 있다. 제2 블로킹 절연막(BI2)은 제1 내지 제3 도전패턴들(CP1 내지 CP3)과 제1 내지 제3 층간 절연막들(ILD1 내지 ILD3)의 사이로 연장될 수 있다. 제2 블로킹 절연막(BI2)은 제1 도전패턴(CP1)과 보호막(PL) 사이로 연장되고, 스페이서 절연패턴들(IS)과 제1 내지 제3 층간 절연막들(ILD1 내지 ILD3)의 사이로 연장될 수 있다. 제2 블로킹 절연막(BI2)은 스페이서 절연패턴들(IS)과 제1 상부 절연막(UI1) 사이로 연장될 수 있다.
도면에 도시되진 않았으나, 제1 내지 제3 도전패턴들(CP1 내지 CP3) 각각과 제2 블로킹 절연막(BI2) 사이에 이들의 직접적인 접촉을 방지하는 베리어막이 더 형성될 수 있다. 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
본 발명에 따르면, 채널패턴들(CH1, CH2)의 기둥부들(PP)과 소스 셀렉트 라인(SSL)의 교차부에 소스 셀렉트 트랜지스터들이 정의되고, 채널패턴들(CH1, CH2)의 기둥부들(PP)과 워드 라인(WL)의 교차부에 메모리 셀들이 정의되고, 채널패턴들(CH1, CH2)의 기둥부들(PP)과 드레인 셀렉트 라인(DSL)의 교차부에 드레인 셀렉트 트랜지스터들이 정의될 수 있다. 메모리 셀들은 채널패턴들(CH1, CH2) 각각의 기둥부들(PP)을 따라 배열되고, 제1 내지 제3 방향들(I 내지 Ⅲ)을 따라 3차원으로 배열되어 3차원 반도체 장치를 구성할 수 있다.
본 발명에 따르면, 소스 셀렉트 라인(SSL)과 정션(JN) 사이에 식각정지패턴이 잔류하지 않고, 소스 셀렉트 라인(SSL)과 정션(JN) 사이의 거리가 가깝게 배치된다. 이로써, 본 발명은 소스 셀렉트 트랜지스터의 턴-온 전류를 높일 수 있다. 또한, 본 발명은 식각정지패턴의 잔류로 인한 전류 손실을 개선하여, 채널패턴들(CH1, CH2) 내 셀 전류를 높일 수 있다. 이로써, 반도체 장치의 동작 신뢰성이 개선된다.
본 발명에 따르면, 게이트 적층체들(GST1, GST2) 각각의 측벽에 형성되는 홈(GV)에 의해 웰 콘택구조(WCL)를 용이하게 형성할 수 있으므로 반도체 장치의 제조 공정 난이도를 낮출 수 있다.
본 발명에 따르면, 채널패턴들(CH1, CH2) 각각은 웰 콘택구조(WCL)를 통해 웰 도펀트을 포함하는 웰 구조(WE)에 전기적으로 연결되는 제1 부분(LP1)과, 소스 도펀트을 포함하는 소스콘택구조(SCL)에 전기적으로 연결되는 제2부분(LP2)을 포함한다. 이 때, 소스콘택구조(SCL)와 웰 콘택구조(WCL)는 웰-소스간 절연막(SWI)에 의해 구조적으로 서로 구분된다. 이에 따라, 프로그램 동작 및 독출 동작 시 전류의 흐름을 소스콘택구조들(SCL)을 향하도록 제어할 수 있고, 소거 동작 시 웰 구조(WE)를 통해 홀들을 공급할 수 있다. 이를 통해 본 발명은 반도체 장치의 동작 특성을 향상시킬 수 있다.
소스콘택구조의 도프트 반도체 패턴(DPS)과 웰 콘택구조(WCL) 사이에 배치된 웰-소스간 절연막(SWI)은 정션(JN)과 웰 구조(WE) 사이의 누설 전류를 줄일 수 있다. 이로써, 반도체 장치의 동작 신뢰성이 개선된다.
도 5a 내지 도 5d, 도 6a 내지 도 6d, 도 7a 내지 도 7g, 도 8a 내지 도 8e, 도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다. 특히, 도 5a 내지 도 5d, 도 6a 내지 도 6d, 도 7a 내지 도 7g, 도 8a 내지 도 8e, 도 9a 및 도 9b는 도 3에 도시된 선 Y-Y'를 따라 절취한 반도체 장치의 제조 공정 단면도들이다.
도 5a 내지 도 5d는 웰 구조를 형성하는 단계, 지지체들을 형성하는 단계, 및 제1 내지 제3 적층체들 형성하는 단계들을 나타내기 위한 단면도들이다.
도면에 도시하진 않았으나, 웰 구조를 형성하기 전, 반도체 장치를 구동하기 위한 구동회로를 구성하는 구동 트랜지스터들을 기판 상에 형성할 수 있다. 이 경우, 웰 구조는 구동 트랜지스터들을 포함하는 기판(미도시) 상에 형성될 수 있다.
도 5a를 참조하면, 기판(미도시) 상에 웰 도펀트를 포함하는 웰 구조(WE)를 형성한다. 웰 구조(WE)를 형성하는 단계는 웰 도펀트를 제1 농도로 포함하는 제1도프트 반도체막(101)을 형성하는 단계 및 제1 도프트 반도체막(101) 상에 웰 도펀트를 제1 농도보다 낮은 제2 농도로 포함하는 제2 도프트 반도체막(103)을 형성하는 단계를 포함할 수 있다. 제1 도프트 반도체막(101) 및 제2 도프트 반도체막(103)은 도프트 실리콘막일 수 있다. 제2 도프트 반도체막(103)을 형성하는 단계는 제1 도프트 반도체막(101) 상에 언도프 실리콘막을 형성하는 단계, 및 열처리 공정으로 제1 도프트 반도체막(101) 내부의 웰 도펀트를 언도프트 실리콘막 내부로 확산시키는 단계를 포함할 수 있다.
이어서, 웰 구조(WE) 상에 버퍼막(105)을 더 형성할 수 있다. 버퍼막(105)은 웰 구조(WE)로부터 웰 도펀트가 확산되는 것을 방지하기 위해 형성될 수 있다. 버퍼막(105)은 후속 공정에서 형성되는 제1 하부 희생막(111)과 다른 물질로 형성될 수 있다. 예를 들어, 버퍼막(105)은 산화막으로 형성될 수 있다.
이 후, 버퍼막(105) 상에 제1 하부 희생막(111) 및 제2 하부 희생막(113)을 순차로 적층한다. 제1 하부 희생막(111)과 제2 하부 희생막(113)은 후속에서 형성될 제1 적층체(PST1)의 제1 물질막(121a) 및 제2 물질막(123a)과 다른 식각률을 갖는 물질로 형성될 수 있다. 제1 하부 희생막(111)과 제2 하부 희생막(113)은 서로 다른 물질로 형성된다. 보다 구체적으로, 제1 하부 희생막(111)은 실리콘막으로 형성되고, 제2 하부 희생막(113)은 금속을 포함할 수 있다. 예를 들어, 제2 하부 희생막(113)은 텅스텐 또는 티타늄 질화막(TiN)으로 형성될 수 있다.
이어서, 제2 하부 희생막(113), 제1 하부 희생막(111), 버퍼막(105) 및 웰 구조(WE)를 관통하는 지지체들(IP)을 형성할 수 있다. 지지체들(IP)은 서로 이격되어 배치된다. 지지체들(IP)을 형성하는 단계는 포토리소그래피 공정을 이용하여 마스크 패턴을 형성하는 단계, 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제2 하부 희생막(113), 제1 하부 희생막(111), 버퍼막(105) 및 웰 구조(WE)를 식각하여 관통홀들을 형성하는 단계, 관통홀들 내부를 절연물로 채우는 단계, 및 절연물의 표면을 평탄화하는 단계 및 잔류하는 마스크 패턴을 제거하는 단계를 포함할 수 있다. 지지체들(IP)을 위한 절연물로 산화막이 이용될 수 있다. 지지체들(IP)은 형성하기 위한 포토리소그래피 공정을 이용하여 웰 구조(WE)를 원하는 패턴으로 패터닝할 수 있다. 이로써, 반도체 장치의 제조공정을 단순화할 수 있다.
지지체들(IP)은 웰 구조(WE) 위에 배치된 제2 하부 희생막(113) 및 제1 하부 희생막(111)을 더 관통하도록 웰 구조(WE)보다 상부방향으로 더 돌출된다.
이 후, 보호막(115)을 더 형성할 수 있다. 보호막(115)은 제1 하부 희생막(111) 및 제2 하부 희생막(113)과 다른 물질로 형성되며, 산화막으로 형성될 수 있다.
이어서, 보호막(115) 상에 제1 적층체(PST1)를 형성한다. 제1 적층체(PST1)는 교대로 적층된 제1 물질막(121a) 및 제2 물질막(123a)을 적어도 한 쌍 포함할 수 있다. 제1 물질막(121a)은 희생막용 절연물로 형성되고, 제2 물질막(123b)은 층간 절연막을 위한 절연물로 형성될 수 있다. 보다 구체적으로, 제1 물질막들(121a)은 실리콘 질화막으로 형성되고, 제2 물질막들(123b)은 실리콘 산화막으로 형성될 수 있다. 제1 적층체(PST1)의 최하층에 제1 물질막(121a)이 배치된다.
이 후, 제1 적층체(PST1) 상에 제1 물질막들(121b) 및 제2 물질막들(123b)을 교대로 적층하여 제2 적층체(PST2)를 형성한다. 제2 적층체(PST2)의 제1 물질막들(121b)은 제1 적층체(PST1)의 제1 물질막(121a)과 동일하고, 제2 적층체(PST2)의 제2 물질막들(123b)은 제1 적층체(PST1)의 제2 물질막(123a)과 동일하다. 제2 적층체(PST2)의 최하층과 최상층에 제1 물질막들(121b)이 배치된다. 제2 적층체(PST2)를 구성하는 제1 물질막들(121b) 및 제2 물질막들(123b)의 적층 수는 제2 적층체(PST2)의 두께가 식각정지막 역할을 하는 식각정지패턴의 두께와 동일하거나, 그 이상의 두께를 갖도록 다양하게 변경될 수 있다.
연이어, 제2 적층체(PST2) 상에 제1 물질막들(121b)과 다른 물질로 평탄화 보호막(125)을 형성한다. 평탄화 보호막(125)은 산화막으로 형성될 수 있다.
이어서, 평탄화 보호막(125) 및 제2 적층체(PST2)를 식각하여 제1 적층체(PST1)를 노출하는 트렌치(T)를 형성한다. 트렌치(T)는 도 1에 도시된 제3 방향(Ⅲ)을 따라 연장될 수 있다. 트렌치(T) 형성을 위해, 포토리소그래피 공정을 이용할 수 있다.
도 5b를 참조하면, 도 5a에 도시된 트렌치(T) 내부가 완전히 채워지도록 식각정지막을 형성한 후, 평탄화 보호막(125)이 노출될 때까지 식각정지막을 1차 연마한다. 이로써, 트렌치(T) 내부에 한하여 식각정지패턴(127P)이 형성된다. 식각정지패턴(127P)을 위한 식각정지막은 제1 및 제2 적층체(PST1, PST2)를 구성하는 물질막들과 후속에서 형성될 제3 적층체를 구성하는 물질막들과 다른 식각률을 갖는 물질로 형성된다. 예를 들어, 식각정지패턴(127P)을 위한 식각정지막은 실리콘막으로 형성될 수 있다.
도 5c를 참조하면, 제2 적층체(PST2)의 최상층에 배치된 제1 물질막(121b)이 노출되도록 도 5b에 도시된 평탄화 보호막(125) 및 식각정지패턴(127P)을 2차 연마할 수 있다. 이로써, 식각정지패턴(127P)에 의해 관통되는 제2 적층체(PST2)가 형성된다. 본 발명에 따르면, 1차 연마 공정에 의해 식각정지막의 표면 거칠기가 완화된 상태에서 2차 연마 공정을 진행함으로써, 제2 적층체(PST2)의 최상층이 노출된다. 그 결과, 제2 적층체(PST2)의 최상층에 배치된 제1 물질막(121b)의 두께가 식각정지패턴(127P)을 형성하기 위한 평탄화 공정에 의해 손실되는 현상을 최소화할 수 있다.
도 5d를 참조하면, 제2 적층체(PST2) 상에 식각정지패턴(127P)을 덮도록 연장된 제3 적층체(PST3)를 형성한다. 제3 적층체(PST3)는 제2 적층체(PST2) 상에 제1 물질막들(121c) 및 제2 물질막들(123c)을 교대로 적층하여 형성한다. 제3 적층체(PST3)의 제1 물질막들(121c)은 도 5a를 참조하여 설명한 제1 적층체(PST1)의 제1 물질막(121a)과 동일하고, 제3 적층체(PST3)의 제2 물질막들(123c)은 도 5a를 참조하여 설명한 제1 적층체(PST1)의 제2 물질막(123a)과 동일하다. 제3 적층체(PST3)의 최하층과 최상층에 제2 물질막들(123c)이 배치될 수 있다. 제3 적층체(PST3)를 구성하는 제1 물질막들(121c) 및 제2 물질막들(123c)의 적층 수는 다양하게 변경될 수 있다. 제3 적층체(PST3)의 최상층에 배치된 제2 물질막은 그 하부의 제2 물질막들보다 두껍게 형성될 수 있으며, 마스크로 이용될 수 있다.
제1 내지 제3 적층체들(PST1 내지 PST3)은 제1 영역들(P1)을 포함한다. 제1 영역들(P1)은 제1 내지 제3 적층체들(PST1 내지 PST3)이 모두 서로 중첩된 영역들로 정의된다. 제1 및 제3 적층체들(PST1 및 PST3) 각각은 식각정지패턴(127P)에 중첩된 제2 영역(P2)을 더 포함한다.
도 6a 내지 도 6d는 채널영역을 개구하는 단계 및 채널영역 내부에 메모리막 및 채널막을 형성하는 단계를 나타내는 단면도들이다.
도 6a를 참조하면, 제3 적층체(PST3) 중 일부는 셀렉트 라인 분리 구조(DS)에 의해 관통될 수 있다. 셀렉트 라인 분리 구조(DS)는 드레인 셀렉트 라인들을 분리하기 위해 형성되는 것으로, 그 형성 깊이는 설계에 따라 다양하게 변경될 수 있다. 셀렉트 라인 분리 구조(DS)는 경우에 따라 생략될 수 있다.
이어서, 제1 내지 제3 적층체들(PST1 내지 PST3)의 제1 영역들(P1)과, 보호막(115)을 관통하는 홀들(H)을 형성한다. 홀들(H)의 바닥면을 통해 제2 하부 희생막(113)이 노출될 수 있다. 홀들(H)을 형성하기 위해, 도 5a 내지 도 5d를 참조하여 설명한 제1 물질막들(121a, 121b, 121c) 및 제2 물질막들(123a, 123b, 123c)이 식각된다. 제2 하부 희생막(113)이 금속을 포함하는 경우, 제1 물질막들(121a, 121b, 121c) 및 제2 물질막들(123a, 123b, 123c)과 제2 하부 희생막(113) 간 식각률 차이를 이용하여 홀들(H) 각각의 바닥면 폭을 넓게 확보할 수 있다.
도 6b를 참조하면, 도 6a에 도시된 제2 하부 희생막(113)은 홀들(H)을 통해 선택적으로 제거된다. 이로써, 제1 하부 희생막(111) 및 보호막(115)이 노출된다.
도 6c를 참조하면, 도 6b에 도시된 제1 하부 희생막(111)은 홀들(H)을 통해 선택적으로 제거된다. 이로써, 홀들(H)에 연결된 수평공간(HSP)이 개구된다. 수평공간(HSP) 및 홀들(H)은 서로 연결되어 채널영역(CA)을 정의한다. 제1 하부 희생막(111)을 제거하는 동안, 최하층에 배치된 제1 물질막(121a)은 보호막(115)에 의해 손실되지 않고 보호될 수 있다. 수평공간(HSP)은 지지체들(IP)에 의해 지지되어 그 갭이 유지될 수 있다. 지지체들(IP) 각각의 측벽은 수평공간(HSP)에 의해 노출될 수 있다.
도 6d를 참조하면, 도 6c에 도시된 채널영역(CA)의 표면 상에 메모리막(ML)을 형성한다. 메모리막(ML)을 형성하는 단계는 제1 블로킹 절연막(131)을 형성하는 단계, 제1 블로킹 절연막(131) 상에 데이터 저장막(133)을 형성하는 단계, 및 데이터 저장막(133) 상에 터널 절연막(135)을 형성하는 단계를 포함할 수 있다. 제1 블로킹 절연막(131), 데이터 저장막(133), 및 터널 절연막(135) 각각의 물질은 도 2a를 참조하여 상술한 바와 동일하다. 제1 블로킹 절연막(131), 데이터 저장막(133), 및 터널 절연막(135) 각각은 채널영역(CA)의 표면을 따라 컨포멀하게 형성된다.
이어서, 메모리막(ML)의 표면 상에 채널막(137)을 형성한다. 채널막(137)은 도 6c에 도시된 채널영역(CA)의 표면을 따라 컨포멀하게 형성된다. 채널막(137)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(137)은 실리콘막을 증착하여 형성될 수 있다. 채널막(137)은 경계면없이 일체화된 막으로 형성될 수 있다.
이 후, 채널막(137)으로 채워지지 않고 개구된 채널영역(CA)의 중심부를 절연막(139)으로 채운다. 절연막(139)은 채널막(137) 상에 형성된다. 절연막(139)을 형성하는 단계는 유동성을 갖는 물질막으로 채널영역(도 6c의 CA)을 채우는 단계 및 유동성을 갖는 물질막을 경화시키는 단계를 포함할 수 있다. 유동성을 갖는 물질막으로서, PSZ(polysilazane)가 이용될 수 있다.
절연막(139)의 높이가 채널막(137)보다 낮아지도록 절연막(139)의 일부를 리세스하는 단계를 더 실시할 수 있다. 이 경우, 절연막(139) 상에서 노출된 채널막(137)의 중심영역은 도프트 반도체막(141)으로 채울 수 있다. 도프트 반도체막(141)은 소스 도펀트와 동일한 도전형의 드레인 도펀트를 포함하는 도프트 실리콘막으로 형성될 수 있다. 예를 들어, 도프트 반도체막(141)은 n형 도펀트를 포함할 수 있다.
도 7a 내지 도 7g는 슬릿을 형성하는 단계 및 게이트 적층체들을 형성하는 단계를 나타내는 단면도들이다.
도 7a를 참조하면, 제3 적층체(PST3) 상에 상부 절연막(143)을 형성한다. 상부 절연막(143)은 산화막으로 형성될 수 있으며, 마스크 역할을 할 수 있다.
이어서, 포토리소그래피 공정을 이용하여 상부 절연막(143)으로부터 제3 적층체(PST3)의 제2 영역(P2)을 식각한다. 이로써, 제3 적층체(PST3)를 관통하는 제1 슬릿(SI1)이 형성된다. 식각정지패턴(127P)은 제3 적층체(PST3)를 식각하는 식각물질에 대한 식각 저항성을 갖는다. 이에 따라, 제1 슬릿(SI1)을 형성하기 위한 식각공정 동안, 식각정지패턴(127P)을 제거하기 어려우므로 제1 슬릿(SI1)의 깊이는 제3 적층체(PST3)를 완전히 관통하되, 식각정지패턴(127P)을 관통하지 않도록 용이하게 제어될 수 있다. 제1 슬릿(SI1)은 식각정지패턴(127P)의 내부로 연장될 수 있으나, 식각정지패턴(127P)은 제1 슬릿(SI1)에 바닥면을 정의하며 잔류될 수 있다.
도 7b를 참조하면, 제1 슬릿(SI1)의 마주하는 측벽들 상에 마스크 패턴들(145)을 형성한다. 마스크 패턴들(145)은 제1 적층체(PST1)의 제1 물질막(121a)과 동일한 물질로 형성될 수 있다. 마스크 패턴들(145)을 형성하는 단계는 제1 슬릿(SI1) 표면을 따라 컨포멀하게 마스크막을 형성하는 단계, 및 마스크막을 에치-백 공정으로 식각하여 제1 슬릿(SI1)의 바닥면을 개구하는 단계를 포함할 수 있다.
이어서, 마스크 패턴들(145) 사이에서 노출된 식각정지패턴의 일부를 식각하여 제1 적층체(PST2)의 최상층(123a)을 노출하고, 제1 슬릿(SI1)에 연결된 제2 슬릿(SI2)을 형성한다. 식각정지패턴은 제2 슬릿(SI2)에 의해 관통되어 제1 및 제2 사이드 패턴들(127P1, 127P2)로 분리될 수 있다.
도 7c를 참조하면, 마스크 패턴들(145) 사이에서 노출된 제1 적층체(PST1)를식각하여 제1 적층체(PST1)의 최하층(121a)을 노출하고, 제2 슬릿(SI2)에 연결된 제3 슬릿(SI3)을 형성한다. 제3 슬릿(SI3)의 바닥면은 제1 적층체(PST1)의 최하층에 배치된 제1 물질막(121a)에 의해 정의된다.
마스크 패턴들(145) 및 제1 및 제2 사이드 패턴들(127P1, 127P2)에 의해 차단되는 제1 적층체(PST1)의 제2 물질막(123a)은 제2 적층체(PST2)의 측벽보다 제3 슬릿(SI3)을 향하여 더 돌출되게 잔류될 수 있다.
도 7a 내지 도 7c에서 상술한 공정들에 의해 형성된 제1 내지 제3 슬릿들(SI1 내지 SI3)은 서로 연결되어 슬릿을 구성한다. 이하, 제1 내지 제3 슬릿들(SI1 내지 SI3)이 연결된 구조를 슬릿(SI)으로 지칭한다.
도 7d를 참조하면, 도 7c에 도시된 제1 및 제2 사이드 패턴들(127P1, 127P2)을 선택적으로 제거한다. 이로써, 제2 적층체(PST2)의 측벽이 노출되고, 제3 적층체(PST3)와 제1 적층체(PST2) 사이에 언더컷 영역(UC)이 정의된다.
도 7e를 참조하면, 도 7d에 도시된 제1 내지 제3 적층체들(PST1 내지 PST3)의 제1 물질막들(121a 내지 121c)을 제거한다. 제1 내지 제3 적층체들(PST1 내지 PST3)의 제1 물질막들(121a 내지 121c)이 제거된 영역에 개구부들(OP)이 정의된다. 도 7d에 도시된 마스크 패턴들(143)은 도 7d에 도시된 제1 물질막들(121a 내지 121c)과 동일한 물질이므로, 제1 물질막들(121a 내지 121c)과 함께 제거될 수 있다. 도 7d에 도시된 제1 적층체(PST1)의 최하층에 배치된 제1 물질막(121a)이 제거됨에 따라, 보호막(115)이 노출될 수 있다. 보호막(115)은 하부에 배치된 메모리막(ML)을 식각공정으로부터 보호할 수 있다.
제2 물질막들(123a, 123b, 123c) 중 최하층에 배치된 제2 물질막(123a)은 그 상부에 배치된 제2 물질막들(123b, 123c)에 비해 슬릿(SI)을 향하여 더 돌출될 수 있다.
도 7f를 참조하면, 도 7e에 도시된 개구영역들(OP)의 내부를 도전막(153)으로 채운다. 도전막(153)을 형성하기 전, 개구영역들(OP) 및 슬릿(SI)의 표면을 따라 컨포멀하게 제2 블로킹 절연막(151)이 더 형성될 수 있다. 제2 블로킹 절연막(151)은 고유전율 절연막으로 형성될 수 있다. 보다 구체적으로, 제2 블로킹 절연막(151)은 알루미늄 산화막을 포함할 수 있다. 알루미늄 산화막은 비정질상태로 증착된 후, 열처리 공정을 통해 결정화될 수 있다. 제2 블로킹 절연막(151)을 결정화하는 열처리 공정에 의해 도 7e에 도시된 도프트 반도체막(141) 내부의 n형 도펀트가 도프트 반도체막(141)에 접촉된 채널막(137)의 상단 내부로 확산되어 채널막(137) 내부에 도핑영역이 형성될 수 있다. 이로써, 도프트 반도체막(141)과 채널막(137)의 도핑영역을 포함하는 캡핑패턴(CAP)이 정의된다. 캡핑패턴(CAP)은 드레인 정션으로 이용될 수 있다.
도전막(153)은 저저항 배선을 위해 텅스텐 등의 저저항 금속으로 형성될 수 있다. 도전막(153)을 위한 도전물은 텅스텐에 제한되지 않으며, 다양한 도전물로 구성될 수 있다.
도 7g를 참조하면, 제1 내지 제3 도전패턴들(CP1 내지 CP3)이 패터닝될 수 있도록 슬릿(SI)을 통해 도 7f에 도시된 도전막(153)을 식각한다. 제1 내지 제3 도전패턴들(CP1 내지 CP3)은 제1 내지 제3 층간 절연막들로 이용되는 제2 물질막들(123a 내지 123c)보다 슬릿(SI)을 향해 돌출되지 않도록 패터닝된다. 도전막의 식각 공정에 의해 슬릿(SI) 아래에 슬릿 연장부(SIE)가 연결될 수 있다. 슬릿 연장부(SIE)는 도전막을 완전히 관통하고, 보호막(115) 상의 제2 블로킹 절연막(151)을 노출한다.
도 7d 내지 도 7g에서 상술한 공정들에 따르면, 제1 내지 제3 적층체들의 희생막들(즉, 제1 물질막들)이 도전패턴으로 대체된다. 이로써, 도전패턴들 및 층간 절연막들이 교대로 적층된 게이트 적층체들(GST1, GST2)이 형성될 수 있다. 게이트 적층체들(GST1, GST2) 각각은 홈(GV)을 가질 수 있다. 홈(GV)은 도 7d에 도시된 언더컷 영역(UC)에 의해 정의될 수 있다. 홈(GV)을 갖는 게이트 적층체들(GST1, GTT2)의 측벽 형상은 도 4를 참조하여 설명한 바와 같이 돌출부(protrusion) 및 오목부(recess)를 포함할 수 있다.
도 8a 내지 도 8e는 스페이서 절연패턴들을 형성하는 단계, 웰 콘택 구조를 형성하는 단계 및 웰-소스간 절연막을 형성하는 단계를 나타내는 단면도들이다.
도 8a를 참조하면, 슬릿(SI)의 측벽들 상에 스페이서 절연패턴들(161)을 형성한다. 스페이서 절연패턴들(161)은 도 7g에 도시된 제1 내지 제3 도전패턴들을 덮도록 게이트 적층체들(GST1, GST2)의 측벽들 상에 형성될 수 있다. 스페이서 절연패턴들(161)을 형성하는 단계는 산화막을 증착하는 단계, 산화막을 에치-백 공정으로 식각하는 단계를 포함할 수 있다. 게이트 적층체들(GST1, GST2) 각각의 측벽 상에 정의되는 홈(GV)은 스페이서 절연패턴들(161)로 완전히 채워지지 않고, 홈(GV)의 중심영역이 개구될 수 있다.
이어서, 스페이서 절연패턴들(161) 사이에서 노출된 제2 블로킹 절연막(151), 보호막(115), 메모리막(ML) 및 채널막(137)을 순차로 식각한다. 이로써, 슬릿(SI)에 연결되고 절연막(139) 내부로 연장된 제1 트렌치(T1)가 형성된다.
도 8b를 참조하면, 스페이서 절연패턴들(161) 상으로부터 제1 트렌치(T1)의 측벽들 상으로 연장된 측벽 보호패턴들(163)을 형성한다. 측벽 보호패턴들(163)은 산화막과 다른 식각률을 갖는 물질막으로 형성될 수 있다. 예를 들어, 측벽 보호패턴들(163)은 질화막으로 형성될 수 있다. 측벽 보호패턴들(163)을 형성하는 단계는 질화막을 증착하는 단계, 및 제1 트렌치(T1)의 바닥면이 노출될 수 있도록 질화막을 에치-백 공정으로 식각하는 단계를 포함할 수 있다.
이어서, 측벽 보호패턴들(163) 사이에서 노출된 절연막, 채널막, 메모리막, 및 버퍼막(105)을 식각하여 웰 구조(WE)를 노출하는 제2 트렌치(T2)를 형성한다.
슬릿(SI)에 연결된 제1 트렌치(T1) 및 제2 트렌치(T2)에 의해, 채널막은 채널패턴들(137A, 137B)로 분리되고, 메모리막은 메모리패턴들(ML1, ML2)로 분리되고, 절연막은 절연패턴들(139A, 139B)로 분리될 수 있다. 제2 트렌치(T2)는 웰 구조(WE) 내부로 연장될 수 있다.
도 8c를 참조하면, 도 8b에 도시된 제2 트렌치(T2)를 채우는 반도체막(171)을 형성한다. 반도체막(171)은 도 8b에 도시된 제2 트렌치(T2)에 의해 노출된 채널패턴들(137A, 137B) 각각의 단부와 웰 구조(WE)에 접촉된다. 반도체막(171)은 실리콘막을 포함할 수 있다.
반도체막(171)은 선택적 성장방식을 이용하여 형성할 수 있다. 이 경우, 반도체막(171)은 도 8b에 도시된 제2 트렌치(T2)를 통해 노출된 웰 구조(WE)와 채널패턴들(137A, 137B) 각각의 단부로부터 성장될 수 있다. 또는 반도체막(171)은 화학기상증착공정등의 증착방식을 이용하여 형성될 수 있다. 본 발명에 따르면, 증착방식을 이용하더라도 도 7d를 참조하여 상술한 언더컷 영역(UC)에 의해 정의되는 홈(GV)을 통해 도 8b에 도시된 제2 트렌치(T2)를 반도체막(171)으로 용이하게 채울 수 있다. 즉, 증착 방식에 따른 반도체막(171)은 언더컷 영역(UC)에 의해 정의되는 홈(GV)을 통해 제2 트렌치(T2) 내부에 용이하게 증착될 수 있다. 또한, 언더컷 영역(UC)에 의해 정의되는 홈(GV)은 제2 트렌치(T2)의 내부가 반도체막(171)으로 완전히 채워지기 전에 홈(GV)보다 위쪽에 배치된 슬릿(SI)의 상단 중심영역이 반도체막(171)으로 완전히 채워지는 현상을 방지할 수 있다. 본 발명에 따르면, 홈(GV)보다 위쪽에 배치된 슬릿(SI)의 상단 중심영역은 반도체막(171)으로 채워지지 않고 개구된다. 본 발명에 따르면, 선택적 성장방식에 비해 비용을 절감할 수 있는 증착 방식을 도입하더라도 반도체막(171)을 원하는 영역에 안정적으로 형성할 수 있으므로, 제조비용을 절감할 수 있다.
도 8d를 참조하면, 웰 콘택구조(171P)가 패터닝되도록 슬릿(SI)을 통해 개구된 반도체막을 식각한다. 웰 콘택구조(171P)는 웰 구조(WE)와 채널패턴들(137A, 137B)에 연결될 수 있는 높이로 잔류된다. 웰 구조(WE) 내부의 웰 도펀트는 웰 콘택구조(171P) 내부로 확산될 수 있다.
이어서, 제1 트렌치(T1)를 통해 웰 콘택구조(171P) 상부를 산화시켜 웰-소스간 절연막(179)을 형성할 수 있다. 이 때, 후속에서 소스콘택면으로 이용될 채널패턴들(137A, 137B) 각각의 일부는 산화되지 않고, 측벽 보호패턴들(163)에 의해 보호될 수 있다.
도 8e를 참조하면, 도 8d에 도시된 측벽 보호패턴들(163)을 제거한다. 이로써, 채널패턴들(137A, 137B) 각각의 소스콘택면(SU1)과 스페이서 절연패턴들(161)이 노출된다.
도 9a 및 도 9b는 소스콘택구조를 형성하는 단계를 나타내는 단면도들이다.
도 9a를 참조하면, 웰-소스간 절연막(179) 상에 도프트 반도체막(181)을 형성한다. 도프트 반도체막(181)은 소스 도펀트를 포함하는 도프트 실리콘막일 수 있다. 소스 도펀트는 n형 도펀트이다. 도프트 반도체막(181)은 채널패턴들(137A, 137B) 각각의 소스콘택면(SU1)에 접촉되어, 스페이서 절연패턴들(161) 상으로 연장될 수 있다.
도 9b를 참조하면, 도 8e에 도시된 슬릿(SI)의 일부가 개구되도록 도프트 반도체막을 리세스할 수 있다. 이 후, 도프트 반도체막의 일부 두께를 실리사이드 공정으로 실리사이드화하여 금속 실리사이드막(183)으로 변화시킬 수 있다. 금속 실리사이드막(183)으로 변화되지 않은 부분은 도프트 반도체 패턴(181P)으로서 잔류된다. 금속 실리사이드막(183)은 도프트 반도체 패턴(181P)보다 저항이 낮으므로 소스콘택구조(SCL)의 저항을 낮출 수 있다.
실리사이드화 공정은 금속막 증착 공정 및 금속막과 도프트 반도체막의 반응을 유도하는 어닐링 공정을 포함할 수 있다. 실리사이드화 공정을 진행하는 동안 실시되는 어닐링 공정을 이용하여, 도프트 반도체막 내부의 소스 도펀트를 채널패턴들(137A, 137B)의 소스콘택면(도 9a의 SU1)으로부터 채널패턴들(137A, 137B) 내부로 확산시킬 수 있다. 이로써, 채널패턴들(137A, 137B) 각각의 내부에 정션(JN)이 형성될 수 있다.
실리사이드화 공정을 위한 금속막으로서 니켈, 텅스텐 등의 다양한 금속막이 이용될 수 있다. 실리사이드화 공정을 통해 형성되는 금속 실리사이드막(183)은 니켈 실리사이드, 텅스텐 실리사이드 등 일 수 있다.
이어서, 스페이서 절연패턴들(161)과 금속 실리사이드막(183)의 표면 상에 금속 베리어막(185)을 형성한다. 이 후, 슬릿 내부가 완전히 채워지도록 금속 베리어막(185) 상에 금속막(187)을 형성하는 단계를 더 실시할 수 있다. 소스콘택구조(SCL)의 낮은 저항을 위해 금속막(187)은 텅스텐 등의 저저항 금속을 포함할 수 있다. 금속 베리어막(185)은 금속막(187)으로부터의 금속의 확산을 방지하기 위해, 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
이어서, 도 1에 도시된 제2 상부 절연막(UI2) 및 도 2a에 도시된 비트 라인 콘택플러그(BCT) 및 비트 라인(BL)을 형성하기 위한 후속공정들이 실시될 수 있다.
도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 및 도 15a 내지 도 15c는 본 발명의 제2 실시 예에 따른 반도체 장치의 제조방법을 나타내는 도면들이다. 도 10a, 도 10b, 도 11a, 도 12a, 도 13a, 도 13b, 도 14a, 및 도 15a 내지 도 15c는 도 3에 도시된 선 Y-Y'를 따라 절취한 반도체 장치의 제조 공정 단면도들의 변형예이다. 도 11b, 도 12b 및 도 14b는 도 11a, 도 12a 및 도 14a에 도시된 선 B-B'를 따라 수평방향으로 절취한 평면도들을 나타낸다.
이하, 본 발명의 반복되는 제조공정들에 대한 설명은 생략하고, 변경된 제조공정들에 한하여 구체적으로 설명한다.
도 10a에 도시된 구조를 형성하기 위해, 도 5a 내지 도 5d, 도 6a 내지 도 6d, 도 7a 내지 도 7g, 도 8a 및 도 8b에서 상술한 공정들을 동일하게 진행할 수 있다.
도 8b를 참조하면, 제2 트렌치(T2)에 의해 절연패턴들(139A, 139B)이 노출된다. 이어서, 도 8b에 도시된 제2 트렌치(T2)에 의해 노출된 절연패턴들(139A, 139B)의 일부를 식각한다. 이로써, 도 10a에 도시된 바와 같이, 게이트 적층체들(GST1, GST2)과 웰 구조(WE) 사이의 수평공간(HSP)이 개구되고, 수평공간(HSP)을 향하는 채널패턴들(137A, 137B) 각각의 내벽이 노출된다. 게이트 적층체들(GST1, GST2)을 관통하는 채널패턴들(137A, 137B)의 기둥부들(PP)로 둘러싸인 절연패턴들은 수직절연패턴들(139AP, 139BP)로서 잔류할 수 있다.
도 10a를 참조하면, 절연패턴들의 일부를 제거하는 동안, 메모리 패턴들(ML1, ML2) 각각의 터널 절연막(131) 및 제1 블로킹 절연막(135)과, 버퍼막(105)이 식각될 수 있다. 터널 절연막(131), 제1 블로킹 절연막(135) 및 버퍼막(105)은 절연패턴들보다 느리게 식각될 수 있다. 이로써, 채널패턴들(137A, 137B)과 데이터 저장막들(133) 사이와 채널패턴들(137A. 137B)과 데이터 저장막들(133) 사이에 갭들(270)이 정의될 수 있다.
이 후, 갭들(270)이 채워지도록 제1 반도체막(271)을 형성한다. 제1 반도체막(271)은 채널패턴들(137A, 137B) 각각의 단부와 웰 구조(WE)에 접촉되고, 채널패턴들(137A, 137B) 각각의 내벽 상으로 연장된다. 제1 반도체막(271)은 실리콘막을 포함할 수 있다.
제1 반도체막(271)은 화학기상증착공정등의 증착방식을 이용하여 형성될 수 있다. 수평공간(HSP)의 중심영역 및 슬릿(SI)의 중심영역이 제1 반도체막(271)으로 완전히 채워지지 않은 상태에서, 슬릿(SI)의 하단부가 제1 반도체막(271)으로 막힐 수 있다. 웰 구조(WE) 내부로 연장된 제2 트렌치(도 8b의 T2)의 하단부는 제1 반도체막(271)으로 완전히 채워질 수 있다.
도 10b를 참조하면, 슬릿(SI)을 향하여 개구된 제1 반도체 패턴(271P)이 수평공간(HSP) 내부에 배치될 수 있도록, 슬릿(SI)을 통해 도 10a에 도시된 제1 반도체막(271)을 식각한다. 제1 반도체 패턴(271P)은 웰 구조(WE)와 채널패턴들(137A, 137B)에 접촉된 상태로 잔류한다.
제1 반도체 패턴(271P)은 수직절연패턴들(139AP, 139BP)의 바닥면들, 수평공간(HSP)의 중심영역을 향하는 채널패턴들(137A, 137B)의 내벽 상으로 연장된다.
제1 반도체 패턴(271P)은 웰 콘택구조(WCL), 제1 및 제2 보조 콘택구조들(AC1 및 AC2)을 포함할 수 있다. 웰 콘택구조(WCL)는 제1 반도체 패턴(271P)의 일부로서, 도 8b에 도시된 제2 트렌치(T2)의 하단부를 채우는 구조물이다. 제1 및 제2 보조 콘택구조들(AC1 및 AC2)은 제1 반도체 패턴(271P)의 일부로서, 도 10a에 도시된 갭들(270)을 채우는 구조물들이다. 제1 및 제2 보조 콘택구조들(AC1 및 AC2)은 웰 콘택구조(WCL)의 측부로부터 도 1에 도시된 제2 방향(Ⅱ)으로 서로 나란하게 돌출된다. 메모리 패턴들(ML1, ML2) 각각의 데이터 저장막(133)은 제1 및 제2 보조 콘택구조들(AC1 및 AC2) 사이로 연장된 돌출부를 갖는다.
제1 보조 콘택구조(AC1)는 채널패턴들(137A, 137B) 각각과 데이터 저장막(133) 사이로 연장되고, 제2 보조 콘택구조(AC2)는 웰 구조(WE)와 데이터 저장막(133) 사이로 연장된다.
도 11a를 참조하면, 제1 반도체 패턴(271P)의 표면 형상을 따라 제1 반도체 패턴(271P) 상에 제1 하부 절연막(273)을 형성한다. 제1 하부 절연막(273)은 산화막으로 형성될 수 있다. 제1 하부 절연막(273)은 측벽 보호패턴들(163) 상으로 연장될 수 있다. 제1 하부 절연막(273)은 수평공간(HSP) 및 슬릿(SI)을 완전히 채우지 않고, 수평공간(HSP) 및 슬릿(SI) 각각의 중심 영역에 에어-갭이 형성될 수 있다.
도 11b는 도 11a에 도시된 선 B-B'를 따라 수평방향으로 절취한 평면도를 나타낸다.
도 11b를 참조하면, 지지체들(IP)의 측벽들 각각은 제1 하부 절연막(273)으로 둘러싸인다. 지지체들(IP) 각각과 제1 하부 절연막(273) 사이에 메모리 패턴들(ML1, ML2) 중 하나, 채널패턴들(137A, 137B) 중 하나, 및 제1 반도체 패턴(271P)이 배치된다.
지지체들(IP)은 도 11a에 도시된 슬릿(SI)을 경계로 다수의 지지체 그룹들(GIP1, GIP2)로 구분될 수 있다. 지지체 그룹들(GIP1, GIP2) 각각은 그에 대응하는 제1 하부 절연막(273)으로 둘러싸인다. 지지체 그룹들(GIP1, GIP2) 각각을 감싸는 제1 하부 절연막(273)은 서로 이웃한 지지체들(IP) 사이를 채우고, 제1 반도체 패턴(271P)이 지지체들(IP) 사이에서 이동하지 못하도록 제1 반도체 패턴(271P)을 고정할 수 있다. 지지체 그룹들(GIP1, GIP2) 각각을 구성하는 지지체들(IP) 사이에 제1 에어-갭(AG1)이 형성될 수 있다.
도 12a를 참조하면, 슬릿(SI)을 통해 제1 하부 절연막의 일부를 식각한다. 이로써, 서로 이웃한 지지체들(IP) 사이에 제1 하부 절연막이 제1 하부 패턴들(273P)로써 잔류한다. 또한, 슬릿(SI)에 인접한 제1 반도체 패턴(271P)의 일부가 노출된다.
도 12b는 도 12a에 도시된 선 B-B'를 따라 수평방향으로 절취한 평면도를 나타낸다.
도 12b를 참조하면, 지지체 그룹들(GIP1, GIP2) 각각에 포함된 지지체들은 슬릿측 지지체들(IP_S)과 나머지의 센터 지지체들(IP_C)로 구분될 수 있다. 슬릿측 지지체들(IP_S)은 도 12a에 도시된 슬릿(SI)에 인접한 지지체들이다.
도 12a를 참조하여 상술한 공정에 의해, 슬릿측 지지체들(IP_S) 각각을 감싸는 제1 반도체 패턴(271P)의 일부가 노출될 수 있다. 제1 하부 패턴(273P)은 센터 지지체들(IP_C) 각각을 향하는 제1 반도체 패턴(271P)의 측벽 상에 잔류되도록 패터닝될 수 있다.
도 13a를 참조하면, 제1 반도체 패턴(271P)의 노출된 일부 표면 상에 제2 반도체막을 형성한 후, 제1 반도체 패턴(271P)의 웰 콘택구조(WCL)를 노출하는 제3 트렌치(T3)를 형성한다. 제3 트렌치(T3)는 제2 반도체막의 식각 공정에 의해 형성되고, 제2 반도체막은 제3 트렌치(T3)에 의해 제2 반도체 패턴들(275A, 275B)로 분리될 수 있다. 제2 반도체 패턴들(275A, 275B) 각각은 제3 트렌치(T3)를 향하는 개구부(276)를 갖는다.
제2 반도체막은 실리콘막을 포함할 수 있다. 제2 반도체 패턴들(275A, 275B)은 수평공간(HSP)의 중심영역을 완전히 채우지 않도록 그 두께가 제어될 수 있다.
도 13b를 참조하면, 슬릿(SI)을 통해 제2 반도체 패턴들(275A, 275B)의 표면 상에 제2 하부 절연막(277)을 형성한다. 제2 하부 절연막(277)은 제2 반도체 패턴들(275A, 275B) 사이의 공간을 채울 수 있다. 제2 하부 절연막(277)은 슬릿(SI)에 인접한 제1 반도체 패턴(271P)의 측벽을 따라 연장될 수 있다. 제2 하부 절연막(277)은 산화막으로 형성될 수 있다.
도 14a를 참조하면, 제1 반도체 패턴(271P)의 웰 콘택구조(WCL)가 노출되도록 도 13b에 도시된 제2 하부 절연막(277)을 식각한다. 이로써, 제2 하부 절연막을 관통하는 분리 트렌치(T4)가 형성되고, 분리 트렌치(T4)에 의해 제2 하부 절연막이 제2 하부 패턴들(277P)로 분리된다.
제2 하부 패턴들(277P)은 도 13a에 도시된 제2 반도체 패턴들(275A, 275B)의 개구부들 각각을 차단할 수 있다. 이에 따라, 제2 하부 패턴들(277P) 각각의 내부에 제2 에어-갭(AG2)이 정의되고, 제2 에어-갭(AG2)은 수평공간 내부에 밀폐될 수 있다.
도 14b는 도 14a에 도시된 선 B-B'를 따라 수평방향으로 절취한 평면도를 나타낸다.
도 14b를 참조하면, 분리 트렌치(T4)를 사이에 두고 마주하는 제2 하부 패턴들(277P) 각각의 내부에 제2 에어-갭(AG2)이 정의된다. 제2 하부 패턴들(277P) 각각은 제2 반도체 패턴들(275A, 275B) 중 그에 대응되는 제2 반도체 패턴의 측벽 상으로 연장된다. 제2 반도체 패턴들(275A, 275B)은 분리 트렌치(T4)를 향하는 슬릿측 지지체들(IP_S) 상에 배치된 제1 반도체 패턴(271P)들의 측벽들의 외형을 따라 연장된다.
도 10a, 도 10b, 도 11a, 도 12a, 도 13a, 도 13b 및 도 14a를 참조하여 설명한 공정들을 이용하여, 제1 반도체 패턴(271P), 제2 반도체 패턴들(275A, 275B), 제 및 제2 하부 패턴들(273P, 277P)을 형성한 후, 웰-소스간 절연막을 형성하는 단계를 연이어 실시할 수 있다.
도 15a를 참조하면, 웰-소스간 절연막(279)은 제1 반도체 패턴(271P) 및 제2 반도체 패턴들(275A, 275B) 각각의 일부를 산화시켜 형성될 수 있다. 이 때, 도 14a에 도시된 분리 트렌치(T4)에 의해 노출된 제1 반도체 패턴(271P) 및 제2 반도체 패턴들(275A, 275B) 각각의 노출된 표면으로부터 일부 두께가 산화된다.
상술한 공정을 통해 형성된, 웰-소스간 절연막(279)은 제2 하부 패턴들(277P) 사이에서 노출된 제1 반도체 패턴(271P)의 웰 콘택구조(WCL) 상에 정렬된다.
도 15b를 참조하면, 도 15a에 도시된 측벽 보호패턴들(163)을 제거한다. 이로써, 채널패턴들(137A, 137B) 및 제1 반도체 패턴(271P) 각각의 소스콘택면(SU2)과 스페이서 절연패턴들(161)이 노출된다.
웰-소스간 절연막(279) 상에 도프트 반도체막(281)을 형성한다. 도프트 반도체막(281)은 소스 도펀트를 포함하는 도프트 실리콘막일 수 있다. 소스 도펀트는 n형 도펀트이다. 도프트 반도체막(281)은 채널패턴들(137A, 137B) 및 제1 반도체 패턴(271P) 각각의 소스콘택면(SU2)에 접촉되고, 스페이서 절연패턴들(161) 사이의 공간을 채운다.
도 15c를 참조하면, 도 9b에서 상술한 바와 동일한 공정들을 진행하여 도프트 반도체 패턴(281P), 금속 실리사이드막(283), 금속 베리어막(285) 및 금속막(287)을 형성할 수 있다. 이로써, 소스콘택구조(SCL)가 형성된다.
도 9b에서 상술한 바와 같이 금속 실리사이드막(283)을 형성하기 위한 어닐링 공정 동안 도프트 반도체막 내부의 소스 도펀트는 도 15b에 도시된 채널패턴들(137A, 137B) 및 제1 반도체 패턴(271P) 각각의 소스콘택면(SU2)으로부터 채널패턴들(137A, 137B), 제1 반도체 패턴(271P), 및 제2 반도체 패턴들(275A, 275B) 내부로 확산될 수 있다. 이로써, 채널패턴들(137A, 137B), 제1 반도체 패턴(271P), 및 제2 반도체 패턴들(275A, 275B) 각각의 내부에 정션(JN)이 형성될 수 있다.
이어서, 도 1에 도시된 제2 상부 절연막(UI2) 및 도 2a에 도시된 비트 라인 콘택플러그(BCT) 및 비트 라인(BL)을 형성하기 위한 후속공정들이 실시될 수 있다.
도 16은 본 발명의 제2 실시 예에 따른 반도체 장치를 나타내는 단면도이다. 도 16은 도 3에 도시된 선 X-X'를 따라 절취한 반도체 장치의 단면에 대한 변형예이다.
이하, 도 15c 및 도 16을 참조하여 본 발명의 제2 실시 예에 따른 반도체 장치의 특징적인 구성들을 설명하고, 본 발명의 제1 실시 예에 따른 반도체 장치와 중복되는 구성에 대한 설명은 생략한다.
도 15c 및 도 16을 참조하면, 본 발명에 따른 반도체 장치는 수평공간(HSP) 내부에서 채널패턴들(137A, 137B) 각각의 표면 상에 배치된 제1 반도체 패턴(271P)을 포함할 수 있다. 제1 반도체 패턴(271P)은 도 10b를 참조하여 설명한 바와 같이 웰 콘택구조(WCL), 제1 및 제2 보조 콘택구조들(AC1 및 AC2)을 포함할 수 있다. 제1 반도체 패턴(271P)은 수평공간(HSP)의 중심영역을 개구시키도록 수평공간(HSP)의 표면을 따라 컨포멀하게 형성될 수 있다. 제1 반도체 패턴(271P)은 도프트 반도체 패턴(281P)의 측벽에 직접 접촉되도록 연장될 수 있다.
제1 반도체 패턴(271P)의 웰 콘택구조(WCL)는 도프트 반도체 패턴(281P) 하부에 정렬된다. 제1 보조 콘택구조들(AC1)은 웰 콘택구조(WCL)로부터, 메모리 패턴들(ML1, ML2)과 채널패턴들(137A, 137B) 사이로 돌출된다. 제2 보조 콘택구조들(AC1 및 AC2)은 웰 콘택구조(WCL)로부터, 메모리 패턴들(ML1, ML2)과 웰 구조(WE) 사이로 돌출된다. 이에 따라, 본 발명에 따른 제1 반도체 패턴(271P)은 채널패턴들(137A, 137B)과 웰 구조(WE) 사이의 접촉면적을 증대시킬 수 있다.
제1 반도체 패턴(271P)의 표면 상에 하부 절연패턴들(273P, 277P)이 형성될 수 있다. 하부 절연패턴들(273P, 277P) 중 제1 하부 패턴(273P) 내부에 제1 에어-갭(AG1)이 형성될 수 있다. 하부 절연패턴들(273P, 277P) 중 제2 하부 패턴(277P) 내부에 제2 에어-갭(AG2)이 형성될 수 있다. 제2 하부 패턴(277P)은 제1 하부 패턴(273P)과 도프트 반도체 패턴(281P) 사이에 배치된다. 제2 하부 패턴(277P)에 의해, 제1 반도체 패턴(271P)의 웰 콘택구조(WCL)는 도프트 반도체 패턴(281P)에 접촉된 제1 반도체 패턴(271P)의 상단부로부터 분리될 수 있다.
제2 하부 패턴(277P)의 외벽 상에 제2 반도체 패턴들(275A, 275B) 중 그에 대응되는 제2 반도체 패턴이 형성될 수 있다. 제2 반도체 패턴들(275A, 275B) 각각은 그에 대응하는 제2 하부 패턴(277P)과 제1 반도체 패턴(271P) 사이로 연장된다. 제2 반도체 패턴들(275A, 275B) 각각은 그에 대응하는 제2 하부 패턴(277P)과 제2 하부 패턴(277P) 마주하는 제1 하부 패턴(273P) 사이로 연장된다.
웰-소스간 절연막(279)은 도프트 반도체 패턴(281P) 하단을 감싸고 U자형 단면구조를 가질 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 17을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1, 2a, 3, 4, 9b, 도 15c 및 도 16에 도시된 구조들 중 적어도 하나를 포함할 수 있다. 보다 구체적으로, 메모리 소자(1120)는 웰 도펀트를 포함하는 웰 구조, 상기 웰 구조 상에 배치되고 측벽에 홈(groove)이 형성된 게이트 적층체, 상기 게이트 적층체를 관통하고, 상기 웰 구조와 상기 게이트 적층체 사이의 수평공간의 표면을 따라 연장된 채널패턴을 포함할 수 있다. 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 소자(1212) 및 메모리 컨트롤러(1211)는 도 17을 참조하여 설명한 바와 동일하게 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
WE: 웰 구조
Ⅰ 내지 Ⅲ: 제1 내지 제3 방향
GST1, GST2: 게이트 적층체
ST1 내지 ST3 또는 PST1 내지 PST3: 제1 내지 제3 적층체
CP1 내지 CP3: 제1 내지 제3 도전패턴
ILD1 내지 ILD3: 제1 내지 제3 층간 절연막
GV: 홈
R: 오목부
P: 돌출부
CH1, CH2: 채널패턴
ML1, ML2: 메모리 패턴
IS, 161: 스페이서 절연패턴
HSP: 수평공간
D1A, D1B, 181, 281, 141: 도프트 반도체막
DPS, 181P, 281P: 도프트 반도체 패턴
VP: 수직부
HP: 수평 돌출부
JN: 정션
FI1, FI2: 절연패턴
WCL, 171P: 웰 콘택구조
SCL: 소스콘택구조
SWI, 179, 279: 웰-소스간 절연막
IP: 지지체
271P: 제1 반도체패턴
AC1 및 AC2: 제1 및 제2 보조콘택구조
TI, 135: 터널 절연막
DL, 133: 데이터 저장막
BI1, 131: 제1 블로킹 절연막
137: 채널막 BI2, 151: 제2 블로킹 절연막
ML: 메모리막 139: 절연막
AG: 에어-갭 275A, 275B: 제2 반도체 패턴
273P, 277P: 하부 절연패턴 121a, 121b, 121c: 제1 물질막
123a, 123b, 123c: 제2 물질막(희생막) 125: 평탄화 보호막
127P: 식각정지패턴 UC: 언더컷 영역
H: 홀 CA: 채널영역
SI, SI1, SI2, SI3: 슬릿 UI1, UI2, 143: 상부 절연막
145: 마스크 패턴 153: 도전막
SIE: 슬릿 연장부 T, T1 내지 T4: 트렌치
163: 측벽 보호패턴 SU1, SU2: 소스 콘택면
270: 갭 276: 개구부

Claims (37)

  1. 웰 도펀트를 포함하는 웰 구조;
    상기 웰 구조 상에 제1 방향을 따라 연이어 적층된 제1 적층체, 제2 적층체, 및 제3 적층체를 포함하고, 상기 제1 적층체와 상기 제3 적층체가 상기 제2 적층체보다 상기 제1 방향에 수직 교차하는 제2 방향으로 돌출되어 정의된 홈(groove)이 측벽에 형성된 게이트 적층체;
    상기 게이트 적층체를 관통하고, 상기 웰 구조와 상기 게이트 적층체 사이의 수평공간의 표면을 따라 연장된 채널패턴;
    상기 채널패턴의 외벽을 따라 연장된 메모리 패턴;
    상기 게이트 적층체의 상기 측벽 상에 형성된 스페이서 절연패턴; 및
    상기 스페이서 절연패턴 상에 형성되고, 상기 채널패턴에 접촉되도록 상기 수평공간을 향하여 연장되고, 소스 도펀트를 포함하는 도프트 반도체 패턴을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 적층체는 상기 제1 방향으로 교대로 적층된 적어도 한 쌍의 제1 도전패턴 및 제1 층간 절연막을 포함하고, 상기 제1 적층체의 최하층에 상기 제1 도전패턴이 배치되고,
    상기 제2 적층체는 상기 제1 방향으로 교대로 적층된 적어도 한 쌍의 제2 도전패턴 및 제2 층간 절연막을 포함하고,
    상기 제3 적층체는 상기 제1 방향으로 교대로 적층된 적어도 한 쌍의 제3 도전패턴 및 제3 층간 절연막을 포함하고,
    상기 제1 도전패턴 및 상기 제3 도전패턴은 상기 제2 도전패턴보다 상기 스페이서 절연패턴을 향하여 더 돌출되고,
    상기 제1 층간 절연막 및 상기 제3 층간 절연막은 상기 제2 층간 절연막보다 상기 스페이서 절연패턴을 향하여 더 돌출된 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 스페이서 절연패턴들을 향하는 상기 제1 내지 제3 적층체들 각각의 측벽과 상기 홈에 돌출부(protrusion) 및 오목부(recess)가 형성된 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 채널패턴 및 상기 메모리 패턴은 상기 도프트 반도체 패턴에 접촉되도록 상기 스페이서 절연패턴의 하부면을 따라 상기 제2 방향으로 상기 제1 적층체보다 더 돌출되고,
    상기 채널패턴은 정션을 포함하고,
    상기 정션은 상기 소스 도펀트를 포함하고, 상기 도프트 반도체 패턴에 접촉된 상기 채널패턴의 소스콘택면으로부터 상기 채널패턴 내부에 정의되는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 도프트 반도체 패턴은 상기 홈을 향하여 돌출되는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 웰 구조를 관통하고, 상기 게이트 적층체를 향해 연장된 지지체들을 더 포함하고,
    상기 채널패턴 및 상기 메모리 패턴은, 상기 수평공간의 표면을 정의하는 상기 웰 구조의 상면, 상기 지지체들 각각의 측벽, 상기 게이트 적층체의 바닥면을 따라 연장되는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 도프트 반도체 패턴에 중첩된 상기 웰 구조에 접촉되고, 상기 웰 구조의 상면을 따라 연장된 상기 채널패턴의 일부에 접촉된 웰 콘택구조; 및
    상기 웰 콘택구조와 상기 도프트 반도체 패턴 사이에 배치된 웰-소스간 절연막을 더 포함하고,
    상기 도프트 반도체 패턴 및 상기 웰 콘택구조 각각은 상기 지지체들에 나란하게 연장된 부분을 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 게이트 적층체를 관통하여 상기 수평공간 내부로 연장되고, 상기 도프트 반도체 패턴, 상기 웰 콘택구조, 및 상기 웰-소스간 절연막에 접촉된 측벽을 갖는 절연패턴을 더 포함하고,
    상기 채널패턴 및 상기 메모리 패턴은, 상기 지지체들 각각과 상기 절연패턴 사이, 상기 절연패턴과 웰 구조 사이, 상기 절연패턴과 상기 게이트 적층체 사이로 연장된 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 도프트 반도체 패턴 및 상기 웰 콘택구조 각각은 실리콘막으로 형성된 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 게이트 적층체를 관통하여 상기 수평공간을 향하는 절연패턴; 및
    상기 웰 콘택구조로부터 상기 수평공간의 중심영역을 향하는 상기 채널패턴의 내벽과 상기 절연패턴의 바닥면 상으로 연장되고, 상기 도프트 반도체 패턴에 접촉된 제1 반도체 패턴을 더 포함하고,
    상기 웰 콘택구조는 상기 도프트 반도체 패턴 하부에 정렬된 상기 제1 반도체 패턴의 일부로 구성되고,
    상기 채널패턴 및 상기 메모리 패턴은, 상기 절연패턴과 상기 게이트 적층체 사이, 상기 지지체들 각각과 상기 제1 반도체 패턴 사이, 및 상기 제1 반도체 패턴과 웰 구조 사이로 연장되는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 웰-소스간 절연막은 상기 도프트 반도체 패턴의 하단을 감싸는 U자형 단면구조를 갖고,
    상기 제1 반도체 패턴은 상기 웰-소스간 절연막과 상기 메모리 패턴 사이에 배치된 상기 도프트 반도체 패턴의 측벽에 접촉된 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 반도체 패턴은 상기 웰 콘택구조의 측부로부터 상기 제2 방향으로 서로 나란하게 돌출된 제1 및 제2 보조 콘택구조들을 더 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 메모리 패턴은 상기 채널패턴을 감싸는 터널절연막, 상기 터널절연막을 사이에 두고 상기 채널패턴을 감싸는 블로킹 절연막, 상기 터널절연막과 상기 블로킹 절연막 사이에 배치되고 상기 제1 및 제2 보조 콘택구조들 사이의 공간으로 연장된 데이터 저장막을 포함하고,
    상기 제1 보조 콘택구조는 상기 채널패턴과 데이터 저장막 사이로 연장되고,
    상기 제2 보조 콘택구조는 상기 웰 구조와 상기 데이터 저장막 사이로 연장된 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제1 반도체 패턴 상에 형성되고, 내부가 에어-갭으로 채워진 하부 절연패턴을 더 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 하부 절연패턴은
    서로 이웃한 상기 지지체들 사이에 배치된 제1 패턴; 및
    상기 지지체들 중 상기 도프트 반도체 패턴에 이웃한 슬릿측 지지체와 상기 도프트 반도체 패턴 사이에 배치된 제2 패턴을 포함하고,
    상기 도프트 반도체 패턴에 접촉된 상기 제1 반도체 패턴의 일부와, 상기 제1 반도체 패턴의 상기 웰 콘택구조는 상기 제2 패턴에 의해 분리되는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제2 패턴과 상기 제1 반도체 패턴 사이에 배치된 제2 반도체 패턴을 더 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 채널패턴, 상기 제1 반도체 패턴, 및 상기 제2 반도체 패턴 각각의 내부에 정의된 정션을 더 포함하고,
    상기 정션은 상기 도프트 반도체 패턴에 인접하여 배치되고, 상기 소스 도펀트를 포함하는 반도체 장치.
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