KR102649162B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 적층물; 상기 적층물을 관통하는 채널 패턴들, 상기 적층물을 관통하는 더미 채널 패턴들 및 상기 적층물의 하부에 위치되고 상기 채널 패턴들과 상기 더미 채널 패턴들을 연결시키는 연결 패턴을 포함하는 채널막들; 상기 적층물의 상부에 위치되고, 상기 채널 패턴들과 연결된 비트라인; 및 상기 적층물의 상부에 위치되고, 상기 더미 채널 패턴들과 연결된 웰 픽업라인을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물을 관통하는 채널 패턴들, 상기 적층물을 관통하는 더미 채널 패턴들 및 상기 적층물의 하부에 위치되고 상기 채널 패턴들과 상기 더미 채널 패턴들을 연결시키는 연결 패턴을 포함하는 채널막들; 상기 채널 패턴들과 연결된 비트라인; 및 상기 더미 채널 패턴들과 연결된 웰 픽업라인을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물을 관통하는 채널 패턴들, 상기 적층물을 관통하는 더미 채널 패턴들 및 상기 채널 패턴들과 상기 더미 채널 패턴들을 연결시키는 연결 패턴을 포함하는 채널막; 상기 채널 패턴들과 연결되고 제1 타입의 불순물을 포함하는 제1 패드들; 및 상기 더미 채널 패턴들과 상기 제1 타입과 상이한 제2 타입의 불순물을 포함하는 제2 패드들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 소스막 상에 제1 희생막을 형성하는 단계; 상기 제1 희생막 상에 적층물을 형성하는 단계; 상기 적층물을 관통하는 제1 및 제2 개구부들을 형성하는 단계; 상기 제1 및 제2 개구부들을 통해 상기 제1 희생막을 제거하여 제3 개구부를 형성하는 단계; 상기 메모리 막 내에, 상기 제3 개구부 내에 위치된 연결 패턴, 상기 제1 개구부 내에 위치된 채널 패턴 및 상기 제2 개구부 내에 위치된 더미 채널 패턴을 포함하는 채널막을 형성하는 단계; 상기 더미 채널 패턴에 연결된 웰 픽업 라인을 형성하는 단계; 및 상기 채널 패턴에 연결된 비트 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 소스막 상에 제1 희생막을 형성하는 단계; 상기 제1 희생막 상에 적층물을 형성하는 단계; 상기 적층물을 관통하는 제1 및 제2 개구부들을 형성하는 단계; 상기 제1 및 제2 개구부들을 통해 상기 제1 희생막을 제거하여 제3 개구부를 형성하는 단계; 상기 제3 개구부 내에 위치된 연결 패턴, 상기 제1 개구부 내에 위치된 채널 패턴 및 상기 제2 개구부 내에 위치된 더미 채널 패턴을 포함하는 채널막을 형성하는 단계; 및 상기 채널 패턴들과 연결되고 제1 타입의 불순물을 포함하는 제1 패드들 및 상기 더미 채널 패턴들과 상기 제1 타입과 상이한 제2 타입의 불순물을 포함하는 제2 패드들을 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1c 및 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 원리를 설명하기 위한 도면이다.
도 5 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 19 및 도 20은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1c 및 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1a 내지 도 1c는 레이아웃이고, 도 2a는 도 1a 내지 도 1c의 A-A' 단면도이고, 도 2b는 도 1a 내지 도 1c의 B-B' 단면도이고, 도 2c는 도 1a 내지 도 1c의 C-C' 단면도이다.
도 1a 내지 도 1c 및 도 2a 내지 도 2c를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 메모리 블록들(MB1, MB2)을 포함하며, 각각의 메모리 블록들(MB1, MB2) 내에 메모리 스트링들이 배열된다. 여기서, 메모리 블록(MB1, MB2)은 소거 동작 시에 데이터가 소거되는 단위일 수 있다.
반도체 장치는 적층물(ST), 적층물(ST)을 관통하는 채널막들(15; 15A, 15B, 15C, 15D), 채널막들(15)을 감싸는 메모리막들(14; 14A, 14B, 14C, 14D), 비트라인(22) 및 웰 픽업 라인(23)을 포함한다. 또한, 반도체 장치는 소스막(11; 11A, 11B, 11C, 11D), 지지대(18), 스페이서(19) 및 소스 픽업 라인(21)을 더 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(12) 및 절연막들(13)을 포함한다. 여기서, 도전막들(12)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있으며, 텅스텐 등의 금속을 포함할 수 있다. 절연막들(13)은 적층된 도전막들(12)을 상호 절연시키며, 산화물 등의 절연물을 포함할수 있다. 예를 들어, 최상부 적어도 하나의 도전막(12)은 드레인 선택 트랜지스터의 게이트 전극이고, 최하부 적어도 하나의 도전막(12)은 소스 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(12)은 메모리 셀의 게이트 전극일 수 있다. 이러한 경우, 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결되어, 수직 메모리 스트링을 구성할 수 있다. 또한, 적어도 하나의 드레인 선택 트랜지스터 및 메모리 셀들은 게이트 전극이 채널막의 측벽 전면을 감싸는 게이트 올 어라운드(gate all around) 구조를 가질 수 있고, 소스 선택 트랜지스터는 채널막 상에 게이트 전극이 형성된 플래나(planar) 구조를 가질 수 있다.
각각의 채널막들(15)은 적층물(ST)을 관통하는 적어도 하나의 채널 패턴들(15A)과 적어도 하나의 더미 채널 패턴들(15B), 더미 채널 패턴들(15B)을 상호 연결시키는 분리 패턴들(15D) 및 채널 패턴들(15A)과 더미 채널 패턴들(15B)을 상호 연결시키는 연결 패턴(15C)을 포함한다. 예를 들어, 적층물(ST)을 관통하는 제1 개구부들(OP1) 내에 채널 패턴들(15A)이 각각 위치되고, 적층물(ST)을 관통하는 제2 개구부들(OP2) 내에 더미 채널 패턴들(15B)이 각각 위치된다. 또한, 연결 패턴(15C)은 적층물(ST)의 하부에 위치된다.
채널 패턴들(15A) 및 더미 채널 패턴들(15B)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있다. 예를 들어, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 채널 패턴들(15A) 및 더미 채널 패턴들(15B)은 중심이 오프셋되도록 엇갈리게 배열될 수 있다. 또한, 채널 패턴들(15A) 및 더미 채널 패턴들(15B)은 제1 및 제2 방향들(I-I', Ⅱ-Ⅱ')과 교차된 제3 방향(Ⅲ-Ⅲ')으로 확장될 수 있다. 여기서, 제3 방향(Ⅲ-Ⅲ')은 적층물(ST)의 적층 방향일 수 있다. 채널 패턴들(15A) 및 더미 채널 패턴들(15B)은 균일한 깊이로 적층물(ST)을 관통할 수 있다.
더미 채널 패턴들(15B)은 분리 패턴들(15D)에 의해 상호 연결된다. 예를 들어, 제1 방향(I-I')으로 배열된 더미 채널 패턴들(15B)의 사이에 분리 패턴들(15D)이 위치되고, 교대로 배열된 더미 채널 패턴들(15B)과 분리 패턴들(15D)이 상호 연결되어 제1 방향(I-I')으로 확장된다. 분리 패턴들(15D)은 더미 채널 패턴들(15B)에 비해 얕은 깊이로 적층물을 관통할 수 있다. 예를 들어, 분리 패턴들(15D)은 최상부 적어도 하나의 도전막(12)을 관통하거나, 각 메모리 스트링의 드레인 선택 트랜지스터의 게이트 전극을 관통하는 깊이를 가질 수 있다. 따라서, 분리 패턴들(15D)에 의해 양 측의 도전막들(12), 예를 들어, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 드레인 선택 트랜지스터들의 게이트 전극들이 상호 전기적으로 분리된다.
채널 패턴들(15A) 및 더미 채널 패턴들(15B)은 중심 영역까지 완전히 채워진 구조를 갖거나, 중심 영역이 오픈된 튜브 구조를 가질 수 있다. 채널 패턴들(15A)이 튜브 구조를 갖는 경우, 채널 패턴들(15A) 내에 갭필 절연 패턴들(16A)이 채워질 수 있다. 더미 채널 패턴들(15B)이 튜브 구조를 갖는 경우, 더미 채널 패턴들(15B) 내에 더미 갭필 절연 패턴들(16B)이 채워질 수 있다. 또한, 채널 패턴들(15A) 및 더미 채널 패턴들(15B)은 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다.
분리 패턴들(15D)은 더미 채널 패턴들(15B)과 유사한 구조를 갖거나 상이한 구조를 가질 수 있다. 예를 들어, 분리 패턴들(15D)은 중심 영역까지 완전히 채워진 구조를 갖거나, 중심 영역이 오픈된 튜브 구조를 가질 수 있다. 분리 패턴들(15D)이 튜브 구조를 갖는 경우, 분리 패턴들(15D)은 내에 더미 갭필 절연 패턴들(16D)이 채워질 수 있다. 또한, 분리 패턴들(15D)은 더미 채널 패턴들(15B)에 비해 좁은 폭을 가질 수 있다. 따라서, 더미 채널 패턴들(15B)은 더미 갭필 절연 패턴들(16B)을 포함하되, 분리 패턴들(15D)은 더미 갭필 절연 패턴들(16D)을 포함하지 않을 수 있다.
연결 패턴(15C)은 이웃한 채널 패턴들(15A) 및 더미 채널 패턴들(15B)을 상호 연결시킨다. 또한, 연결 패턴(15C)은 소스 픽업 라인(21)과 접한다. 따라서, 연결 패턴(15C)은 소스 픽업 라인(21)과 채널 패턴들(15A)을 전기적으로 연결시키고, 전류 경로를 제공한다. 연결 패턴(15C)은 소스 픽업 라인(21)과의 접촉면의 저항을 감소시키기 위해 정션(15CC)을 포함할 수 있다. 예를 들어, 정션(15CC)은 N타입의 불순물이 도핑된 영역일 수 있다.
여기서, 채널 패턴들(15A), 더미 채널 패턴들(15B), 연결 패턴들(15C) 및 분리 패턴들(15D)은 동일한 공정으로 형성될 수 있고, 동일한 물질로 형성될 수 있다. 예를 들어, 하나의 채널막(15)이 채널 패턴들(15A), 더미 채널 패턴들(15B), 연결 패턴(15C) 및 분리 패턴들(15D)을 포함할 수 있다. 또한, 채널 패턴들(15A), 더미 채널 패턴들(15B), 연결 패턴(15C) 및 분리 패턴들(15D)은 반도체 패턴일 수 있다.
갭필 절연막(16)은 적층물(ST)의 하부에 위치된 기저부 및 기저부의 상부면으로부터 돌출된 제1 및 제2 돌출부들을 포함할 수 있다. 예를 들어, 채널 패턴들(15A)을 관통하는 갭필 절연 패턴들(16A)이 제1 돌출부들일 수 있고, 더미 채널 패턴들(15B)을 관통하는 더미 갭필 절연 패턴들(16B)이 제2 돌출부들일 수 있고, 연결 패턴(15C) 내에 형성된 더미 갭필 절연 패턴(16C)이 기저부일 수 있다.
여기서, 갭필 절연 패턴들(16A) 및 더미 갭필 절연 패턴들(16B~16D)은 동일한 공정으로 형성될 수 있다. 또한, 하나의 갭필 절연막(16)이 갭필 절연 패턴들(16A) 및 더미 갭필 절연 패턴들(16B~16D)을 포함할 수 있다.
채널 패턴들(15A)의 상부에는 제1 패드들(17A)이 위치되고, 더미 채널 패턴들(15B)의 상부에는 제2 패드들(17B)이 위치될 수 있다. 제1 패드들(17A)은 채널 패턴들(15A)과 접하고, 채널 패턴들(15A)과 비트라인들(22)을 전기적으로 연결시킬 수 있다. 제2 패드들(17B)은 더미 채널 패턴들(15B)과 직접 접하고, 더미 채널 패턴들(15B)과 웰 픽업 라인(23)을 전기적으로 연결시킬 수 있다. 분리 패턴들(15D)의 상부에는 제3 패드들(17D)이 위치될 수 있다. 도 1a를 참조하면, 제3 패드들(17D)은 제1 방향(I-I')으로 배열된 제2 패드들(17B)을 상호 전기적으로 연결시킬 수 있다. 또한, 제2 패드들(17B)과 제3 패드들(17D)은 동일한 공정으로 형성된 하나의 막일 수 있다.
여기서, 제1 내지 제3 패드들(17A, 17B, 17D)은 불순물을 포함할 수 있다. 또한, 제1 패드들(17A)과 제2 및 제3 패드들(17B, 17D)은 서로 다른 타입의 불순물을 포함할 수 있다. 예를 들어, 제1 패드들(17A)은 N타입의 불순물을 포함하고, 제2 및 제3 패드들(17B, 17D)은 P타입의 불순물을 포함할 수 있다.
지지대들(18)은 이웃한 연결 패턴들(15C)의 사이에 위치될 수 있다. 지지대들(18)은 연결 패턴들(16)과 실질적으로 동일한 레벨에 위치되며, 연결 패턴들(15C)의 사이에 개재되어 적층물(ST)을 지지한다. 연결 패턴들(15C)은 라인형, 원형, 타원형, 사각형, 다각형 등의 다양한 형태의 단면을 가질 수 있다.
도 1c를 참조하면, 지지대들(18)은 채널 패턴들(15A)이 형성된 제1 개구부들(OP1) 및 더미 채널 패턴들(15B)이 형성된 제2 개구부들(OP2)의 사이에 위치된다. 예를 들어, 각각의 지지대들(18)은 제1 방향(I-I')으로 이웃한 제1 개구부들(OP1)의 사이 또는 제1 방향(I-I')으로 이웃한 제2 개구부들(OP2)의 사이에 위치되고, 제1 및 제2 방향들(I-I', Ⅱ-Ⅱ')과 교차된 대각선 방향으로 확장될 수 있다. 또한, 지지대들(18)은 이웃한 채널 패턴들(15A) 또는 더미 채널 패턴들(15B)과 일부 중첩되도록 배치될 수 있다.
메모리막들(14)은 채널막들(15)을 각각 감싸며, 적층된 유전막들을 포함할 수 있다. 예를 들어, 각각의 메모리막들(14)은 터널절연막, 데이터 저장막 및 전하차단막을 포함한다. 데이터 저장막은 플로팅 게이트 또는 전하트랩막일 수 있고, 실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다. 또한, 각각의 메모리막들(14)은 채널 패턴들(15A)을 각각 감싸는 메모리 패턴들(14A), 더미 채널 패턴들(15B)을 각각 감싸는 더미 메모리 패턴들(14B), 연결 패턴(15C)을 감싸는 더미 메모리 패턴(14C) 및 분리 패턴들(15D)을 감싸는 더미 메모리 패턴들(14D)을 포함할 수 있다.
소스막(11)은 채널막들(15)의 연결 패턴들(15C) 및 지지대들(18)의 하부에 위치될 수 있다. 소스막(11)은 차례로 적층된 금속막(11A), 제1 폴리실리콘막(11B) 및 제2 폴리실리콘막(11C)을 포함할 수 있다. 여기서, 금속막(11A)은 티타늄 질화막일 수 있고, 제1 폴리실리콘막(11B)은 제1 농도의 N타입 불순물을 포함하는 폴리실리콘막일 수 있고, 제2 폴리실리콘막(11C)은 제1 농도보다 낮은 제2 농도의 N타입 불순물을 포함하는 폴리실리콘막일 수 있다. 본 도면에는 도시되지 않았으나, 소스막(11)의 하부에 주변 회로 등의 하부 구조물이 위치될 수 있다.
소스 픽업 라인(21)은 적층물(ST)을 관통하여 채널막들(15)과 소스막(11)을 전기적으로 연결시킨다. 소스 픽업 라인(21)은 소스막(11)을 일부 관통하는 깊이를 가질 수 있으며, 소스막(11)의 제2 폴리실리콘막(11C)을 일부 관통하는 깊이를 가질 수 있다. 소스 픽업 라인(21)은 채널막들(15)의 연결 패턴들(15C) 및 소스막(11)과 직접 접할 수 있다.
소스 픽업 라인(21)은 적층물(ST)을 관통하는 슬릿(SL) 내에 위치되고, 제1 방향(I-I')으로 확장된다. 예를 들어, 슬릿(SL)은 적층물(ST)을 완전히 관통하여 소스막(11)을 노출시키는 깊이를 갖는다. 슬릿(SL)은 이웃한 메모리 블록들(MB1, MB2)의 경계에 위치되거나, 각각의 메모리 블록들(MB1, MB2)의 내부에 위치될 수 있다. 또한, 슬릿(SL)의 내벽을 따라 스페이서(19)가 형성되고, 스페이서(19)가 형성된 슬릿(SL) 내에 소스 픽업 라인(21)이 위치될 수 있다. 따라서, 소스 픽업 라인(21)은 도전막들(12)과 절연된다. 스페이서(19)는 산화물을 포함하는 절연막일 수 있다.
비트라인들(22)은 적층물(ST)의 상부에 위치되며, 제1 패드들(17A)을 통해 채널 패턴들(15D)과 전기적으로 연결될 수 있다. 웰 픽업 라인(23)은 적층물(ST)의 상부에 위치되며, 제2 패드들(17B)을 통해 더미 채널 패턴들(15B)과 전기적으로 연결될 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃이다. 이하, 도면을 참조하여 지지대의 다양한 형태에 대해 설명하도록 한다.
도 3a를 참조하면, 각각의 지지대들(18A)은 제1 및 제2 방향(I-I', Ⅱ-Ⅱ')과 교차된 대각선 방향으로 확장된 라인 형태를 가질 수 있다. 또한, 지지대들(18A)은 제1 방향(I-I')으로 이웃한 제1 개구부들(OP1)의 사이 및 제1 방향(I-I')으로 이웃한 제2 개구부들(OP2)의 사이에 위치되되, 간헐적으로 위치될 수 있다. 예를 들어, 제1 방향(I-I')으로 배열된 제1 개구부들(OP1)은 제1 간격(W1) 또는 제1 간격(W1) 보다 넓은 제2 간격(W2)으로 배치될 수 있다. 이러한 경우, 지지대들(18A)은 제2 간격(W2)으로 배열된 제1 개구부들(OP1)의 사이 및 제2 간격(W2)으로 배열된 제2 개구부들(OP2)의 사이에 한해 위치될 수 있다.
도 3b를 참조하면, 각각의 지지대들(18B)은 필라 형태를 가질 수 있으며 타원형의 단면을 가질 수 있다. 또한, 지지대들(18B)은 제1 방향(I-I')으로 이웃한 제1 개구부들(OP1)의 사이 또는 제1 방향(I-I')으로 이웃한 제2 개구부들(OP2)의 사이에 위치되되, 간헐적으로 위치될 수 있다. 예를 들어, 지지대들(18B)은 상대적으로 넓은 제2 간격(W2)으로 배열된 제1 개구부들(OP1)의 사이 또는 상대적으로 넓은 제2 간격(W2)으로 배열된 제2 개구부들(OP2)의 사이에 한해 위치될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 셀 어레이의 회로도이고, 도 4b 및 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 동작 원리를 설명하기 위한 단면도이다.
도 4a를 참조하면, 제1 메모리 스트링(MS1)은 적어도 하나의 제1 드레인 선택 트랜지스터(DST1), 복수의 제1 메모리 셀들(MC1) 및 적어도 하나의 제1 소스 선택 트랜지스터(SST1)를 포함하고, 제1 비트 라인(BL1)과 공통 소스 라인(CSL)의 사이에 연결된다. 제2 메모리 스트링(MS2)은 적어도 하나의 제2 드레인 선택 트랜지스터(DST2), 복수의 제2 메모리 셀들(MC2) 및 적어도 하나의 제2 소스 선택 트랜지스터(SST2)를 포함하고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL)의 사이에 연결된다. 제3 메모리 스트링(MS3)은 적어도 하나의 제3 드레인 선택 트랜지스터(DST3), 복수의 제3 메모리 셀들(MC3) 및 적어도 하나의 제3 소스 선택 트랜지스터(SST3)를 포함하고, 제3 비트 라인(BL3)과 공통 소스 라인(CSL)의 사이에 연결된다. 또한, 제4 메모리 스트링(MS4)은 적어도 하나의 제4 드레인 선택 트랜지스터(DST4), 복수의 제4 메모리 셀들(MC4) 및 적어도 하나의 제4 소스 선택 트랜지스터(SST4)를 포함하고, 제4 비트 라인(BL4)과 공통 소스 라인(CSL)의 사이에 연결된다.
더미 메모리 스트링(D_MS)은 적어도 하나의 더미 드레인 선택 트랜지스터(D_DST), 복수의 더미 메모리 셀들(D_MC) 및 적어도 하나의 더미 소스 선택 트랜지스터(D_SST)를 포함하고, 웰 픽업 라인(WPL)과 공통 소스 라인(CSL)의 사이에 연결된다.
여기서, 제1 내지 제4 소스 선택 트랜지스터들(SST1~SST4)의 채널 패턴들과 더미 소스 선택 트랜지스터들(D_SST)의 더미 채널 패턴들은 연결 패턴에 의해 상호 연결된다. 또한, 제1 내지 제4 소스 선택 트랜지스터들(SST1~SST4)과 더미 선택 트랜지스터들(D_SST)의 게이트 전극들은 동일한 소스 선택 라인(SSL)에 연결된다.
도 4a 및 도 4b를 참조하면, 리드 동작 시에, 소스 선택 라인(SSL)에 동작 전압(Vcc)을 인가하여 제1 내지 제4 소스 선택 트랜지스터(SST1~SST4) 및 더미 소스 선택 트랜지스터들(D_SST)을 턴온시킨다. 이를 통해, 채널 패턴들(15A)과 소스 픽업 라인(21) 사이의 연결 패턴(15C) 내에 채널이 형성된다. 따라서, 채널 패턴들(15A), 연결 패턴(15C) 및 소스 픽업 라인(21)을 통해 소스막(11)으로 전류가 흐르게 된다. 참고로, 채널 패턴들(15A), 연결 패턴(15C) 및 소스 픽업 라인(21)으로 전류가 흐르거나, 채널 패턴들(15A), 연결 패턴(15C) 및 소스막(11)으로 전류가 흐르는 것도 가능하다.
도 4a 및 도 4c를 참조하면, 소거 동작 시에, 웰 픽업 라인(23;WPL)에 소거 전압(Vers)을 인가한다. 이를 통해, 제2 패드들(17B), 더미 채널 패턴들(15B) 및 연결 패턴(15C)을 통해 채널 패턴들(15A)로 정공(hole)을 주입할 수 있다. 따라서, 웰 소거 방식으로 소거 동작을 실시할 수 있다.
도 5 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 레이아웃이고 각 번호의 b도는 a도의 D-D', E-E" 단면도이다.
도 5를 참조하면, 주변 회로 등의 하부 구조물이 형성된 기판 상에 소스막(31)을 형성한다. 예를 들어, 금속막(31A), 제1 폴리실리콘막(31B) 및 제2 폴리실리콘막(31C)을 차례로 형성한다. 금속막(31A) 및 제1 폴리실리콘막(31B)은 제2 폴리실리콘막(31C)에 비해 얇은 두께로 형성될 수 있다. 예를 들어, 금속막(31A)은 티타늄 질화막일 수 있고, 제1 폴리실리콘막(31B)은 제1 농도의 N타입 불순물을 포함하는 폴리실리콘막일 수 있고, 제2 폴리실리콘막(31C)은 제1 농도보다 낮은 제2 농도의 N타입 불순물을 포함하는 폴리실리콘막일 수 있다.
이어서, 소스막(31) 상에 지지용 막(32)을 형성한다. 지지용 막(32)은 후속 공정에서 형성될 연결 패턴의 몰드이면서 동시에 적층물을 지지하는 지지대를 형성하기 위한 것으로, 산화막 등의 유전막일 수 있다.
도 6a 및 도 6b를 참조하면, 지지용 막(32)을 패터닝하여 지지대들(32A)을 형성한다. 각각의 지지대들(32A)은 원형, 타원형, 라인형 등의 다양한 형태의 단면을 갖도록 형성될 수 있다. 이때, 이웃한 메모리 블록들(MB1, MB2) 간의 경계에서는 지지용 막(32)을 패터닝하지 않고, 메모리 블록들(MB1, MB2)의 내부에서만 지지용 막(32)을 패터닝하여 지지대들(32A)을 형성할 수 있다.
이어서, 지지대들(32A)의 사이에 제1 희생막들(33)을 형성한다. 이때, 지지대들(32A)은 몰드로서 역할을 하며, 지지대들(32A) 사이의 빈 공간에 제1 희생막들(33)을 형성한다. 예를 들어, 지지대들(32A) 사이의 빈 공간이 채워지도록 물질막을 형성한 후, 지지대들(32A)의 상부면이 노출될 때까지 평탄화 공정을 수행함으로써, 제1 희생막들(33)을 형성한다. 여기서, 제1 희생막들(33)은 지지용 막(32)에 대해 식각 선택비를 갖는 물질로 형성되며, 티타늄 질화막일 수 있다.
도 7a 및 도 7b를 참조하면, 식각정지막(34)을 형성한다. 예를 들어, 제1 희생막(33) 및 지지대(32A)를 일부 깊이 식각하여 트렌치(T)를 형성한 후, 트렌치(T) 내에 식각정지막(34)을 형성한다. 여기서, 식각정지막(34)은 후속 공정에서 형성될 제1 및 제2 물질막들에 대해 식각 선택비가 높은 물질로 형성될 수 있다. 예를 들어, 식각정지막(34)은 언도프드 폴리실리콘막일 수 있다.
식각정지막(34)은 이웃한 메모리 블록들(MB1, MB2)의 경계에 위치될 수 있다. 따라서, 후속 제2 슬릿 형성 공정 시에 제2 슬릿의 깊이를 제어할 수 있다. 또한, 식각정지막(34)은 지지대들(32A)에 비해 넓은 폭(W4>W3)을 가질 수 있다. 따라서, 후속 공정에서 형성되는 제3 개구부가 측벽에 단차를 갖게 되고, 제2 슬릿 확장 공정 시에 더미 메모리 패턴을 용이하게 제거할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 물질막들(35) 및 제2 물질막들(36)이 교대로 적층된 적층물(ST)을 형성한다. 적층물(ST)은 수직으로 적층된 메모리 셀들을 포함하는 메모리 스트링들을 형성하기 위한 것으로, 종횡비가 큰 형태를 가질 수 있다.
제1 물질막들(35)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(36)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 여기서, 제1 물질막들(35)은 제2 물질막들(36)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(35)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(36)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(35)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(36)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(35)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(36)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
이어서, 적층물(ST)을 관통하는 제1 및 제2 개구부들(OP1, OP2)을 형성한다. 예를 들어, 적층물(ST)을 관통하고 제1 방향(I-I') 및 제1 방향(I-I')과 교차하는 제2 방향(Ⅱ-Ⅱ')으로 배열된 제1 개구부들(OP1) 및 제1 개구부들(OP1)의 사이에 위치된 제2 개구부들(OP2)을 형성한다. 여기서, 제2 개구부들(OP2)은 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 이웃한 4개의 제1 개구부들(OP1)의 사이에 각각 위치될 수 있다. 다시 말해, 제2 개구부들(OP2)은 제1 개구부들(OP1)과 중심 영역이 오프셋되어 엇갈리게 위치될 수 있다.
제1 개구부들(OP1)과 제2 개구부들(OP2)은 동시에 형성될 수 있으며, 동일한 형태 및 깊이를 가질 수 있다. 또한, 제1 개구부들(OP1)과 제2 개구부들(OP2)은 원형, 타원형, 사각형, 다각형 등의 다양한 형태의 단면을 가질 수 있다.
도 9a 및 도 9b를 참조하면, 제1 개구부들(OP1) 및 제2 개구부들(OP2) 내에 제2 희생막(37)을 형성한다. 예를 들어, 제1 개구부들(OP1) 및 제2 개구부들(OP2)이 채워지도록 제2 희생막(37)을 형성한다. 제2 희생막(37)은 적층물(ST)의 상부에도 형성될수 있다. 제2 희생막(37)은 제1 및 제2 물질막들(35, 36)에 대해 식각 선택비가 높은 물질로 형성된다. 예를 들어, 제2 희생막(37)은 SOC(Spin On Coating)막일 수 있다.
참고로, 제2 희생막(37)을 형성한 후에 추가 공정을 수행할 수 있다. 예를 들어, 적층물(ST)의 상부면이 노출되도록 제2 희생막(37)을 평탄화한 후, 적층물, 제1 개구부들, 제2 개구부들 및 제2 희생막을 형성하는 반복 수행한다. 이러한 경우, 종횡비가 큰 적층물을 소정 횟수로 나누어 형성하므로, 균일한 폭을 갖는 제1 및 제2 개구부들을 용이하게 형성할 수 있다.
이어서, 적층물(ST)을 관통하는 제1 슬릿(SL1)을 형성한다. 제1 슬릿(SL1)은 적층물(ST)을 일부 깊이 관통할 수 있고, 제1 방향(I-I')으로 배열된 제2 개구부들(OP2)과 중첩될 수 있다. 따라서, 제1 슬릿(SL1)은 적층물(ST) 및 제2 희생막(37)을 일부 깊이 관통할 수 있다.
제1 슬릿(SL1)은 제1 물질막들(35) 중 선택 라인용 제1 물질막(35)을 관통하는 깊이로 형성될 수 있다. 예를 들어, 하나의 메모리 스트링이 2개의 드레인 선택 트랜지스터를 포함하는 경우, 제1 슬릿(SL1)은 최상부로부터 2개의 제1 물질막들(35)을 관통하도록 형성된다. 이러한 경우, 제1 물질막들(35) 중 최상부 워드라인용 제1 물질막의 상부면보다 제1 슬릿(SL1)의 저면이 높게 위치되거나 동일한 레벨에 위치될 수 있다.
또한, 제1 슬릿(SL1)은 제2 개구부들(OP2)에 비해 좁은 폭을 가질 수 있다. 예를 들어, 제2 개구부들(OP2)이 원형의 단면을 갖는 경우, 제1 슬릿(SL1)은 제2 개구부들(OP2)의 지름에 비해 좁은 폭을 가질 수 있다. 또한, 제1 슬릿(SL1)은 제2 개구부들(OP2)과 중심이 일치하도록 배열되거나, 중심이 어긋나도록 배열될 수 있다.
도 10을 참조하면, 제2 희생막(37)을 제거한다. 예를 들어, 제2 희생막(37)을 선택적으로 식각함으로써, 제1 개구부들(OP1) 및 제2 개구부들(OP2)을 다시 오픈한다. 제2 희생막들(33B)이 제거됨으로써, 제2 개구부들(OP2)과 제1 슬릿(SL1)이 일체로 연결된다. 즉, 제1 슬릿들(SL1)을 통해 제2 개구부들(OP2)이 상호 연결된다.
이어서, 제1 및 제2 개구부들(OP1, OP2)을 통해 제1 희생막들(33)을 제거함으로써, 제3 개구부들(OP3)을 형성한다. 제3 개구부들(OP3)은 적층물(ST)의 하부에 위치되며, 이웃한 제3 개구부들(OP3)은 지지대들(32A)에 의해 상호 분리된다. 지지대들(32A)이 적층물(ST)을 지지하므로, 제1 희생막들(33)을 제거하더라도 적층물(ST)이 기울어지거나 붕괴되는 것을 방지할 수 있다. 또한, 식각정지막(34)이 지지대들(32A)에 비해 넓은 폭을 가지므로, 제3 개구부들(OP3)이 측벽에 단차(S)를 가질 수 있다.
도 11a 및 도 11b를 참조하면, 제1 내지 제3 개구부들(도 10의 OP1~OP3) 및 제1 슬릿(SL1) 내에 메모리막들(38), 채널막들(39) 및 갭필 절연막들(40)을 차례로 형성한다. 예를 들어, 제1 내지 제3 개구부들(도 10의 OP1~OP3) 및 제1 슬릿(SL1)을 포함하는 적층물(ST)의 전면을 따라 메모리막들(38), 채널막들(39) 및 갭필 절연막들(40)을 차례로 형성한 후, 적층물(ST)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 여기서, 갭필 절연막들(40)은 PSZ(Polysilazane)막일 수 있다.
각각의 메모리 막(38)은 제1 개구부들(도 10의 OP1) 내의 메모리 패턴들(38A), 제2 개구부들(도 10의 OP2) 내의 더미 메모리 패턴들(38B), 제1 슬릿(SL1) 내의 더미 메모리 패턴들(38D) 및 제3 개구부(도 10의 OP3) 내의 더미 메모리 패턴(38C)을 포함한다. 각각의 채널막들(39)은 제1 개구부들(OP1) 내의 채널 패턴들(39A), 제2 개구부들(OP2) 내의 더미 채널 패턴들(39B), 제1 슬릿(SL1) 내의 분리 패턴들(39D) 및 제3 개구부(OP3) 내의 연결 패턴(39C)을 포함한다.
또한, 각각의 갭필 절연막들(40)은 채널 패턴들(39A) 내의 갭필 절연 패턴들(40A), 더미 채널 패턴들(39B) 내의 더미 갭필 절연 패턴들(40B), 분리 패턴들(39D) 내의 더미 갭필 절연 패턴들(40D) 및 연결 패턴(39C) 내의 더미 갭필 절연 패턴(40C)을 포함한다. 여기서, 더미 갭필 절연 패턴(40C)은 기저부일 수 있고, 갭필 절연 패턴들(40A)은 기저부의 상부면으로부터 돌출된 제1 돌출부들일 수 있고, 갭필 절연 패턴들(40B)은 기저부의 상부면으로부터 돌출된 제2 돌출부들일 수 있다.
더미 메모리 패턴들(38D)은 더미 메모리 패턴들(38B)을 상호 연결시키고, 분리 패턴들(39D)은 더미 채널 패턴들(39B)을 상호 연결시키고, 더미 갭필 절연 패턴들(40D)은 더미 갭필 절연 패턴들(40B)을 상호 연결시킨다. 참고로, 제1 슬릿(SL1)의 폭에 따라, 제1 슬릿(SL1) 내에는 더미 메모리 패턴들(38D), 더미 채널 패턴들(39D) 및 더미 갭필 절연 패턴들(40D)이 모두 형성되거나, 이 중 일부만 형성될 수 있다. 예를 들어, 제1 슬릿(SL1) 내에는 더미 메모리 패턴들(38D)만 형성되거나, 더미 메모리 패턴들(38D) 및 더미 채널 패턴들(39D)만 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 채널 패턴들 및 더미 채널 패턴들(39A, 39B) 내의 더미 갭필 절연 패턴들(40A, 40B)을 일부 깊이 식각하여 리세스 영역들을 형성한다. 예를 들어, 리세스 영역들의 저면은 최상부 제1 도전막(35)의 저면에 비해 낮게 위치될 수 있다. 이어서, 리세스 영역들 내에 제1 및 제2 패드들(41, 42)를 형성한다. 여기서, 제1 패드들(41)은 채널 패턴들(39A)과 각각 연결되고, 제2 패드들(42)은 더미 채널 패턴들(39B)과 각각 연결된다.
또한, 제1 및 제2 패드들(41, 42)의 형성 시에 제3 패드들(43)이 함께 형성될 수 있다. 예를 들어, 분리 패턴들(39D) 내의 더미 갭필 절연 패턴들(40D)을 일부 깊이 식각하여 리세스 영역들을 형성한 후, 리세스 영역들 내에 분리 패턴들(39D)과 연결된 제3 패드들(43)을 형성한다. 이러한 경우, 제1 내지 제3 패드들(41~43)은 동일한 공정에 의해 동일한 물질로 형성될 수 있다. 또한, 제2 패드들(42)과 제3 패드들(43)은 제1 방향(I-I')으로 교대로 배열되며, 일체로 연결된 하나의 막일 수 있다. 예를 들어, 제1 내지 제3 패드들(41~43)은 언도프드 폴리실리콘막일 수 있다.
도 13a 및 도 13b를 참조하면, 제1 패드들(41)에 제1 타입의 불순물을 선택적으로 불순물을 도핑하여, 불순물이 도핑된 제1 패드들(41A)을 형성한다. 또한, 제2 및 제3 패드들(42, 43)에 제2 타입의 불순물을 선택적으로 도핑하여, 불순물이 도핑된 제2 및 제3 패드들(42A, 43A)을 형성한다. 예를 들어, 적층물(ST) 상에 제1 패드들(41)을 덮고 제2 및 제3 패드들(42, 43)을 노출시키는 제1 마스크를 형성한 후, 제1 마스크를 베리어로 제2 및 제3 패드들(42, 43)에 P타입의 불순물을 도핑한다. 이어서, 불순물이 도핑된 제2 및 제3 패드들(42A, 43A)을 덮고 제1 패드들(41)을 노출시키는 제2 마스크를 형성한 후, 제2 마스크를 베리어로 제1 패드들(41)에 N타입의 불순물을 도핑한다. 이를 통해, P타입의 불순물을 포함하는 제2 및 제3 패드들(42A, 43A) 및 N타입의 불순물을 포함하는 제1 패드들(41A)이 형성된다.
도 14를 참조하면, 적층물(ST)을 관통하는 제2 슬릿(SL2)을 형성한다. 제2 슬릿(SL2)은 식각정지막(34)을 노출시키는 깊이를 가지며, 제2 슬릿(SL2)의 저면에 식각정지막(34A)이 일부 잔류될 수 있다. 식각정지막(34)에 의해 제2 슬릿(SL2)의 깊이를 용이하게 제어할 수 있으며, 제2 슬릿(SL2)이 지지대(32A)를 완전히 관통하여 소스막(31)이 노출되는 것을 방지할 수 있다. 또한, 제2 슬릿(SL2)은 식각정지막(34)에 비해 좁은 폭을 갖는다. 따라서, 제2 슬릿(SL2)이 오정렬되더라도 소스막(31)이 노출되는 것을 방지할 수 있다.
이어서, 제2 슬릿(SL2)을 통해 제1 물질막들(35) 또는 제2 물질막들(36)을 제3 물질막들(44)로 대체한다. 일 예로, 제1 물질막들(35)이 희생막이고 제2 물질막들(36)이 절연막인 경우, 제2 슬릿(SL2)을 통해 제1 물질막들(35)을 선택적으로 제거하여 제4 개구부들을 형성한 후에 제4 개구부들 내에 도전막들을 각각 형성한다. 다른 예로, 제1 물질막들(35)이 도전막이고 제2 물질막들(36)이 절연막인 경우, 제2 슬릿(SL2)을 통해 제1 물질막들(35)을 실리사이드화한다. 또 다른 예로, 제1 물질막들(35)이 도전막이고 제2 물질막들(36)이 희생막인 경우, 제2 슬릿(SL2)을 통해 제2 물질막들(36)을 선택적으로 제거하여 제4 개구부들을 형성한 후에 제4 개구부들 내에 절연막들을 각각 형성한다. 이때, 제2 슬릿(SL2)의 저면에 잔류하는 식각정지막(34A)에 의해 하부 막들이 노출되거나 손상되는 것을 방지할 수 있다.
도 15를 참조하면, 제2 슬릿(SL2)을 통해 잔류하는 식각정지막(34A)을 제거한다. 이어서, 제2 슬릿(SL2)의 내벽에 스페이서(45)를 형성한다. 예를 들어, 제2 슬릿(SL2)의 내면을 따라 스페이서용 물질막을 형성한 후, 에치백 공정을 실시하여 제2 슬릿(SL2)의 저면에 형성된 스페이서용 물질막을 제거한다. 이를 통해, 제2 슬릿(SL2)의 내벽을 커버하는 스페이서(45)를 형성할 수 있다. 여기서, 스페이서(45)는 산화막일 수 있다.
도 16을 참조하면, 제2 슬릿(SL2)을 하부로 확장시킨다. 예를 들어, 스페이서(45)를 식각 베리어로 이용하여 제2 슬릿(SL2)의 저면에 노출된 메모리막(38) 및 지지대들(32A)을 식각함으로써, 소스막(31)을 노출시킨다. 이때, 소스막(31)이 일부 깊이 식각될 수 있으며, 제2 슬릿(SL2)의 저면에 제2 폴리실리콘막(31C)이 노출될 수 있다.
또한, 더미 메모리 패턴(38C)은 연결 패턴(39C)의 측벽 단차를 감싸도록 형성되므로, 일부 영역이 제2 슬릿(SL2)을 향해 돌출된다. 따라서, 더미 메모리 패턴(38C) 중 돌출된 영역은 스페이서(45)에 의해 커버되지 않고 노출되며, 제2 슬릿(SL2) 확장 시에 식각된다. 이를 통해, 확장된 제2 슬릿(SL2) 내에 연결 패턴들(39C)이 노출된다.
이어서, 제2 슬릿(SL2) 내에 소스 픽업 라인(46)을 형성한다. 예를 들어, 제2 슬릿(SL2)을 채우도록 도전막을 형성한 후, 적층물(ST)의 상부면이 노출될 때까지 도전막을 평탄화하여 소스 픽업 라인(46)을 형성한다. 이를 통해, 연결 패턴(39C) 및 소스막(31)과 직접 접하는 소스 픽업 라인(46)이 형성된다. 여기서, 소스 픽업 라인(46)은 N타입의 불순물을 포함한 도전막일 수 있으며, 폴리실리콘막 또는 실리사이드(silicide)를 포함한 금속막일 수 있다.
이어서, 연결 패턴들(39C) 중 소스 픽업 라인(46)과 접한 영역에 정션(47)을 형성한다. 예를 들어, 열처리 공정에 의해 소스 픽업 라인(46)에 포함된 불순물을 연결 패턴들(39C)로 확산시킴으로써, 정션(47)을 형성할 수 있다. 정션(47)은 N타입의 불순물을 포함할 수 있다.
이어서, 적층물(ST)의 상부에 비트라인들(48) 및 웰 픽업 라인(49)을 형성한다. 여기서, 비트라인들(48)은 제1 패드들(41A)과 전기적으로 각각 연결되고, 웰 픽업 라인(49)은 제2 패드(42A)와 전기적으로 연결된다.
도 17은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 16을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 16을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 적층물; 상기 적층물을 관통하는 채널 패턴들, 상기 적층물을 관통하는 더미 채널 패턴들 및 상기 적층물의 하부에 위치되고 상기 채널 패턴들과 상기 더미 채널 패턴들을 연결시키는 연결 패턴을 포함하는 채널막들; 상기 채널 패턴들과 연결된 비트라인; 및 상기 더미 채널 패턴들과 연결된 웰 픽업라인을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 16을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 16을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 적층물; 상기 적층물을 관통하는 채널 패턴들, 상기 적층물을 관통하는 더미 채널 패턴들 및 상기 적층물의 하부에 위치되고 상기 채널 패턴들과 상기 더미 채널 패턴들을 연결시키는 연결 패턴을 포함하는 채널막들; 상기 채널 패턴들과 연결된 비트라인; 및 상기 더미 채널 패턴들과 연결된 웰 픽업라인을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 19는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 16을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 16을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 적층물; 상기 적층물을 관통하는 채널 패턴들, 상기 적층물을 관통하는 더미 채널 패턴들 및 상기 적층물의 하부에 위치되고 상기 채널 패턴들과 상기 더미 채널 패턴들을 연결시키는 연결 패턴을 포함하는 채널막들; 상기 채널 패턴들과 연결된 비트라인; 및 상기 더미 채널 패턴들과 연결된 웰 픽업라인을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 18을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 20은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 16을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 16을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 적층물; 상기 적층물을 관통하는 채널 패턴들, 상기 적층물을 관통하는 더미 채널 패턴들 및 상기 적층물의 하부에 위치되고 상기 채널 패턴들과 상기 더미 채널 패턴들을 연결시키는 연결 패턴을 포함하는 채널막들; 상기 채널 패턴들과 연결된 비트라인; 및 상기 더미 채널 패턴들과 연결된 웰 픽업라인을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 소스막 11A: 금속막
11B: 제1 폴리실리콘막 11C: 제2 폴리실리콘막
12: 도전막 13: 절연막
14: 메모리막 14A: 메모리 패턴
14B, 14C, 14D: 더미 메모리 패턴 15: 채널막
15A: 채널 패턴 15B: 더미 채널 패턴
15C: 연결 패턴 15D: 분리패턴
16: 갭필 절연막 16A: 갭필 절연 패턴
16B, 16C, 16D: 더미 갭필 절연 패턴
17A: 제1 패드 17B: 제2 패드
17D: 제3 패드 18: 지지대
19: 스페이서 21: 소스 픽업 라인
22: 비트 라인 23: 웰 픽업 라인

Claims (35)

  1. 적층물;
    상기 적층물을 관통하는 채널 패턴들, 상기 적층물을 관통하는 더미 채널 패턴들 및 상기 적층물의 하부에 위치되고 상기 채널 패턴들과 상기 더미 채널 패턴들을 전기적으로 연결시키는 연결 패턴을 포함하는 채널막들;
    상기 채널 패턴들과 연결된 비트라인; 및
    상기 더미 채널 패턴들과 연결된 웰 픽업라인을 포함하며,
    상기 웰 픽업라인은 소거 동작 시 소거 전압이 인가되며, 상기 웰 픽업라인에 인가된 상기 소거 전압은 상기 더미 채널 패턴들 및 상기 연결 패턴을 통하여 상기 채널 패턴들에 인가되는 반도체 장치.
  2. 제1항에 있어서,
    상기 적층물의 하부에 위치된 기저부, 상기 기저부로부터 돌출되어 상기 채널 패턴들을 관통하는 제1 돌출부들 및 상기 기저부로부터 돌출되어 상기 더미 채널 패턴들을 관통하는 제2 돌출부를 포함하는 절연막
    을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 연결 패턴의 하부에 위치된 소스막; 및
    상기 적층물을 관통하고, 상기 채널막과 상기 소스막을 전기적으로 연결시키는 소스 픽업 라인
    을 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 연결 패턴은 상기 소스 픽업 라인과 직접 접하고 상기 소스 픽업 라인과 직접 접한 영역에 정션을 포함하는
    반도체 장치.
  5. 제3항에 있어서,
    상기 소스막은,
    금속막;
    상기 금속막 상에 위치되고, 제1 농도의 N타입 불순물을 포함하는 제1 폴리실리콘막; 및
    상기 제1 폴리실리콘막 상에 위치되고, 상기 제1 농도보다 낮은 제2 농도의 N타입 불순물을 포함하는 제2 폴리실리콘막을 포함하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 채널 패턴들과 상기 비트라인을 전기적으로 연결시키고, N타입의 불순물을 포함하는 제1 패드들; 및
    상기 더미 채널 패턴들과 상기 웰 픽업라인을 전기적으로 연결시키고, P타입의 불순물을 포함하는 제2 패드들;
    를 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 채널막들의 연결 패턴 사이에 개재되고, 상기 적층물을 지지하는 지지대들
    을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 지지대들은 상기 채널 패턴들의 사이에 위치되고 일 방향으로 평행하게 확장된 라인 형태를 갖는
    반도체 장치.
  9. 제7항에 있어서,
    상기 지지대들은 상기 채널 패턴들의 사이에 위치되고 필라 형태를 갖는
    반도체 장치.
  10. 제7항에 있어서,
    상기 지지대들은 이웃한 채널 패턴들과 일부 중첩되도록 위치된
    반도체 장치.
  11. 제7항에 있어서,
    상기 채널 패턴들은 일 방향으로 배열되고, 제1 간격 또는 상기 제1 간격보다 넓은 제2 간격으로 배치되며, 상기 제2 간격으로 배열된 채널 패턴들의 사이에 상기 지지대들이 위치된
    반도체 장치.
  12. 제1항에 있어서,
    각각의 상기 채널막들은 더미 채널 패턴들을 연결시키고 상기 적층물을 일부 관통하는 분리 패턴들을 포함하는
    반도체 장치.
  13. 제12항에 있어서,
    상기 분리 패턴들은,
    상기 더미 채널 패턴들을 연결시키는 반도체 패턴들을 포함하는
    반도체 장치.
  14. 제1항에 있어서,
    상기 채널막들을 각각 감싸는 메모리막들
    을 더 포함하는 반도체 장치.
  15. 적층물;
    상기 적층물을 관통하는 채널 패턴들, 상기 적층물을 관통하는 더미 채널 패턴들 및 상기 채널 패턴들과 상기 더미 채널 패턴들을 연결시키는 연결 패턴을 포함하는 채널막;
    상기 채널 패턴들과 연결되고 제1 타입의 불순물을 포함하는 제1 패드들; 및
    상기 더미 채널 패턴들과 연결되고 상기 제1 타입과 상이한 제2 타입의 불순물을 포함하는 제2 패드들을 포함하며,
    상기 제2 패드들은 소거 동작 시 소거 전압이 인가되며, 상기 제2 패드들에 인가된 상기 소거 전압은 상기 더미 채널 패턴들 및 상기 연결 패턴을 통하여 상기 채널 패턴들에 인가되는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 패드들과 연결된 비트라인; 및
    상기 제2 패드들과 연결된 웰 픽업라인
    을 더 포함하는 반도체 장치.
  17. 제15항에 있어서,
    상기 제1 패드들은 N타입의 불순물을 포함하고 상기 제2 패드들은 P타입의 불순물을 포함하는
    반도체 장치.
  18. 소스막 상에 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상에 적층물을 형성하는 단계;
    상기 적층물을 관통하는 제1 및 제2 개구부들을 형성하는 단계;
    상기 제1 및 제2 개구부들을 통해 상기 제1 희생막을 제거하여 제3 개구부를 형성하는 단계;
    상기 제3 개구부 내에 위치된 연결 패턴, 상기 제1 개구부 내에 위치된 채널 패턴 및 상기 제2 개구부 내에 위치된 더미 채널 패턴을 포함하는 채널막을 형성하는 단계;
    상기 더미 채널 패턴에 연결된 웰 픽업 라인을 형성하는 단계; 및
    상기 채널 패턴에 연결된 비트 라인을 형성하는 단계를 포함하며,
    상기 연결 패턴은 상기 채널 패턴과 상기 더미 채널 패턴과 전기적으로 연결되며,
    상기 웰 픽업 라인은 소거 동작 시 소거 전압이 인가되는 배선인 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 적층물을 관통하고, 상기 채널막 및 상기 소스막을 노출시키는 제1 슬릿을 형성하는 단계; 및
    상기 제1 슬릿 내에, 상기 소스막과 상기 채널막을 전기적으로 연결시키는 소스 픽업 라인을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 채널막 중 상기 소스 픽업 라인과 접한 영역에 정션을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 채널막을 형성한 후, 상기 연결 패턴 내에 위치된 기저부, 상기 채널 패턴 내에 위치된 제1 돌출부 및 상기 더미 채널 패턴 내에 위치된 제2 돌출부를 포함하는 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  22. 제18항에 있어서,
    상기 더미 채널 패턴 상에 P타입의 불순물을 포함하는 제1 패드를 형성하는 단계; 및
    상기 채널 패턴 상에 N타입의 불순물을 포함하는 제2 패드를 형성하는 단계
    를 더 포함하고,
    상기 제1 패드는 상기 더미 채널 패턴과 상기 웰 픽업 라인을 전기적으로 연결시키고, 상기 제2 패드는 상기 채널 패턴과 상기 비트 라인을 전기적으로 연결시키는
    반도체 장치의 제조 방법.
  23. 제18항에 있어서,
    상기 제1 희생막을 형성하는 단계는,
    상기 소스막 상에 지지용 막을 형성하는 단계;
    상기 지지용 막을 패터닝하여 지지대들을 형성하는 단계; 및
    상기 지지대들 사이에 제1 희생막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 지지대들은 일방향으로 평행하게 확장된 라인 형태를 갖고, 상기 채널 패턴들의 사이에 위치된
    반도체 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 지지대들은 필라 형태를 갖고, 상기 채널 패턴들의 사이에 위치된
    반도체 장치의 제조 방법.
  26. 제18항에 있어서,
    상기 적층물은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는
    반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 제1 희생막을 형성한 후, 상기 제1 희생막을 일부 깊이 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 식각정지막을 형성하는 단계;
    상기 적층물을 관통하고 상기 식각정지막을 노출시키는 제1 슬릿을 형성하는 단계; 및
    상기 제1 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 제1 물질막들을 제3 물질막들로 대체한 후, 상기 제1 슬릿을 통해 상기 식각정지막을 제거하는 단계;
    상기 채널막 및 상기 소스막이 노출되도록 상기 제1 슬릿을 하부로 확장시키는 단계; 및
    상기 제1 슬릿 내에, 상기 채널막과 상기 소스막을 전기적으로 연결시키는 소스 픽업 라인을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 채널막을 형성하기 전에, 상기 제1 내지 제3 개구부들 내에 메모리막을 형성하는 단계; 및
    상기 제1 물질막들을 제3 물질막들로 대체한 후, 상기 제1 슬릿의 내벽에 스페이서를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 제1 슬릿을 하부로 확장시키는 단계는,
    상기 스페이서를 식각베리어로 상기 메모리막을 식각하여 상기 채널막 및 상기 소스막을 노출시키는
    반도체 장치의 제조 방법.
  31. 제18항에 있어서,
    상기 제1 및 제2 개구부들을 형성한 후, 상기 제1 및 제2 개구부들을 채우는 제2 희생막을 형성하는 단계;
    상기 제2 개구부와 중첩되고 상기 적층물을 일부 깊이 관통하는 제2 슬릿을 형성하는 단계; 및
    상기 제2 희생막을 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 채널막은 상기 제1 내지 제3 개구부들 및 상기 제2 슬릿 내에 형성되는
    반도체 장치의 제조 방법.
  33. 소스막 상에 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상에 적층물을 형성하는 단계;
    상기 적층물을 관통하는 제1 및 제2 개구부들을 형성하는 단계;
    상기 제1 및 제2 개구부들을 통해 상기 제1 희생막을 제거하여 제3 개구부를 형성하는 단계;
    상기 제3 개구부 내에 위치된 연결 패턴, 상기 제1 개구부 내에 위치된 채널 패턴 및 상기 제2 개구부 내에 위치된 더미 채널 패턴을 포함하는 채널막을 형성하는 단계; 및
    상기 채널 패턴들과 연결되고 제1 타입의 불순물을 포함하는 제1 패드들 및 상기 더미 채널 패턴들과 연결되고 상기 제1 타입과 상이한 제2 타입의 불순물을 포함하는 제2 패드들을 형성하는 단계를 포함하며,
    상기 연결 패턴은 상기 채널 패턴과 상기 더미 채널 패턴과 전기적으로 연결되며,
    상기 제2 패드들은 소거 동작 시 소거 전압이 인가되는 배선인 반도체 장치의 제조 방법.
  34. 제33항에 있어서,
    상기 제1 패드들에 연결된 비트 라인을 형성하는 단계; 및
    상기 제2 패드들에 연결된 웰 픽업 라인을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  35. 제33항에 있어서,
    상기 제1 패드들은 N타입의 불순물을 포함하고 상기 제2 패드들은 P타입의 불순물을 포함하는
    반도체 장치의 제조 방법.
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